TWI757038B - 數位控制延遲線電路及其控制訊號延遲時間的方法 - Google Patents

數位控制延遲線電路及其控制訊號延遲時間的方法 Download PDF

Info

Publication number
TWI757038B
TWI757038B TW110100467A TW110100467A TWI757038B TW I757038 B TWI757038 B TW I757038B TW 110100467 A TW110100467 A TW 110100467A TW 110100467 A TW110100467 A TW 110100467A TW I757038 B TWI757038 B TW I757038B
Authority
TW
Taiwan
Prior art keywords
signal
inverter
dcdl
tunable
stage
Prior art date
Application number
TW110100467A
Other languages
English (en)
Other versions
TW202145712A (zh
Inventor
謝仲朋
張志強
彭永州
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/030,160 external-priority patent/US11082035B1/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202145712A publication Critical patent/TW202145712A/zh
Application granted granted Critical
Publication of TWI757038B publication Critical patent/TWI757038B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

一種數位控制延遲線(DCDL)包括輸入端、輸出端以及複數個級，該複數個級用以將訊號沿著第一訊號路徑自輸入端傳播至複數個級中的可選擇返回級，並且將訊號沿著第二訊號路徑自複數個級中的返回級傳播至輸出端。複數個級中的每一級包括用以選擇性地沿著第一訊號路徑傳播訊號的第一及第二反相器，用以選擇性地沿著第二訊號路徑傳播訊號的第三及第四反相器，以及用以選擇性地自第一訊號路徑傳播訊號至第二訊號路徑的第五反相器。

Description

數位控制延遲線電路及其控制訊號延遲時間的方法
本揭示案是關於一種電路及其控制方法，更特別的是關於一種數位控制延遲線電路及其控制訊號延遲時間方法。
延遲線(包括數位控制延遲線(digitally controlled delay line；DCDL))為經由級聯延遲級路由的輸入訊號提供可程式化延遲時間。使用能夠經由控制訊號組態的延遲級來實施DCDL電路，以使輸入訊號通過至下一延遲級或傳播至返迴路徑。為了獲得給定延遲時間，啟用預定數目個級聯延遲級以替輸入訊號提供前向及返迴路徑。
在一些情況下，DCDL包括在使用可程式化延遲時間來同步時鐘訊號的延遲鎖定迴路(delay-locked loop；DLL)電路中。
根據本揭示案的態樣，數位控制延遲線(DCDL)， 包括：一輸入端；一輸出端；以及複數個級，此些級用以將一訊號沿著一第一訊號路徑自輸入端傳播至此些級中的一可選擇返回級，並且將此訊號沿著一第二訊號路徑自此些級中的返回級傳播至輸出端。此些級中的每一級包括第一反相器及第二反相器，用以選擇性地沿著第一訊號路徑傳播此訊號；第三反相器及第四反相器，用以選擇性地沿著此第二訊號路徑傳播訊號；以及一第五反相器，用以選擇性地自第一訊號路徑傳播訊號至第二訊號路徑。
根據本揭示案的另一態樣，數位控制延遲線(DCDL)，包括：一輸入端；一輸出端；以及複數個級，此些級用以將一訊號沿著一第一訊號路徑自輸入端傳播至此些級中的一可選擇返回級，並且將此訊號沿著一第二訊號路徑自此些級中的返回級傳播至輸出端。此些級中的每一級包括：一第一反相器，用以選擇性地沿著第一訊號路徑傳播訊號；一第二反相器，用以選擇性地沿著第二訊號路徑傳播訊號；以及第三反相器及第四反相器，用以選擇性地自第一訊號路徑傳播訊號至第二訊號路徑。
根據本揭示案的另一態樣，一種用於控制一訊號延遲時間的方法，包括以下步驟：在一數位控制延遲線(DCDL)的複數個依序耦接級中的一第一級處接收一輸入訊號；以及選擇此些依序耦接級中的一第二級作為一返回級，藉以啟用該第二級的一第一可調諧反相器作為該DCDL的一訊號延遲路徑的部分，其中，對於此些依序耦接級中的每一級，選擇該第二級作為該返回級更包括，啟 用該訊號延遲路徑中的一給定可調諧反相器用以接收一訊號轉變，其中該訊號轉變極性與該輸入訊號的一訊號轉變極性相同，其中該給定可調諧反相器是該第二級的該第一可調諧反相器或另一啟用可調諧反相器。
100:DCDL電路
110-1:級
110-2:級
110-3:級
110-N:級
200:DCDL電路
210-1:級
210-2:級
210-3:級
210-N:級
300:DCDL電路
310-1:級
310-2:級
310-3:級
310-N:級
120:控制電路
400:三態反相器
400SI:輸入訊號
400I:輸入端
400SO:輸出訊號
400O:輸出端
500:可調諧反相器
500SI:輸入訊號
500I:輸入端
500SO:輸出訊號
500O:輸出端
500TP:調諧部分
600:方法
610:操作
620:操作
630:操作
702:曲線
704:曲線
706:曲線
800A:可調諧反相器
800ASI:輸入訊號
800AI:輸入端
800ASO:輸出訊號
800AO:輸出端
800ATP:調諧部分
800B:可調諧反相器
800BSI:輸入訊號
800BI:輸入端
800BSO:輸出訊號
800BO:輸出端
800BTP:調諧部分
900A:DCDL電路
900A-1:級
900A-2:級
900A-3:級
900A-N:級
900B:DCDL電路
900B-1:級
900B-2:級
900B-3:級
900B-N:級
900C:DCDL電路
900C-1:級
900C-2:級
900C-3:級
900C-N:級
900D:DCDL電路
900D-1:級
900D-2:級
900D-3:級
900D-N:級
1000:方法
1010:操作
1020:操作
1030:操作
1100:DLL電路
1110:相位偵測器
1120:低通濾波器
1130:DCDL電路
V1:反相器
V2:反相器
V3:反相器
V4:反相器
V5:反相器
V6:反相器
V7:反相器
VR:返回反相器
PR:返迴路徑
NI:節點
NO:節點
NS:節點
SI:訊號
SO:訊號
IN:輸入端
OUT:輸出端
VBI:輸入緩衝器
VBO:輸出緩衝器
PI:輸入路徑
PO:輸出路徑
SCTRL:控制訊號
CTRL:控制訊號匯流排
VDD:電源節點
VSS:參考節點
PS:電晶體
NS:電晶體
SC1:控制訊號
SC1b:控制訊號
P1:電晶體
N1:電晶體
P2:電晶體
N2:電晶體
PK:電晶體
NK:電晶體
SF1:控制訊號
SF2:控制訊號
SF1b:控制訊號
SF2b:控制訊號
SFK:控制訊號
SFKb:控制訊號
CLKR:參考時鐘訊號
CLKS:系統時鐘訊號
當結合附圖閱讀時，根據以下詳細描述最佳理解本揭示案的諸態樣。應注意，根據業界的標準實踐，各種特徵並未按比例繪製。事實上，出於論述清楚的目的，可任意地增大或縮小各種特徵的尺寸。
第1圖是根據一些實施例的DCDL電路的示意圖。
第2圖是根據一些實施例的DCDL電路的示意圖。
第3圖是根據一些實施例的DCDL電路的示意圖。
第4圖是根據一些實施例的反相器的示意圖。
第5圖是根據一些實施例的可調諧反相器的示意圖。
第6圖是根據一些實施例的用於控制訊號延遲時間的方法的流程圖。
第7圖是根據一些實施例的DCDL電路操作參數的圖示。
第8A圖及第8B圖是根據一些實施例的可調諧反相器的示意圖。
第9A圖至第9D圖是根據一些實施例的DCDL電路的示意圖。
第10圖是根據一些實施例的用於控制訊號延遲時間的方 法的流程圖。
第11圖是根據一些實施例的DLL電路的示意圖。
以下揭示內容提供了用於實施所提供標的的不同特徵的許多不同實施例或實例。下文描述部件、值、操作、材料、配置等等的特定實例以簡化本揭示案。當然，此些僅僅是實例並非意欲限制。亦涵蓋其他部件、值、操作、材料、配置等等。例如，在以下描述中，在第二特徵之上或在其上形成第一特徵可包括將第一特徵及第二特徵形成為直接接觸的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複是出於簡單與清晰的目的，且其自身不指示所論述的各種實施例及/或組態之間的關係。
本文中可使用空間相對術語，諸如「下方」、「在...之下」、「下」、「上方」、「上」、「在...前方」、「在...後方」等，以便於描述，以描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中所例示。除圖中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。可以其他方式來定向設備(旋轉90度或以其他定向)，且可同樣相應地解釋本文所使用的空間相對描述詞。
在各種實施例中，DCDL接收上升或下降訊號轉變中的給定一者，並且能夠組態以使對應於可程式化延遲時間的範圍內的每一訊號路徑包括接收給定訊號轉變的可 調諧延遲單元。藉由始終包括用以接收可程式化延遲時間的範圍內相同訊號轉變極性的可調諧延遲單元，與每一訊號路徑並不包括用以接收相同訊號轉變的可調諧延遲單元的方法相比，DCDL能夠改善延遲時間控制，藉此提高延遲時間線性。
在一些實施例中，DCDL包括用以針對上升或下降訊號轉變中的給定一者實施可程式化延遲時間的單側可調諧延遲單元，與用以針對上升及下降訊號轉變兩者實施可程式化延遲時間的可調諧延遲單元相比，該等單側可調諧延遲單元使用較少電晶體，藉此降低電路尺寸、複雜性及製程變異效應。
第1圖是根據一些實施例的DCDL電路100的示意圖。DCDL電路100(在一些實施例中，亦稱為DCDL 100)是包括輸入端IN、輸出端OUT、級110-1...110-N、控制電路120以及控制訊號匯流排CTRL的積體電路(integrated circuit；IC)。在各種實施例中，DCDL電路100包括輸入緩衝器VBI、輸出緩衝器VBO或返回反相器VR中的一或多者，如下文所論述。在一些實施例中，DCDL電路100是另一電路的部分，例如，下文相對於第11圖所論述的DLL電路1100。
級110-1耦接至輸入端IN及輸出端OUT中的每一者，級110-1...110-N以級聯組態依序耦接至彼此，並且級110-1...110-N中的每一者經由控制訊號匯流排CTRL耦接至控制電路120。級110-1...110-N 藉此組態為耦接至輸入端IN及輸出端OUT的第一至第N依序耦接級。
兩個或更多個電路元件經考慮以基於直接電連接或包括一或多個額外電路元件(例如，一或多個切換裝置或邏輯或傳輸閘)的導電路徑而耦接，藉此能夠為受控的，例如，由電晶體或其他切換裝置形成為電阻或開路。
在一些實施例中，DCDL電路(例如，DCDL電路100)包括數目N個級，例如，級110-1...110-N，其中N介於16至128的範圍內。在一些實施例中，DCDL電路(例如，DCDL電路100)包括數目N個級，例如，級110-1...110-N，其中N介於32至64的範圍內。在一些實施例中，DCDL電路(例如，DCDL電路100)包括數目N個級，例如，級110-1...110-N，其中N小於16或大於128。
藉由回應在控制訊號匯流排CTRL上接收且由控制電路120產生的控制訊號SCTRL來施加可程式化延遲時間至訊號SI，DCDL電路100可在輸入端IN處接收訊號SI，並且級110-1...110-N可在輸出端OUT處返回訊號SO。輸入端IN以及級110-1...110-N的可選擇部分藉此組態作為輸入路徑PI，並且級110-1...110-N的可選擇部分以及輸出端OUT藉此組態作為輸出路徑PO。
級(例如，在一些實施例中亦稱為延遲級的級110-1...110-N中的一者)是包括複數個單元(例如， 反相器)的電子電路，該複數個單元能夠回應於複數個控制訊號(例如，控制訊號SCTRL)而組態，以便選擇性地啟用耦接於輸入路徑PI與輸出路徑PO之間的至少一個單元，或選擇性地啟用在輸入路徑PI中耦接至下一依序耦接級的至少一個單元，以及在輸出路徑PO中耦接至下一依序耦接級的至少一個單元。
級110-1...110-N中的每一者包括沿著輸入路徑PI串聯耦接的節點NI以及反相器V1及V2，沿著輸出路徑PO串聯耦接的節點NO以及反相器V4及V5，以及在相應節點NI及NO處耦接於輸入路徑PI與輸出路徑PO之間的可調諧反相器V3。
在第1圖中所描繪的實施例中，可調諧反相器V3在輸入端IN與反相器V1及V2之間的節點NI處耦接至輸入路徑PI，並且在輸出端OUT與反相器V4及V5之間的節點NO處耦接至輸出路徑PO。在一些實施例中，可調諧反相器V3在反相器V1與V2之間的節點NI處耦接至輸入路徑PI，並且在反相器V4與V5之間的節點NO處耦接至輸出路徑PO。在一些實施例中，可調諧反相器V3在節點NI處耦接至輸入路徑PI，以使得反相器V1及V2處於輸入端IN與節點NI之間，並且在節點NO處耦接至輸出路徑PO，以使得反相器V4及V5處於輸出端OUT與節點NO之間。
反相器V1、V2、V4及V5中的每一者(在一些實施例中亦稱為粗調延遲單元)是用以回應於在控制訊號 匯流排CTRL上接收的控制訊號SCTRL中的一或多者而具有啟用或停用狀態的三態反相器。在啟用狀態中，三態反相器(例如，反相器V1、V2、V4或V5)用以產生與所接收輸入訊號互補並且在輸入訊號中的轉變與輸出訊號中的所得轉變之間具有延遲時間的輸出訊號，該延遲時間由反相器的切換速度控制。在停用狀態中，三態反相器(例如，反相器V1、V2、V4或V5)用以具有獨立於所接收輸入訊號的高輸出阻抗。
停用狀態的高輸出阻抗對應於三態反相器的第一輸出狀態，回應於具有低電壓位準的輸入訊號而具有高電壓位準的輸出訊號對應於第二輸出狀態，並且回應於具有高電壓位準的輸入訊號而具有低電壓位準的輸出訊號對應於第三輸出狀態。
在一些實施例中，三態反相器(例如，反相器V1、V2、V4或V5)包括串聯耦接於電源節點與參考(例如，接地)節點(第1圖中未示出)之間的複數個p型及n型電晶體，藉此用以在操作中使對應於第一互補對電晶體(第1圖中未示出)的停用狀態回應於控制訊號而斷開，使對應於第一互補對電晶體的啟用狀態回應於控制訊號而接通，以及回應於接收第二互補對電晶體的閘極處的輸入訊號而輸出輸出訊號。在一些實施例中，反相器V1、V2、V4或V5中的一或多者是下文相對於第4圖論述的三態反相器400。
可調諧反相器V3(在一些實施例中亦稱為精調延遲單元)是用以回應於在控制訊號匯流排CTRL上接收的 控制訊號SCTRL中的一或多者而具有停用狀態或複數個啟用狀態中的一者的反相器。在複數個啟用狀態中的每一者中，可調諧反相器(例如，可調諧反相器V3)用以產生與所接收輸入訊號互補並且具有對應於複數個啟用狀態中的選定一者的切換速度的輸出訊號。對應於選定啟用狀態的切換速度控制輸入訊號中的轉變與輸出訊號中的所得轉變之間的延遲時間，以使得可調諧反相器具有對應於複數個啟用狀態的複數個延遲時間。
停用狀態的高輸出阻抗對應於可調諧反相器的第一輸出狀態，回應於具有低電壓位準的輸入訊號而具有高電壓位準及第一切換速度的輸出訊號對應於第二輸出狀態，回應於具有高電壓位準的輸入訊號而具有低電壓位準及第一切換速度的輸出訊號對應於第三輸出狀態，並且回應於具有相應低或高電壓位準的輸入訊號而具有高或低電壓位準及至少一個額外切換速度的輸出訊號對應於具有大於三個輸出狀態的可調諧反相器。
在一些實施例中，可調諧反相器(例如，可調諧反相器V3)包括如上文相對於三態反相器所論述而組態的複數個p型及n型電晶體，並且進一步包括與複數個p型及n型電晶體中的相同類型的電晶體並聯配置的至少一個額外p型或n型電晶體。藉此可調諧反相器用以在操作中使對應於並聯電晶體的組合的複數個啟用狀態回應於控制訊號而接通及斷開。在各種實施例中，可調諧反相器V3是下文相對於第5圖所論述的可調諧反相器500，或下文相 對於第8A圖及第8B圖所論述的可調諧反相器800A或800B中的一者。
控制電路120是用以產生並且輸出控制訊號SCTRL的電子電路，該等控制訊號SCTRL用以致使第n級110-n(級110-1...110-N中的任何一者)的可調諧反相器V3具有啟用狀態中的預定者，並且其他級110-1...110-N中的每一者的可調諧反相器V3具有停用狀態，從而選擇級110-n作為返回級，藉此在操作中輸入路徑PI上的訊號SI經傳播至輸出路徑PO，並且產生訊號SO。在一些實施例中，DCDL電路100包括返回反相器VR，並且控制電路120用以產生並且輸出控制訊號SCTRL，該等控制訊號SCTRL或者用以致使級110-1...110-N中的每一者的可調諧反相器V3具有停用狀態，藉此致使在操作中返回反相器VR自輸入路徑PI傳播訊號SI至輸出路徑PO並且產生訊號SO。
控制電路120用以產生並且輸出控制訊號SCTRL，該等控制訊號SCTRL用以進一步致使輸入端IN與選定返回級(或返回反相器VR)的節點NI之間的每一反相器V1及V2以及輸出端OUT與選定返回級(或返回反相器VR)的節點NO之間的每一反相器V4及V5具有啟用狀態。在各種實施例中，對於級110-1...110-N中的給定一者，反相器V1及V2用以接收一組相同的控制訊號SCTRL或不同組的控制訊號SCTRL，並且反相器V4及V5用以接收一組相同的控制訊號SCTRL或不同組 的控制訊號SCTRL。
在操作中，輸入端IN與選定返回級(或返回反相器VR)的節點NI之間的啟用反相器V1及V2藉此組態為輸入路徑PI的一些或全部，並且選定返回級(或返回反相器VR)的節點NO與輸出端OUT之間的啟用反相器V4及V5藉此組態為輸出路徑PO的一些或全部。輸入路徑PI、選定返回級的可調諧反相器V3，以及輸出路徑PO藉此組態為DCDL 100的訊號延遲路徑。
在操作中，除非如第1圖中所描繪的級110-1被選擇作為返回級，否則級110-1的反相器V1接收節點NI處訊號SI中的轉變，並且將所接收轉變沿著輸入路徑PI傳播至級110-1的反相器V2作為延遲了反相器V1的延遲時間的所反相轉變。繼而，反相器V2將訊號SI中的所接收轉變沿著輸入路徑PI傳播至級110-2的節點NI作為延遲了反相器V2的延遲時間的所反相轉變。此傳播順序針對沿著輸入路徑PI的每一啟用反相器V1及V2重複。
選定返回級的可調諧反相器V3(或返回反相器VR)接收輸入路徑PI上節點NI處訊號SI中的最終轉變，並且將最終轉變傳播至輸出路徑PO的節點NO作為延遲了對應於由控制訊號SCTRL判定的啟動狀態中的預定者的可調諧反相器V3的延遲時間(或返回反相器VR的延遲時間)的所反相轉變。
在類似於輸入路徑PI的順序中，來自選定返回級 的可調諧反相器V3的所反相轉變藉由沿著輸出路徑PO的每一啟用反相器V4及V5而沿著輸出路徑PO傳播作為延遲了對應反相器V4或V5的延遲時間的所反相轉變。
在操作中，藉此在輸出端OUT處產生包括相對於訊號SI中的轉變延遲了總延遲時間的轉變的訊號SO，該總延遲時間基於輸入路徑PI中反相器V1及V2中的每一者、輸出路徑PO中反相器V4及V5中的每一者以及選定返回級的可調諧反相器V3的延遲時間的總和。在DCDL電路100包括返回反相器VR並且級110-1...110-N未被選擇作為返回級的一些實施例中，總延遲時間基於輸入路徑PI中反相器V1及V2中的每一者的延遲時間、輸出路徑PO中反相器V4及V5中的每一者的延遲時間，以及返回反相器VR的延遲時間的總和。
在操作中，訊號SO中的轉變基於包括在輸入路徑PI、輸出路徑PO中的反相器，以及選定返回級的可調諧反相器V3或在一些實施例中返回反相器VR的總數目而具有相對於訊號SI中的轉變的極性。因此，奇數總數目個反相器對應於轉變極性與訊號SI的極性相反的訊號SO，並且偶數總數目個反相器對應於轉變極性與訊號SI的極性相同的訊號SO。
在一些實施例中，DCDL電路100並不包括輸入緩衝器VBI及輸出緩衝器VBO，並且反相器的總數目是等於包括在輸入路徑PI中的反相器V1及V2的數目、包括在輸出路徑PO中的反相器V4及V5的數目，加上作為 選定返回級的可調諧反相器V3的一個反相器或返回反相器VR的總和的奇數。在操作中，在此類實施例中，在輸入端IN處接收的具有給定極性的訊號SI中的轉變藉此致使在輸出端OUT處的訊號SO具有極性相反的轉變，並且該轉變延遲了等於輸入路徑PI中反相器V1及V2中的每一者、輸出路徑PO中反相器V4及V5中的每一者以及選定返回級的可調諧反相器V3或返回反相器VR的延遲時間的總和的總延遲時間。
在一些實施例中，DCDL電路100包括輸入緩衝器VBI或輸出緩衝器VBO中的一者，並且反相器的總數目是等於包括在輸入路徑PI中的反相器V1及V2的數目、包括在輸出路徑PO中的反相器V4及V5的數目、作為選定返回級的可調諧反相器V3的一個反相器或返回反相器VR，加上輸入緩衝器VBI或輸出緩衝器VBO中的一者的總和的偶數。在操作中，在此類實施例中，在輸入端IN處接收的具有給定極性的訊號SI中的轉變藉此致使在輸出端OUT處的訊號SO具有極性相同的轉變，並且該轉變延遲了等於輸入路徑PI中反相器V1及V2中的每一者的延遲時間、輸出路徑PO中反相器V4及V5中的每一者的延遲時間、選定返回級的可調諧反相器V3或返回反相器VR的延遲時間，加上輸入路徑PI中的輸入緩衝器VBI或輸出路徑PO中的輸出緩衝器VBO的延遲時間的總和的總延遲時間。
在操作中，反相器(例如，反相器V1、V2、V4 或V5中的一者或可調諧反相器V3)的延遲時間基於回應於上升輸入訊號轉變而產生下降輸出訊號轉變時一或多個n型電晶體的切換速度，以及回應於下降輸入訊號轉變而產生上升輸出訊號轉變時一或多個p型電晶體的切換速度。因此，在可調諧反相器V3的情況下，對複數個延遲時間的控制基於回應於上升輸入訊號轉變時複數個n型電晶體的切換速度，或回應於下降輸入訊號轉變時複數個p型電晶體的切換速度。
藉由上文所論述的組態，DCDL電路100的級110-1...110-N中的每一者的可調諧反相器V3用以接收具有相同轉變極性的輸入訊號。對於DCDL電路100基於選定返回級的每一可程式化延遲時間，對由對應可調諧反相器V3所貢獻的延遲時間分量的控制因此基於電晶體類型相同的複數個電晶體的切換速度。
電晶體切換速度根據製造製程變異而變化，以使得相同類型電晶體之間的切換速度變異通常小於不同類型電晶體之間的切換速度。藉由基於延遲時間基於相同電晶體切換速度的可調諧反相器V3而組態每一可程式化延遲時間，DCDL電路100能夠改善延遲時間控制，並且與每一可程式化延遲時間並不基於相同電晶體切換速度的方法相比較，藉此提高延遲時間線性。
第2圖是根據一些實施例的DCDL電路200的示意圖。DCDL電路200(在一些實施例中亦稱為DCDL200)是包括輸入端IN、輸出端OUT、控制電路120以 及控制訊號匯流排CTRL的積體電路(IC)，每一者在上文相對於第1圖論述。替代級110-1...110-N及返回反相器VR，DCDL電路200包括級210-1...210-N以及(在一些實施例中)返迴路徑PR。在各種實施例中，DCDL電路200包括輸入緩衝器VBI或輸出緩衝器VBO中的一者，每一者在上文相對於第1圖論述。在一些實施例中，DCDL電路200是另一電路的部分，例如，下文相對於第11圖所論述的DLL電路1100。
DCDL電路200的級210-1...210-N以上文相對於第1圖所論述的方式配置，並且藉由回應於在控制訊號匯流排CTRL上接收且由控制電路120產生的控制訊號SCTRL而施加可程式化延遲時間至訊號SI，DCDL 200藉此用以在輸入端IN處接收訊號SI，並且級210-1...210-N用以在輸出端OUT處返回訊號SO。輸入端IN以及級210-1...210-N的可選擇部分藉此組態為輸入路徑PI，並且級210-1...210-N的可選擇部分以及輸出端OUT藉此組態為輸出路徑PO。
級210-1...210-N中的每一者包括節點NI及NO、反相器V1及V5，以及可調諧反相器V3，每一者在上文相對於第1圖論述。與級110-1...110-N相比，級210-1...210-N中的每一者並不包括與反相器V1串聯的反相器V2、與反相器V5串聯的反相器V4，並且替代地包括在節點NI與節點NO之間在節點NS處與可調諧反相器V3串聯耦接的可調諧反相器V6。在一些實施例 中，可調諧反相器V6是下文相對於第5圖所論述的可調諧反相器500，或下文相對於第8A圖及第8B圖所論述的可調諧反相器800A或800B中的一者。
在第2圖中所描繪的實施例中，可調諧反相器V3在輸入端IN與反相器V1之間在節點NI處耦接至輸入路徑PI，並且可調諧反相器V6在輸出端OUT與反相器V5之間在節點NO處耦接至輸出路徑PO。在一些實施例中，可調諧反相器V3在節點NI處耦接至輸入路徑PI，以使得反相器V1處於輸入端IN與節點NI之間，並且可調諧反相器V6在節點NO處耦接至輸出路徑PO，以使得反相器V5處於輸出端OUT與節點NO之間。
在上文相對於第1圖所論述的方式中，包括控制電路120的DCDL電路200用以在操作中，選擇級210-1...210-N中的第n級作為返回級，同時啟用輸入端IN與選定返回級的節點NI之間的每一反相器V1，以及選定返回級與輸出端OUT之間的每一反相器V5，藉此組態包括輸入路徑PI、返迴路徑及輸出路徑PO的訊號延遲路徑，其中輸入路徑PI包括啟用反相器V1，返迴路徑包括可調諧反相器V3及V6，以及輸出路徑PO包括啟用反相器V5。
在操作中，除非如第2圖中所描繪的級210-1被選擇作為返回級，否則級210-1的反相器V1接收節點NI處訊號SI中的轉變，並且將所接收轉變沿著輸入路徑PI傳播至級210-2的節點NI作為延遲了反相器V1的延 遲時間的所反相轉變。此傳播順序針對沿著輸入路徑PI的每一啟用反相器V1重複。
選定返回級的可調諧反相器V3在輸入路徑PI上節點NI處接收訊號SI中的最終轉變，並且將最終轉變傳播至節點NS處的對應可調諧反相器V6作為延遲了可調諧反相器V3的延遲時間的所反相轉變，並且對應可調諧反相器V6將自節點NS接收的所反相轉變傳播至輸出路徑PO的節點NO作為延遲了可調諧反相器V6的延遲時間的進一步所反相轉變。在一些實施例中，DCDL電路200用以藉由啟用級210-1...210-N中的每一者的反相器V1及V5而選擇返迴路徑PR，在此種情況下，在操作中，訊號SI自輸入路徑PI直接傳播至輸出路徑PO上的訊號SO，而並未延遲可調諧反相器V3及V6的延遲時間。
選定返回級的可調諧反相器V3及V6的延遲時間對應於由控制訊號SCTRL判定的啟用狀態中的預定一者。在各種實施例中，級210-1...210-N中的每一者的可調諧反相器V3及V6用以接收一組相同控制訊號SCTRL或不同組的控制訊號SCTRL。
繼而，來自選定返回級的可調諧反相器V6的所反相轉變藉由沿著輸出路徑PO的每一啟用反相器V5而沿著輸出路徑PO傳播作為延遲了對應反相器V5的延遲時間的所反相轉變。
在操作中，藉此在輸出端OUT處產生包括相對於訊號SI中的轉變延遲了總延遲時間的轉變的訊號SO，該 總延遲時間基於輸入路徑PI中反相器V1中的每一者、輸出路徑PO中反相器V5中的每一者以及選定返回級的可調諧反相器V3及V6的延遲時間的總和。在DCDL電路100包括返迴路徑PR並且級110-1...110-N未被選擇作為返回級的一些實施例中，總延遲時間基於輸入路徑PI中反相器V1中的每一者的延遲時間，以及輸出路徑PO中反相器V5中的每一者的延遲時間的總和。
在操作中，訊號SO中的轉變基於包括在輸入路徑PI、輸出路徑PO中的反相器以及選定返回級的可調諧反相器V3及V6的總數目而具有相對於訊號SI中的轉變的極性，使得反相器的奇數總數目對應於轉變極性與訊號SI的轉變極性相反的訊號SO，並且反相器的偶數總數目對應於轉變極性與訊號SI的轉變極性相同的訊號SO。
在一些實施例中，DCDL電路100並不包括輸入緩衝器VBI及輸出緩衝器VBO，並且反相器的總數目是等於包括在輸入路徑PI中的反相器V1的數目、包括在輸出路徑PO中的反相器V5的數目，加上選定返回級的可調諧反相器V3及V6的總和的偶數。在操作中，在此類實施例中，在輸入端IN處接收的具有給定極性的訊號SI中的轉變藉此致使在輸出端OUT處的訊號SO具有極性相同的轉變，並且該轉變延遲了等於輸入路徑PI中反相器V1中的每一者、輸出路徑PO中反相器V5中的每一者以及選定返回級的可調諧反相器V3和V6的延遲時間的總和的總延遲時間。
在一些實施例中，DCDL電路100包括輸入緩衝器VBI或輸出緩衝器VBO中的一者，並且反相器的總數目是等於包括在輸入路徑PI中的反相器V1的數目、包括在輸出路徑PO中的反相器V5的數目、選定返回級的可調諧反相器V3及V6，加上輸入緩衝器VBI或輸出緩衝器VBO中的一者的總和的奇數。在操作中，在此類實施例中，在輸入端IN處接收的具有給定極性的訊號SI中的轉變藉此致使在輸出端OUT處的訊號SO具有極性相反的轉變，並且該轉變延遲了等於輸入路徑PI中反相器V1中的每一者的延遲時間、輸出路徑PO中反相器V5中的每一者的延遲時間、選定返回級的可調諧反相器V3及V6的延遲時間，加上輸入路徑PI中的輸入緩衝器VBI或輸出路徑PO中的輸出緩衝器VBO的延遲時間的總和的總延遲時間。
藉由上文所論述的組態，DCDL電路200的級210-1...210-N中的每一者的可調諧反相器V3及V6用以共同接收具有兩個轉變極性的輸入訊號。對於DCDL電路200基於選定返回級的每一可程式化延遲時間，對由對應可調諧反相器V3及V6所貢獻的延遲時間分量的控制因此基於第一複數個p型電晶體及第二複數個n型電晶體的切換速度。
藉由基於延遲時間基於每一電晶體類型的切換速度的可調諧反相器V3及V6而組態每一可程式化延遲時間，DCDL電路200能夠改善延遲時間控制，並且與每一可程式化延遲時間並不基於每一電晶體類型的切換速度的方法 相比較，藉此提高延遲時間線性。
第3圖是根據一些實施例的DCDL電路300的示意圖。DCDL電路300(在一些實施例中亦稱為DCDL300)是包括輸入端IN、輸出端OUT、控制電路120、控制訊號匯流排CTRL以及返回反相器VR的積體電路(IC)，每一者在上文相對於第1圖論述。替代級110-1...110-N，DCDL電路300包括級310-1...310-N。在各種實施例中，DCDL電路300包括輸入緩衝器VBI或輸出緩衝器VBO中的一者，每一者在上文相對於第1圖論述。在一些實施例中，DCDL電路300是另一電路的部分，例如，下文相對於第11圖所論述的DLL電路1100。
DCDL電路200的級310-1...310-N以上文相對於第1圖所論述的方式配置，並且藉由回應於在控制訊號匯流排CTRL上接收且由控制電路120產生的控制訊號SCTRL而施加可程式化延遲時間至訊號SI，DCDL300藉此用以在輸入端IN處接收訊號SI，並且級310-1...310-N用以在輸出端OUT處返回訊號SO。輸入端IN以及級310-1...310-N的可選擇部分藉此組態為輸入路徑PI，並且級310-1...210-N的可選擇部分以及輸出端OUT藉此組態為輸出路徑PO。
級310-1...310-N中的每一者包括節點NI及NO、反相器V5，以及可調諧反相器V3，每一者在上文相對於第1圖論述。與級110-1...110-N相比，級310-1...310-N中的每一者並不包括與反相器V5串聯 的反相器V4，而是包括替代反相器V1及V2的可調諧反相器V7。在一些實施例中，可調諧反相器V7是下文相對於第5圖所論述的可調諧反相器500，或下文相對於第8A圖及第8B圖所論述的可調諧反相器800A或800B中的一者。
在第3圖中所描繪的實施例中，可調諧反相器V3在輸入端IN與反相器V7之間在節點NI處耦接至輸入路徑PI，並且在輸出端OUT與反相器V5之間在節點NO處耦接至輸出路徑PO。在一些實施例中，可調諧反相器V3在節點NI處耦接至輸入路徑PI，以使得可調諧反相器V7處於輸入端IN與節點NI之間，並且在節點NO處耦接至輸出路徑PO，以使得反相器V5處於輸出端OUT與節點NO之間。
在上文相對於第1圖所論述的方式中，包括控制電路120的DCDL電路300用以在操作中，選擇級310-1...310-N中的第n級作為返回級(或在一些實施例中，返回反相器VR)，同時啟用輸入端IN與選定返回級的節點NI之間的每一可調諧反相器V7，以及選定返回級與輸出端OUT之間的每一反相器V5，藉此組態包括輸入路徑PI、返迴路徑及輸出路徑PO的訊號延遲路徑，其中輸入路徑PI包括啟用可調諧反相器V7，返迴路徑包括可調諧反相器V3(或返回反相器VR)，以及輸出路徑PO包括啟用反相器V5。
在操作中，除非如第3圖中所描繪的級310-1被 選擇作為返回級，否則級310-1的可調諧反相器V7接收節點NI處訊號SI中的轉變，並且將所接收轉變沿著輸入路徑PI傳播至級310-2的節點NI作為延遲了可調諧反相器V7的延遲時間的所反相轉變。此傳播順序針對沿著輸入路徑PI的每一啟用可調諧反相器V7重複。
選定返回級的可調諧反相器V3(或返回反相器VR)接收輸入路徑PI上節點NI處訊號SI中的最終轉變，並且將最終轉變傳播至輸出路徑PO的節點NO作為延遲了可調諧反相器V3的延遲時間的所反相轉變。
輸入路徑PI的可調諧反相器V7及選定返回級的可調諧反相器V3的延遲時間對應於由控制訊號SCTRL判定的啟用狀態中的預定一者(或替代可調諧反相器V3的延遲時間的返回反相器VR的延遲時間)。
繼而，來自選定返回級的可調諧反相器V3的所反相轉變藉由沿著輸出路徑PO的每一啟用反相器V5而沿著輸出路徑PO傳播作為延遲了對應反相器V5的延遲時間的所反相轉變。
在操作中，藉此在輸出端OUT處產生包括相對於訊號SI中的轉變延遲了總延遲時間的轉變的訊號SO，該總延遲時間基於輸入路徑PI中可調諧反相器V7中的每一者的延遲時間、輸出路徑PO中反相器V5中的每一者的延遲時間，以及選定返回級的可調諧反相器V3(或返回反相器VR)的延遲時間的總和。訊號SO中的轉變基於包括在輸入路徑PI、輸出路徑PO中的反相器以及選定返回級的 可調諧反相器V3(或返回反相器VR)的總數目而具有相對於訊號SI中的轉變的極性，使得反相器的奇數總數目對應於轉變極性與訊號SI的轉變極性相反的訊號SO，並且反相器的偶數總數目對應於轉變極性與訊號SI的轉變極性相同的訊號SO。
在一些實施例中，DCDL電路300並不包括輸入緩衝器VBI及輸出緩衝器VBO，並且反相器的總數目是等於包括在輸入路徑PI中的可調諧反相器V7的數目、包括在輸出路徑PO中的反相器V5的數目，加上選定返回級的可調諧反相器V3(或返回反相器VR)的總和的奇數。在操作中，在此類實施例中，在輸入端IN處接收的具有給定極性的訊號SI中的轉變藉此致使在輸出端OUT處的訊號SO具有極性相反的轉變，並且該轉變延遲了等於輸入路徑PI中反相器V7中的每一者、輸出路徑PO中反相器V5中的每一者以及選定返回級的可調諧反相器V3(或返回反相器VR)的延遲時間的總和的總延遲時間。
在一些實施例中，DCDL電路300包括輸入緩衝器VBI或輸出緩衝器VBO中的一者，並且反相器的總數目是等於包括在輸入路徑PI中的反相器V7的數目、包括在輸出路徑PO中的反相器V5的數目、選定返回級的可調諧反相器V3(或返回反相器VR)，加上輸入緩衝器VBI或輸出緩衝器VBO中的一者的總和的偶數。在操作中，在此類實施例中，在輸入端IN處接收的具有給定極性的訊號SI中的轉變藉此致使在輸出端OUT處的訊號SO具有極 性相同的轉變，並且該轉變延遲了等於輸入路徑PI中可調諧反相器V7中的每一者的延遲時間、輸出路徑PO中反相器V5中的每一者的延遲時間、選定返回級的可調諧反相器V3(返回反相器VR)的延遲時間，加上輸入路徑PI中的輸入緩衝器VBI或輸出路徑PO中的輸出緩衝器VBO的延遲時間的總和的總延遲時間。
藉由上文所論述的組態，DCDL電路300的級310-2...310-N中的每一者的可調諧反相器V3及每一對應依序耦接級310-1...310-N-1的可調諧反相器V7用以共同接收具有兩個轉變極性的輸入訊號。對於DCDL電路300基於自級310-2...310-N選擇的返回級的每一可程式化延遲時間，對由對應可調諧反相器V3及V7所貢獻的延遲時間分量的控制因此基於第一複數個p型電晶體及第二複數個n型電晶體的切換速度。
藉由基於延遲時間基於每一電晶體類型的切換速度的可調諧反相器V3及V6而組態對應於級310-2...310-N的範圍內的每一可程式化延遲時間，DCDL電路300能夠改善延遲時間控制，並且與對應範圍內的每一可程式化延遲時間並不基於每一電晶體類型的切換速度的方法相比較，藉此提高延遲時間線性。
第4圖是根據一些實施例的三態反相器400的示意圖。三態反相器400能夠用作上文相對於第1圖至第3圖以及下文相對於第9A圖至第9D圖所論述的反相器V1、V2、V4或V5中的一或多者。
三態反相器400包括用以載送電源電壓(未標示)的電源節點VDD、用以載送參考(例如，接地)電壓(未標示)的參考節點VSS、互補電晶體對PS/NS，以及互補電晶體對P1/N1。
P型電晶體PS耦接至電源節點VDD，n型電晶體NS耦接至參考節點VSS，並且電晶體PS及NS中的每一者的閘極耦接至用以接收輸入訊號400SI的輸入端400I。
P型電晶體P1及n型電晶體N1串聯耦接於互補電晶體對PS/NS之間，電晶體P1及N1中的每一者的閘極耦接至上文相對於第1圖所論述的控制訊號匯流排CTRL，並且電晶體P1及N1的源級端在輸出端400O處耦接於一起。電晶體P1的閘極用以接收控制訊號SC1，並且電晶體N1的閘極用以接收與控制訊號SC1互補的控制訊號SC1b，控制訊號SC1及SC1b是由控制電路120產生的上文相對於第1圖至第3圖所論述的一組控制訊號SCTRL。
在操作中，電晶體P1及N1藉此用以回應於具有高電壓位準的控制訊號SC1及具有低電壓位準的控制訊號SC1b而斷開，對應於上文相對於第1圖至第3圖所論述的三態反相器400的停用狀態。在操作中，回應於具有低電壓位準的控制訊號SC1及具有高電壓位準的控制訊號SC1b，電晶體P1及N1接通，對應於上文針對三態反相器400用以在輸出節點400O產生與輸入訊號400SI互 補且具有對應於電晶體PS、P1、NS以及N1的切換速度的延遲時間的輸出訊號400SO所論述的啟用狀態。
包括三態反相器400的DCDL電路100-300或900A-900D(如上文所論述相對於第1圖至第3圖以及下文相對於第9A圖至第9D圖所論述)藉此能夠產生包括三態反相器400延遲時間的總延遲時間，從而具有上文相對於DCDL電路100-300及下文相對於DCDL電路900A-900D所論述的益處。
第5圖是根據一些實施例的可調諧反相器500的示意圖。可調諧反相器500能夠用作上文相對於第1圖至第3圖所論述的可調諧反相器V3、V6或V7中的一或多者。
可調諧反相器500包括電源節點VDD、參考節點VSS，以及互補電晶體對PS/NS及P1/N1，如上文相對於第4圖所論述而配置。電晶體PS及NS中的每一者的閘極耦接至用以接收輸入訊號500SI的輸入端500I，並且電晶體P1及N1的源級端耦接至輸出端500O。
電晶體P1是並聯配置在調諧部分500TP中的數目K個p型電晶體P1-PK中的一個p型電晶體，並且電晶體N1是並聯配置在調諧部分500TP中的數目K個n型電晶體N1-NK中的一個n型電晶體。電晶體P1-PK及N1-NK中的每一者的閘極耦接至上文相對於第1圖至第4圖所論述的控制訊號匯流排CTRL，電晶體P1-PK藉此用以接收控制訊號SF1-SFK，並且電晶體N1-NK藉此 用以接收與相應控制訊號SF1-SFK互補的控制訊號SF1b-SFKb，控制訊號SF1-SFK及SF1b-SFKb是由上文相對於第1圖至第4圖所論述的控制電路120產生的一組控制訊號SCTRL。
在各種實施例中，數目K等於2，以使得可調諧反相器500在調諧部分500TP中包括一共兩個p型及兩個n型電晶體，數目K等於3，以使得可調諧反相器500在調諧部分500TP中包括一共三個p型及三個n型電晶體，或數目K大於3，以使得可調諧反相器500在調諧部分500TP中包括一共超過三個p型電晶體及n型電晶體中的每一者。
在操作中，電晶體P1-PK及對應電晶體N1-NK的電晶體對藉此用以回應於具有高電壓位準的對應控制訊號SF1-SFK及具有低電壓位準的對應控制訊號SF1b-SFKb而斷開，對應於上文相對於第1圖至第4圖所論述的可調諧反相器的停用狀態。在操作中，回應於具有低電壓位準的控制訊號SF1-SFK中的給定一者及具有高電壓位準的對應控制訊號SF1b-SFKb，電晶體P1-PK及N1-NK的對應電晶體對接通。具有低電壓位準的控制訊號SF1-SFK及具有高電壓位準的對應控制訊號SF1b-SFKb的變化組合藉此對應於上文針對可調諧反相器500用以在輸出節點500O產生與輸入訊號500SI互補且具有對應於電晶體對P1-PK及N1-NK中的一些或全部的切換速度的延遲時間的輸出訊號500SO所論述的複 數個啟用狀態。
如上文相對於第1圖至第3圖所論述的包括可調諧反相器500的DCDL電路100-300藉此能夠產生包括複數個可調諧反相器500延遲時間的總延遲時間，從而具有上文相對於DCDL電路100-300所論述的益處。
第6圖是根據一或多個實施例的用於控制訊號延遲時間的方法600的流程圖。方法600能夠與DCDL電路一起使用，例如，上文相對於相應的第1圖至第3圖所論述的DCDL電路100-300。
第6圖中所描繪的方法600的操作的順序僅出於圖解說明的目的；方法600的操作能夠以不同於第6圖中所描繪順序的順序執行。在一些實施例中，在第6圖中所描繪的操作之前、之間、期間及/或之後執行第6圖中所描繪操作以外的操作。在一些實施例中，方法600的操作是操作電路(例如，下文相對於第11圖所論述的DLL電路1100)的部分。
在操作610，在一些實施例中，在DCDL的複數個依序耦接級中的第一級處接收第一訊號。在一些實施例中，在複數個依序耦接級中的第一級處接收第一訊號包括在DCDL的輸入端處接收第一訊號。在一些實施例中，在複數個依序耦接級中的第一級處接收第一訊號包括在上文相對於第1圖至第3圖所論述的DCDL電路100-300中的一者的輸入端IN處接收第一訊號SI。
在各種實施例中，在複數個依序耦接級中的第一級 處接收第一訊號包括在複數個依序耦接級中的第一級的三態反相器或可調諧反相器處接收第一訊號。在一些實施例中，在複數個依序耦接級中的第一級處接收第一訊號包括在上文相對於第1圖所論述的DCDL電路100的級110-1或上文相對於第2圖所論述的DCDL電路200的級210-1的反相器V1處接收第一訊號。在一些實施例中，在複數個依序耦接級中的第一級處接收第一訊號包括在上文相對於第3圖所論述的DCDL電路300的級310-1的可調諧反相器V7處接收第一訊號。
在一些實施例中，在複數個依序耦接級中的第一級處接收第一訊號包括自輸入緩衝器接收第一訊號。在一些實施例中，在複數個依序耦接級中的第一級處接收第一訊號包括自上文相對於第1圖至第3圖所論述的DCDL電路100-300中的一者的輸入緩衝器VBI處接收第一訊號。
在操作620，選擇複數個依序耦接級中的第二級作為返回級，藉此啟用第二級的可調諧反相器作為DCDL的訊號延遲路徑的部分。對於複數個依序耦接級中的每一級，選擇第二級包括啟用訊號延遲路徑中用以接收極性與輸入訊號的訊號轉變的極性相同的訊號轉變的給定可調諧反相器，該給定可調諧反相器是第二級的第一可調諧反相器或另一啟用可調諧反相器。
啟用第二級的第一可調諧反相器包括啟用耦接於訊號延遲路徑的第一訊號路徑與訊號延遲路徑的第二訊號路徑之間的第一可調諧反相器。在各種實施例中，啟用第 二級的第一可調諧反相器包括啟用耦接於訊號路徑PI中選定返回級的節點NI與訊號路徑PO中選定返回級的節點NO之間的可調諧反相器V3，如上文相對於第1圖至第3圖所論述。
在一些實施例中，選擇複數個依序耦接級中的第二級作為返回級包括啟用第一級的兩個三態反相器作為第一訊號路徑的部分，以及第一級的兩個三態反相器作為第二訊號路徑的部分，並且啟用給定可調諧反相器包括啟用第二級的第一可調諧反相器。在一些實施例中，選擇複數個依序耦接級中的第二級作為返回級包括啟用級110-1的反相器V1及V2作為訊號路徑PI的部分，以及級110-1的反相器V4及V5作為訊號路徑PO的部分，並且啟用給定可調諧反相器包括啟用被選擇作為返回級的級110-2...110-N中的一者的可調諧反相器V3，如上文相對於第1圖所論述。
在一些實施例中，選擇複數個依序耦接級中的第二級作為返回級包括啟用在第一訊號路徑與第二訊號路徑之間與第一可調諧反相器串聯耦接的第二級的第二可調諧反相器，並且啟用給定可調諧反相器包括啟用第一可調諧反相器或第二可調諧反相器中的一者。在一些實施例中，選擇複數個依序耦接級中的第二級作為返回級包括啟用在訊號路徑PI與訊號路徑PO之間與可調諧反相器V3串聯耦接的可調諧反相器V6，並且啟用給定可調諧反相器包括啟用被選擇作為返回級的級210-1...210-N中的一者的 一個可調諧反相器V3或V6，如上文相對於第2圖所論述。
在複數個依序耦接級中的第一級處接收輸入訊號包括在操作610中在複數個依序耦接級的第一級的可調諧反相器處接收輸入訊號的一些實施例中，選擇複數個依序耦接級中的第二級作為返回級包括啟用複數個依序耦接級中的第一級的可調諧反相器作為第一訊號路徑的部分。在複數個依序耦接級中的第一級處接收輸入訊號包括在操作610中在複數個依序耦接級的第一級的可調諧反相器處接收輸入訊號的一些實施例中，選擇複數個依序耦接級中的第二級作為返回級包括啟用級310-1的可調諧反相器V7作為訊號路徑PI的部分，如上文相對於第3圖所論述。
在操作630，在一些實施例中，自DCDL的複數個依序耦接級中的第一級輸出第二訊號。輸出第二訊號包括輸出包括轉變的第二訊號，該轉變基於在操作620中選擇複數個依序耦接級中的第二級而具有相對於第一訊號中的轉變的延遲時間。在各種實施例中，輸出包括轉變的第二訊號包括具有與第一訊號中的轉變的極性相同或相反的極性的轉變。
在一些實施例中，自複數個依序耦接級中的第一級輸出第二訊號包括自DCDL的輸出端輸出第二訊號。在一些實施例中，自複數個依序耦接級中的第一級輸出第二訊號包括輸出訊號SO至上文相對於第1圖至第3圖所論述的DCDL電路100-300中的一者的輸出端OUT。
在一些實施例中，自複數個依序耦接級中的第一級輸出第二訊號包括自複數個依序耦接級中的第一級的三態反相器輸出第二訊號。在一些實施例中，自複數個依序耦接級中的第一級輸出第二訊號包括自上文相對於第1圖所論述的DCDL電路100的級110-1的反相器V4輸出訊號SO。在一些實施例中，自複數個依序耦接級中的第一級輸出第二訊號包括自上文相對於第2圖所論述的DCDL電路200的級210-1或上文相對於第3圖所論述的DCDL電路300的級310-1的反相器V5輸出訊號SO。
在一些實施例中，自複數個依序耦接級中的第一級輸出第二訊號包括輸出第二訊號至輸出緩衝器。在一些實施例中，自複數個依序耦接級中的第一級輸出第二訊號包括輸出第二訊號至上文相對於第1圖至第3圖所論述的DCDL電路100-300中的一者的輸出緩衝器VBO。
藉由執行操作方法600的一些或全部，藉由致使DCDL電路中對應於可程式化延遲時間的範圍的每一訊號路徑包括用以接收極性與DCDL電路所接收的訊號轉變的極性相同的訊號轉變的可調諧延遲單元來控制訊號延遲時間，藉此獲得上文相對於DCDL電路100-300所論述的益處。
第7圖是根據一些實施例的DCDL電路操作參數的圖示。第7圖包括對應於包括在訊號延遲路徑中的DCDL級的數目的水平軸線，以及對應於與級的數目相關聯的延遲時間的垂直軸線。
曲線702、704及706中的每一者基於電路模擬，並且表示對於n型及p型電晶體兩者具有目標速度特性的TT製程變異情況延遲時間相對於級的數目的線性。曲線702是基於上文相對於第1圖所論述的DCDL電路100的非限制性實例，曲線704是基於上文相對於第2圖所論述的DCDL電路200的非限制性實例，並且曲線706表示對於若干級的範圍內的每一訊號路徑並不包括用以接收極性與DCDL電路所接收的訊號轉變的極性相同的訊號轉變的可調諧延遲單元的DCDL電路。
如第7圖中所描繪，曲線702及704中的每一者指示與曲線706相比增大的線性。在一些實施例中，對於TT製程變異情況，曲線702及704中的每一者的微分非線性(differential nonlinearity；DNL)自曲線706的DNL縮小大於三倍。在一些實施例中，基於快-慢(fast-slow；FS)及慢-快(slow-fast；SF)製程變異情況的模擬，等效於702及704的曲線的DNL縮小大約一半。
第8A圖及第8B圖是根據一些實施例的相應可調諧反相器800A及800B的示意圖。可調諧反相器800A及800B中的每一者包括上文相對於第5圖所論述的可調諧反相器500的元件的支組。
如第8A圖中所描繪，可調諧反相器800A包括電源節點VDD、參考節點VSS、互補電晶體對PS/NS、p型電晶體P1-PK以及n型電晶體N1，如上文相對於第5 圖所論述而配置。電晶體PS及NS中的每一者的閘極耦接至用以接收輸入訊號800ASI的輸入端800AI，並且電晶體P1-PK及N1的源級端耦接至輸出端800AO。
電晶體P1-PK中的每一者及N1的閘極耦接至控制訊號匯流排CTRL，藉此用以在操作中以上文相對於第5圖所論述的方式接收包括控制訊號SF1-SFK及SF1b的一組控制訊號SCTRL並且回應該等信號。調諧部分800ATP藉以包括數目K個p型電晶體P1-PK及單個n型電晶體N1。
在操作中，電晶體P1-PK及N1藉此用以回應於具有高電壓位準的對應控制訊號SF1-SFK及具有低電壓位準的控制訊號SF1b而斷開，對應於上文相對於第5圖所論述的可調諧反相器500的停用狀態。在操作中，回應於具有相應的低及高電壓位準的控制訊號SF1及SF1b，電晶體對P1/N1接通。在操作中，回應於具有低電壓位準的控制訊號SF2-SFK中的給定一者，對應電晶體P2-PK接通。具有低電壓位準的控制訊號SF1-SFK及具有高電壓位準的控制訊號SF1b的變化組合藉此對應於上文針對可調諧反相器800A用以在輸出節點800AO產生與輸入訊號800ASI互補且具有對應於電晶體P1-PK中的一些或全部及N1的切換速度的延遲時間的輸出訊號800ASO所論述的複數個啟用狀態。
如上文相對於第1圖所論述，延遲時間控制基於回應於上升輸入訊號轉變時n型電晶體切換速度，以及基 於回應於下降輸入訊號轉變時p型電晶體切換速度。可調諧反相器800A藉此組態為單側可調諧反相器，在一些實施例中亦稱為單側可調諧延遲單元，其中該組控制訊號SCTRL用以實施對應於輸入訊號800ASI的下降邊緣的複數個可程式化延遲時間，以及對應於輸入訊號800ASI的上升邊緣的單個延遲時間。
如第8B圖中所描繪，可調諧反相器800B包括電源節點VDD、參考節點VSS、互補電晶體對PS/NS、p型電晶體P1以及n型電晶體N1-NK，如上文相對於第5圖所論述而配置。電晶體PS及NS中的每一者的閘極耦接至用以接收輸入訊號800BSI的輸入端800BI，並且電晶體P1及N1-NK的源級端耦接至輸出端800BO。
電晶體P1及N1-NK中的每一者的閘極耦接至控制訊號匯流排CTRL，藉此用以在操作中以上文相對於第5圖所論述的方式接收包括控制訊號SF1及SF1b-SFKb的一組控制訊號SCTRL並且回應該等信號。調諧部分800BTP藉以包括單個p型電晶體P1及數目K個n型電晶體N1-NK。
在操作中，電晶體P1及N1-NK藉此用以回應於具有高電壓位準的控制訊號SF1及具有低電壓位準的對應控制訊號SF1b-SFKb而斷開，對應於上文相對於第5圖所論述的可調諧反相器500的停用狀態。在操作中，回應於具有相應的低及高電壓位準的控制訊號SF1及SF1b，電晶體對P1/N1接通。在操作中，回應於具有高電壓位準 的控制訊號SF2b-SFKb中的給定一者，對應電晶體N2-NK接通。具有低電壓位準的控制訊號SF1及具有高電壓位準的控制訊號SF1b-SFKb的變化組合藉此對應於上文針對可調諧反相器800B用以在輸出節點800BO產生與輸入訊號800BSI互補且具有對應於電晶體P1及N1-NK中的一些或全部的切換速度的延遲時間的輸出訊號800BSO所論述的複數個啟用狀態。
可調諧反相器800B藉此組態為單側可調諧反相器，在一些實施例中亦稱為單側可調諧延遲單元，其中該組控制訊號SCTRL用以實施對應於輸入訊號800BSI的上升邊緣的複數個可程式化延遲時間，以及對應於輸入訊號800BSI的下降邊緣的單個延遲時間。
包括如上文相對於第1圖至第3圖所論述的可調諧反相器800A或800B中的一或多者的DCDL電路100-300藉此能夠產生包括對應的可調諧反相器800A或800B的複數個延遲時間的總延遲時間，從而具有上文相對於DCDL電路100-300所論述的益處。
此外，與可調諧延遲單元用以針對上升及下降訊號轉變兩者實施可程式化延遲時間的方法相比，包括用以針對對應下降或上升輸入訊號轉變實施可程式化延遲時間的單側可調諧延遲單元800A或800B中的一或多者的DCDL電路(例如，下文相對於第9A圖至第9D圖所論述的DCDL電路中的一者)使用較少電晶體，藉此降低電路尺寸、複雜性及製程變異效應。
第9A圖至第9D圖是根據一些實施例的相應DCDL電路900A-900D的示意圖。DCDL電路900A-900D中的每一者包括上文相對於第8A圖及第8B圖所論述的可調諧反相器800A或800B中的一或兩者，如下文進一步論述。
DCDL電路900A對應於上文相對於第1圖所論述的DCDL電路100，其中級110-1...110-N由包括可調諧反相器800A或800B中的一者而並非可調諧反相器V3的級910A-1...910A-N替代。在各種實施例中，級910A-1...910A-N中的每一者包括用以具有對應於對應輸入訊號中下降轉變的複數個延遲時間的可調諧反相器800A，或用以具有對應於對應輸入訊號中上升轉變的複數個延遲時間的可調諧反相器800B。
在第9A圖中所描繪的實施例中，級910A-1...910A-N中的每一者包括可調諧反相器800A或800B中的一者。在各種實施例中，級910A-1...910A-N中的一或多者包括可調諧反相器800A或800B中的一者，並且級910A-1...910A-N中的一或多者包括可調諧反相器V3。
DCDL電路900B對應於上文相對於第2圖所論述的DCDL電路200，其中級210-1...210-N由包括可調諧反相器800A及800B中的一個每一者而並非可調諧反相器V3及V6的級910A-1...910B-N替代。在第9B圖中所描繪的實施例中，每一奇數級 910B-1-910B-N包括用以具有對應於節點NI上的對應輸入訊號中下降轉變的複數個延遲時間的可調諧反相器800A，以及用以具有對應於節點NS上的對應輸入訊號中上升轉變的複數個延遲時間的可調諧反相器800B，並且每一偶數級910B-1-910B-N包括用以具有對應於節點NI上的對應輸入訊號中上升轉變的複數個延遲時間的可調諧反相器800B，以及用以具有對應於節點NS上的對應輸入訊號中下降轉變的複數個延遲時間的可調諧反相器800A。在一些實施例中，DCDL電路900B包括可調諧反相器800A及800B的互補組態。
在第9B圖中所描繪的實施例中，級910B-1...910B-N中的每一者包括可調諧反相器800A及800B中的每一者。在各種實施例中，級910B-1...910B-N包括不同於第9B圖中所描繪的可調諧反相器800A、800B、V3及V6的組合，以使得級910B-1...910B-N中的至少一者包括如上文所論述而組態的可調諧反相器800A或800B。
DCDL電路900C對應於上文相對於第3圖所論述的DCDL電路300，其中級310-1...310-N由包括可調諧反相器800A或可調諧反相器800B中的兩個每一者而並非可調諧反相器V3及V7的級910C-1...910C-N替代。在第9C圖中所描繪的實施例中，每一奇數級910C-1-910C-N包括用以具有對應於節點NI上的對應輸入訊號中下降轉變的複數個延遲時間的可調諧反相 器800A的兩個實例，並且每一偶數級910C-1-910C-N包括用以具有對應於節點NI上的對應輸入訊號中上升轉變的複數個延遲時間的可調諧反相器800C的兩個實例。在一些實施例中，DCDL電路900C包括可調諧反相器800A及800B的互補組態。
在第9C圖中所描繪的實施例中，級910C-1...910C-N中的每一者包括可調諧反相器800A或可調諧反相器800B中的兩個每一者。在各種實施例中，級910C-1...910C-N包括不同於第9C圖中所描繪的可調諧反相器800A、800B、V3及V7的組合，以使得級910C-1...910C-N中的至少一者包括如上文所論述而組態的可調諧反相器800A或800B。
DCDL電路900D是包括輸入端IN、輸出端OUT、訊號路徑PI及PO、控制電路120以及控制訊號匯流排CTRL的DCDL，每一者在上文相對於第1圖論述。替代級110-1...110-N，DCDL 900D包括級910D-1...910D-N，該等級包括上文相對於第1圖所論述的反相器V1及V5以及可調諧反相器800A或800B中的一個每一者。在第9D圖中所描繪的實施例中，每一奇數級910D-1-910D-N包括用以具有對應於節點NI上的對應輸入訊號中下降轉變的複數個延遲時間的可調諧反相器800A，並且每一偶數級910D-1-910D-N包括用以具有對應於節點NI上的對應輸入訊號中上升轉變的複數個延遲時間的可調諧反相器800B。在一些實施例中， DCDL電路900D包括可調諧反相器800A及800B的互補組態。
在第9D圖中所描繪的實施例中，級910D-1...910D-N中的每一者包括可調諧反相器800A或800B中的一者。在各種實施例中，級910D-1...910D-N中的一或多者包括可調諧反相器800A或800B中的一者，並且級910D-1...910D-N中的一或多者替代地包括另一可調諧反相器，例如，上文相對於第1圖所論述的可調諧反相器V3。
藉由包括可調諧反相器800A或可調諧反相器800B中的至少一者，DCDL電路900A-900D中的每一者用以針對對應下降或上升輸入訊號轉變實施可程式化延遲時間，與可調諧延遲單元用以針對上升及下降訊號轉變兩者實施可程式化延遲時間的方法相比，DCDL電路900A-900D中的每一者使用較少電晶體，藉此達成上文相對於可調諧反相器800A及800B所論述的益處。
第10圖是根據一些實施例的用於控制訊號延遲的方法1000的流程圖。方法1000能夠與DCDL電路一起使用，例如，上文相對於第1圖至第3圖所論述的DCDL電路100-300，或上文相對於第9A圖至第9D圖所論述的DCDL電路900A-900D。
第10圖中所描繪的方法1000的操作的順序僅出於圖解說明的目的；方法1000的操作能夠以不同於第10圖中所描繪順序的順序執行。在一些實施例中，在第10圖 中所描繪的操作之前、之間、期間及/或之後執行第10圖中所描繪操作以外的操作。。在一些實施例中，方法1000的操作是操作電路(例如，下文相對於第11圖所論述的DLL電路1100)的部分。
在操作1010，在一些實施例中，在DCDL的輸入端處接收第一訊號。在一些實施例中，在DCDL的輸入端處接收第一訊號包括在上文相對於第1圖至第3圖所論述的DCDL電路100-300或上文相對於第9A圖至第9D圖所論述的DCDL電路900A-900D中的一者的輸入端IN處接收第一訊號SI。
在一些實施例中，在DCDL的輸入端處接收第一訊號包括在輸入緩衝器處接收第一訊號。在一些實施例中，在DCDL的輸入端處接收第一訊號包括在上文相對於第1圖至第3圖所論述的DCDL電路100-300或上文相對於第9A圖至第9D圖所論述的DCDL電路900A-900D中的一者的輸入緩衝器VBI處接收第一訊號。
在操作1020，選擇DCDL的複數個級中的級作為返回級，藉此啟用耦接於輸入路徑與輸出路徑之間的選定級的可調諧反相器，該可調諧反相器包括數目不同於n型電晶體的數目的p型電晶體。
在一些實施例中，啟用包括數目不同於n型電晶體的數目的p型電晶體的可調諧反相器包括啟用包括數目K個p型電晶體P1-PK及單個n型電晶體N1的可調諧反相器800A，如上文相對於第8A圖所論述。在一些實施例 中，啟用包括數目不同於n型電晶體的數目的p型電晶體的可調諧反相器包括啟用包括單個p型電晶體P1及數目K個n型電晶體N1-NK的可調諧反相器800B，如上文相對於第8B圖所論述。
在一些實施例中，啟用包括數目不同於n型電晶體的數目的p型電晶體的可調諧反相器包括啟用不同數目個p型及n型電晶體。在各種實施例中，啟用不同數目個p型及n型電晶體包括啟用上文相對於第8A圖所論述的可調諧反相器800A的電晶體P1-PK中的一些或全部及電晶體N1，或啟用上文相對於第8B圖所論述的可調諧反相器800B的電晶體P1及電晶體N1-NK中的一些或全部。
在各種實施例中，選擇DCDL的複數個級中的級包括選擇上文相對於第1圖所論述的級110-1...110-N中的一者，上文相對於第2圖所論述的級210-1...210-N中的一者，上文相對於第3圖所論述的級310-1...310-N中的一者，上文相對於第9A圖所論述的級910A-1...910A-N中的一者，上文相對於第9B圖所論述的級910B-1...910B-N中的一者，上文相對於第9C圖所論述的級910C-1...910C-N中的一者，或上文相對於第9D圖所論述的級910D-1...910D-N中的一者。
在操作1030，在一些實施例中，輸出第二訊號至DCDL的輸出端。在一些實施例中，輸出第二訊號至DCDL的輸出端包括輸出訊號SO至上文相對於第1圖至第3圖 所論述的DCDL電路100-300或上文相對於第9A圖至第9D圖所論述的DCDL電路900A-900D中的一者的輸出端OUT。
在一些實施例中，輸出第二訊號至DCDL的輸出端包括自輸出緩衝器輸出第二訊號。在一些實施例中，輸出第二訊號至DCDL的輸出端包括自上文相對於第1圖至第3圖所論述的DCDL電路100-300或上文相對於第9A圖至第9D圖所論述的DCDL電路900A-900D中的一者的輸出緩衝器VBI輸出第二訊號。
藉由執行方法1000的操作中的一些或全部，與可調諧延遲單元用以針對上升及下降訊號轉變兩者實施可程式化延遲時間的方法相比，使用較少電晶體針對對應下降或上升輸入訊號轉變實施可程式化延遲時間，藉此達成上文相對於可調諧反相器800A及800B所論述的益處。
第11圖是根據一些實施例的DLL電路1100的示意圖。DLL電路1100包括相位偵測器1110、低通濾波器1120，以及DCDL電路1130。相位偵測器1110包括用以接收參考時鐘訊號CLKR及系統時鐘訊號CLKS的輸入端(未標示)，以及耦接至低通濾波器1120的輸入端(未標示)的輸出端(未標示)。DCDL電路1130包括耦接至低通濾波器1120的輸出端(未標示)的輸入端(未標示)，以及用以輸出系統時鐘訊號CLKS的輸出端(未標示)。
相位偵測器1110是用以偵測參考時鐘訊號 CLKR與系統時鐘訊號CLKS之間的相位差異並且輸出指示所偵測相位差異的電壓位準的電子電路。
低通濾波器1120是用以在交流電流(AC)訊號分量衰減時使電壓位準自相位偵測器1110通過至DCDL 1130的電子電路。
DCDL電路1130是上文相對於第1圖至第3圖所論述的DCDL電路100-300或上文相對於第9A圖至第9D圖所論述的DCDL電路900A-900D中的一者，該等DCDL電路包括用以藉由基於自低通濾波器1120接收的電壓位準來實施可程式化延遲時間致使DCDL電路1130產生系統時鐘訊號CLKS的控制電路120。
DLL電路1100藉此用以產生相位與參考時鐘訊號CLKR的相位同步的系統時鐘訊號CLKS。
藉由包括DCDL電路100-300或900A-900B中的一者，DLL電路1100能夠基於根據上文所論述實施例產生的延遲時間使時鐘訊號CLKR與CLKS同步，藉此達成上文相對於DCDL電路100-300及900A-900D所論述的益處。
在一些實施例中，DCDL包括輸入端、輸出端以及複數個級，該複數個級用以將訊號沿著第一訊號路徑自輸入端傳播至複數個級中的可選擇返回級，並且將訊號沿著第二訊號路徑自複數個級中的返回級傳播至輸出端。複數個級中的每一級包括：用以選擇性地沿著第一訊號路徑傳播訊號的第一及第二反相器；用以選擇性地沿著第二訊 號路徑傳播訊號的第三及第四反相器；以及用以選擇性地自第一訊號路徑傳播訊號至第二訊號路徑的第五反相器。在一些實施例中，第五反相器耦接至輸入端與第一及第二反相器之間的第一訊號路徑，並且耦接至輸出端與第三及第四反相器之間的第二訊號路徑。在一些實施例中，第一至第四反相器中的每一者包括三態反相器。在一些實施例中，第一至第四反相器中的每一者用以接收一對相同的互補控制訊號。在一些實施例中，第五反相器具有對應於大於三個輸出狀態的可調諧選擇組態。在一些實施例中，第五反相器包括：第一p型電晶體及第一n型電晶體，第一p型電晶體及第一n型電晶體中的每一者包括用以接收訊號的閘極；以及耦接於第一p型電晶體與第一n型電晶體之間的調諧部分，該調諧部分包括並聯組態並且具有p型或n型中的相同一者的能夠獨立控制的兩個電晶體。在一些實施例中，調諧部分進一步包括與兩個電晶體串聯耦接並且具有p型或n型中的另一者的第三電晶體，其中第三電晶體是調諧部分中具有p型或n型中的另一者的唯一電晶體。在一些實施例中，DCDL包括在延遲鎖定迴路(delay-locked loop；DLL)電路中。
在一些實施例中，DCDL包括輸入端、輸出端以及複數個級，該複數個級用以將訊號沿著第一訊號路徑自輸入端傳播至複數個級中的可選擇返回級，並且將訊號沿著第二訊號路徑自複數個級中的返回級傳播至輸出端。複數個級中的每一級包括：用以選擇性地沿著第一訊號路徑 傳播訊號的第一反相器；用以選擇性地沿著第二訊號路徑傳播訊號的第二反相器；以及串聯耦接並且用以選擇性地自第一訊號路徑傳播訊號至第二訊號路徑的第三及第四耦合器。在一些實施例中，第三反相器耦接至輸入端與第一反相器之間的第一訊號路徑，並且第四反相器耦接至輸出端與第二反相器之間的第二訊號路徑。在一些實施例中，第一至第二反相器中的每一者包括三態反相器。在一些實施例中，第三及第四反相器中的每一者具有對應於大於三個輸出狀態的可調諧選擇組態。在一些實施例中，第三及第四反相器中的每一者包括：第一p型電晶體及第一n型電晶體，第一p型電晶體及第一n型電晶體中的每一者包括用以接收訊號的閘極：以及耦接於第一p型電晶體與第一n型電晶體之間的調諧部分，該調諧部分包括並聯組態的複數個能夠獨立控制的p型電晶體，以及並聯組態的複數個能夠獨立控制的n型電晶體，其中複數個能夠獨立控制的p型電晶體與複數個能夠獨立控制的n型電晶體串聯耦接。在一些實施例中，第三及第四反相器用以接收一組相同的控制訊號。在一些實施例中，DCDL進一步包括耦接於複數個級與輸入端或輸出端中的一者之間的第五反相器。
在一些實施例中，一種用於控制訊號延遲時間的方法包括：在DCDL的複數個依序耦接級中的第一級處接收輸入訊號，；以及選擇複數個依序耦接級中的第二級作為返回級，藉以啟用第二級的第一可調諧反相器作為DCDL 的訊號延遲路徑的部分。對於複數個依序耦接級中的每一級，選擇第二級作為返回級更包括啟用訊號延遲路徑中的給定可調諧反相器用以接收訊號轉變，其中訊號轉變極性與輸入訊號的訊號轉變的極性相同，該給定可調諧反相器是第二級的第一可調諧反相器或另一啟用可調諧反相器。在一些實施例中，啟用第二級的第一可調諧反相器包括啟用耦接於訊號延遲路徑的第一訊號路徑與訊號延遲路徑的第二訊號路徑之間的第一可調諧反相器。在一些實施例中，選擇複數個依序耦接級中的第二級作為返回級包括啟用第一級的兩個三態反相器作為第一訊號路徑的部分，以及第一級的兩個三態反相器作為第二訊號路徑的部分，並且啟用給定可調諧反相器包括啟用第二級的第一可調諧反相器在一些實施例中，選擇複數個依序耦接級中的第二級作為返回級包括啟用在第一訊號路徑與第二訊號路徑之間與第一可調諧反相器串聯耦接的第二級的第二可調諧反相器，並且啟用給定可調諧反相器包括啟用第一可調諧反相器或第二可調諧反相器中的一者。在一些實施例中，在複數個依序耦接級中的第一級處接收輸入訊號包括在複數個依序耦接級的第一級的可調諧反相器處接收輸入訊號，選擇複數個依序耦接級中的第二級作為返回級包括啟用複數個依序耦接級中的第一級的可調諧反相器作為第一訊號路徑的部分。
前述概述了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示案的諸態樣。熟習此項技術者應當 理解，他們可容易地將本揭示案用作設計或修改其他製程與結構的基礎，以用於實施與本文介紹的實施例相同的目的及/或達成相同的優點。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示案的精神及範疇，而是可在不偏離本揭示案的精神及範疇的情況下進行各種改變、替換及更改。
100:DCDL電路
110-1:級
110-2:級
110-3:級
110-N:級
120:控制電路
V1:反相器
V2:反相器
V3:反相器
V4:反相器
V5:反相器
VR:返回反相器
NI:節點
NO:節點
SI:訊號
SO:訊號
IN:輸入端
OUT:輸出端
VBI:輸入緩衝器
VBO:輸出緩衝器
PI:輸入路徑
PO:輸出路徑
SCTRL:控制訊號
CTRL:控制訊號匯流排

Claims (10)

  1. 一種數位控制延遲線(DCDL)電路，包括：一輸入端；一輸出端；以及複數個級，該些級用以將一訊號沿著一第一訊號路徑自該輸入端傳播至該些級中的一可選擇返回級，並且將該訊號沿著一第二訊號路徑自該些級中的該返回級傳播至該輸出端，該些級中的每一級包括：第一及第二反相器，用以選擇性地沿著該第一訊號路徑傳播該訊號；第三及第四反相器，用以選擇性地沿著該第二訊號路徑傳播該訊號；以及一第五反相器，用以選擇性地自該第一訊號路徑傳播該訊號至該第二訊號路徑。
  2. 如請求項1所述之DCDL電路，其中該第五反相器耦接至該輸入端與該些第一及第二反相器之間的該第一訊號路徑，並且耦接至該輸出端與該些第三及第四反相器之間的該第二訊號路徑。
  3. 如請求項1所述之DCDL電路，其中該些第一至第四反相器中的每一者用以接收一對相同的互補控制訊號。
  4. 如請求項1所述之DCDL電路，其中該第五反相器具有對應於大於三個輸出狀態的一可調諧選擇組態，其中該第五反相器包括：一第一p型電晶體及一第一n型電晶體，該第一p型電晶體及該第一n型電晶體中的每一者包括用以接收該訊號的一閘極；以及一調諧部分，該調諧部分耦接於該第一p型電晶體與該第一n型電晶體之間，該調諧部分包括並聯組態並且具有該p型或該n型中的相同一者的能夠獨立控制的兩個電晶體；以及其中該調諧部分進一步包括一第三電晶體，該第三電晶體與該兩個電晶體串聯耦接並且具有該p型或該n型中的另一者，其中該第三電晶體是該調諧部分中具有該p型或該n型中的該另一者的唯一電晶體。
  5. 一種數位控制延遲線(DCDL)電路，包括：一輸入端；一輸出端；以及複數個級，該些級用以將一訊號沿著一第一訊號路徑自該輸入端傳播至該些級中的一可選擇返回級，並且將該訊號沿著一第二訊號路徑自該些級中的該返回級傳播至該輸出端，該些級中的每一級包括：一第一反相器，用以選擇性地沿著該第一訊號路徑傳播該訊號；一第二反相器，用以選擇性地沿著該第二訊號路徑傳 播該訊號；一第三反相器；以及一第四反相器，與該第三反相器串聯耦接；其中，該第三反相器及該第四反相器用以選擇性地自該第一訊號路徑傳播該訊號至該第二訊號路徑。
  6. 如請求項5所述之DCDL電路，其中該第三反相器耦接至該輸入端與該第一反相器之間的該第一訊號路徑，並且該第四反相器耦接至該輸出端與該第二反相器之間的該第二訊號路徑。
  7. 如請求項5所述之DCDL電路，其中該些第三及第四反相器中的每一者具有對應於大於三個輸出狀態的一可調諧選擇組態，其中該些第三及第四反相器中的每一者包括：一第一p型電晶體及一第一n型電晶體，該第一p型電晶體及該第一n型電晶體中的每一者包括用以接收該訊號的一閘極；以及一調諧部分，該調諧部分耦接於該第一p型電晶體與該第一n型電晶體之間，該調諧部分包括：並聯組態的複數個能夠獨立控制的p型電晶體；以及並聯組態的複數個能夠獨立控制的n型電晶體，其中該些能夠獨立控制的p型電晶體與該些能夠獨立控制的n型電晶體串聯耦接。
  8. 如請求項5所述之DCDL電路，進一步包括一第五反相器，該第五反相器耦接於該些級與該輸入端或該輸出端中的一者之間。
  9. 一種用於控制一訊號延遲時間的方法，該方法包括以下步驟：在一數位控制延遲線(DCDL)的複數個依序耦接級中的一第一級處接收一輸入訊號；以及選擇該些依序耦接級中的一第二級作為一返回級，藉以啟用該第二級的一第一可調諧反相器，該第一可調諧反相器耦接於該DCDL的一訊號延遲路徑的一第一訊號路徑與該DCDL的該訊號延遲路徑的一第二訊號路徑之間，其中，選擇該些依序耦接級中的該第二級作為該返回級包括：啟用該第一級的兩個三態反相器作為該第一訊號路徑的部分以及該第一級的兩個三態反相器作為該第二訊號路徑的部分；或啟用在該第一訊號路徑與該第二訊號路徑之間與該第一可調諧反相器串聯耦接的該第二級的一第二可調諧反相器。
  10. 如請求項9所述之方法，其中啟用該第一級的該些三態反相器作為該第一訊號路徑的部分以及該第一 級的該些三態反相器作為該第二訊號路徑的部分包括該第一訊號路徑的該些三態反相器以及該第二訊號路徑的該些三態反相器的每一者接收相同的一組互補控制訊號。
TW110100467A 2020-04-21 2021-01-06 數位控制延遲線電路及其控制訊號延遲時間的方法 TWI757038B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063012980P 2020-04-21 2020-04-21
US63/012,980 2020-04-21
US17/030,160 2020-09-23
US17/030,160 US11082035B1 (en) 2020-04-21 2020-09-23 Digitally controlled delay line circuit and method

Publications (2)

Publication Number Publication Date
TW202145712A TW202145712A (zh) 2021-12-01
TWI757038B true TWI757038B (zh) 2022-03-01

Family

ID=76772425

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110100467A TWI757038B (zh) 2020-04-21 2021-01-06 數位控制延遲線電路及其控制訊號延遲時間的方法

Country Status (3)

Country Link
US (2) US11855644B2 (zh)
CN (1) CN113131906A (zh)
TW (1) TWI757038B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200718018A (en) * 2005-09-30 2007-05-01 Advanced Micro Devices Inc Voltage controlled delay line(VCDL) having embedded multiplexer and interpolation functions
TWI316258B (en) * 2005-09-27 2009-10-21 Samsung Electronics Co Ltd Adjustable delay cells and delay lines including the same
US20100327934A1 (en) * 2009-06-25 2010-12-30 Kapusta Ronald A Digital delay lines
TW201620250A (zh) * 2014-11-26 2016-06-01 台灣積體電路製造股份有限公司 延遲線電路與訊號延遲方法
US9490785B1 (en) * 2015-05-06 2016-11-08 Qualcomm Incorporated Programmable delay circuit for low power applications
US10277215B2 (en) * 2017-04-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Digital controlled delay line

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355037A (en) 1992-06-15 1994-10-11 Texas Instruments Incorporated High performance digital phase locked loop
JP4025627B2 (ja) * 2002-11-18 2007-12-26 エルピーダメモリ株式会社 遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路
US7525356B2 (en) 2006-09-14 2009-04-28 Lsi Corporation Low-power, programmable multi-stage delay cell
JP5724663B2 (ja) 2011-06-15 2015-05-27 富士通株式会社 遅延回路およびシステム
JP5793460B2 (ja) * 2012-03-30 2015-10-14 富士通株式会社 可変遅延回路
KR101342093B1 (ko) 2012-07-17 2013-12-18 연세대학교 산학협력단 지연 회로
CN111726108A (zh) 2019-03-18 2020-09-29 澜起科技股份有限公司 一种延迟电路、时钟控制电路以及控制方法
US11005464B1 (en) 2020-03-26 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Delay line circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI316258B (en) * 2005-09-27 2009-10-21 Samsung Electronics Co Ltd Adjustable delay cells and delay lines including the same
TW200718018A (en) * 2005-09-30 2007-05-01 Advanced Micro Devices Inc Voltage controlled delay line(VCDL) having embedded multiplexer and interpolation functions
US20100327934A1 (en) * 2009-06-25 2010-12-30 Kapusta Ronald A Digital delay lines
TW201620250A (zh) * 2014-11-26 2016-06-01 台灣積體電路製造股份有限公司 延遲線電路與訊號延遲方法
US9490785B1 (en) * 2015-05-06 2016-11-08 Qualcomm Incorporated Programmable delay circuit for low power applications
US10277215B2 (en) * 2017-04-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Digital controlled delay line

Also Published As

Publication number Publication date
TW202145712A (zh) 2021-12-01
CN113131906A (zh) 2021-07-16
US11855644B2 (en) 2023-12-26
US20240106425A1 (en) 2024-03-28
US20230155583A1 (en) 2023-05-18

Similar Documents

Publication Publication Date Title
KR101200452B1 (ko) 낮은 듀티 사이클 왜곡을 갖는 레벨 시프터
JP5092430B2 (ja) 多相電子オシレータ及び方法
US10277215B2 (en) Digital controlled delay line
JP2002353808A (ja) クロック制御回路
TWI589123B (zh) 相位混合電路、及包括相位混合電路的半導體設備和半導體系統
JP2014510478A (ja) 遅延回路
US8441279B2 (en) Scan flip-flop circuits and scan test circuits including the same
CN111613257B (zh) 一种多相位时钟信号的门控电路、方法及电子设备
CN111726108A (zh) 一种延迟电路、时钟控制电路以及控制方法
WO2017091344A1 (en) Apparatuses and methods for providing a signal with a differential phase mixer
US20060170459A1 (en) Multiplexer and methods thereof
EP3228009A1 (en) Power efficient high speed latch circuits and systems
US6255879B1 (en) Digital programmable delay element
US20020140491A1 (en) Phase blender and multi-phase generator using the same
US8680907B2 (en) Delay circuit having reduced duty cycle distortion
US6788119B1 (en) Delay line circuit providing clock pulse width restoration in delay lock loops
TWI757038B (zh) 數位控制延遲線電路及其控制訊號延遲時間的方法
US11073862B2 (en) Synchronization circuit and cascaded synchronization circuit for converting asynchronous signal into synchronous signal
US8680912B2 (en) Level shifting circuitry
TW201817166A (zh) 可選擇延遲緩衝器
US7656204B2 (en) Divider circuit
KR102443352B1 (ko) 디지털 제어되는 지연 라인 회로 및 방법
US8542048B2 (en) Double edge triggered flip flop
JP5609287B2 (ja) 遅延回路
TW201308903A (zh) 延遲元件及數位控制振盪器