TWI589123B - 相位混合電路、及包括相位混合電路的半導體設備和半導體系統 - Google Patents

Description

相位混合電路、及包括相位混合電路的半導體設備和半導體系統

各種實施例關於一種半導體設備，尤其是關於一種混合時脈之相位的相位混合電路、及包括相位混合電路的半導體設備和半導體系統。

一般而言，半導體設備係配置以與時脈同步地操作。為了精確地進行各種複雜操作或精確地在彼此電性耦接的裝置之間進行通訊，半導體設備使用時脈來校正其相位。藉由混合複數個具有不同相位之時脈的相位，可校正時脈的相位。

第1圖係示意性顯示傳統相位混合電路10之配置的圖。在第1圖中，相位混合電路10包括第一驅動器11、第二驅動器12、及輸出單元13。第一驅動器11回應於控制信號CODE<1：n>和反向控制信號CODEB<1：n>而改變第一時脈CLK1的相位，且將輸出提供至輸出節點N1。第二驅動器12回應於控制信號CODE<1：n>和反向控制信號CODEB<1：n>而改變第二時脈CLK2的相位，且將輸出提供至輸出節點N1。輸出單元13產生來自第一驅動器11和第二驅動器12之輸出的輸出信號MIXO。

該第一驅動器11和第二驅動器12各別包括複數個如第2圖所示之開關反向器20。第2圖顯示可包括在該第一驅動器11中的一開關反向器 20。該開關反向器20包括一第一開關電晶體21、一第二開關電晶體22及一反向部23。該第一開關電晶體21係由PMOS電晶體構成且接收反向控制信號CODEB<n>。該第二開關電晶體22係由NMOS電晶體構成且接收控制信號CODE<n>。該反向部23可當打開該第一開關電晶體21和第二開關電晶體22時反向第一時脈CLK1，並輸出一輸出。

該第一驅動器11的開關反向器分別透過第一開關電晶體來接收反向控制信號CODEB<1：n>，且分別透過第二開關電晶體來接收控制信號CODE<1：n>。該開關反向器的反向部可共同地接收第一時脈CLK1且可彼此並聯地電性耦接。同樣地，該第二驅動器12的開關反向器分別透過第一開關電晶體來接收控制信號CODE<1：n>，且分別透過第二開關電晶體來接收反向控制信號CODEB<1：n>。該開關反向器的反向部可共同地接收第二時脈CLK2且可彼此並聯地電性耦接。

在該相位混合電路10中，輸出信號MIXO的工作比在某些情況下不是固定的。缺乏輸出信號MIXO的固定工作比可能是因處理特性所致。例如，當處理特性使得NMOS電晶體在不同於PMOS電晶體的速度下操作時，輸出信號MIXO的工作比可能在相較於當NMOS電晶體和PMOS電晶體具有相同處理特性時增加或減少。

第3圖係顯示傳統相位混合電路之操作的時序圖。第3圖提出的實例中該第一驅動器11和第二驅動器12各別包括四個開關反向器，且第一時脈CLK1和第二時脈CLK2的相位係以3：1的比例來混合。在第3圖中，情況A顯示當NMOS電晶體和PMOS電晶體之處理特性相同時的輸出信號之波形。情況B顯示當NMOS電晶體具有比PMOS電晶體更慢之處理特性時的 輸出信號之波形。情況C顯示當NMOS電晶體具有比PMOS電晶體更快之處理特性時的輸出信號之波形。

在情況B中，當第一時脈CLK1具有高準位且第二時脈CLK2具有低準位時，以3：1的混合比來混合第一時脈CLK1與第二時脈CLK2。然而，由於NMOS電晶體的操作相對較慢，因此實際混合比約為2.4：1，而當第一時脈CLK1具有低準位且第二時脈CLK2具有高準位時的實際混合比約為3.6：1。因此，輸出信號相較於A之情況具有延遲的上升時間和更早的下降時間。於是，發生較低的工作比失真。

在情況C中，當第一時脈CLK1具有高準位且第二時脈CLK2具有低準位時，以3：1的混合比來混合第一時脈CLK1與第二時脈CLK2。然而，由於NMOS電晶體的操作相對較快，因此實際混合比約為3.6：1，而當第一時脈CLK1具有低準位且第二時脈CLK2具有高準位時的實際混合比約為2.4：1。因此，輸出信號相較於A之情況具有更早的上升時間和延遲的下降時間。於是，發生較高的工作比失真。

本文說明一種能補償NMOS電晶體與PMOS電晶體之間處理特性差異且無論處理特性仍輸出具有精確工作比之時脈信號的相位混合電路，及包括此相位混合電路的半導體設備和半導體系統。

在本發明之實施例中，一種相位混合電路包括：一第一混合單元，配置以一預定比例來混合第一與第二時脈的相位，且產生一第一混合信號；一第二混合單元，配置以預定比例來混合該第一時脈之反向信號與該第二時脈之反向信號的相位，且產生一第二混合信號；及一輸出單元， 配置以基於該第一和第二混合信號來產生一輸出信號。

在本發明之實施例中，一種相位混合電路包括：一第一驅動部，配置以回應於控制信號而改變一第一時脈的相位；一第一補償驅動部，配置以回應於控制信號而改變該第一時脈之反向信號的相位；一第二驅動部，配置以回應於控制信號而改變該第二時脈的相位；及一第二補償驅動部，配置以回應於控制信號而改變該第二時脈之反向信號的相位，其中一輸出信號係基於該第一和第二驅動部及該第一和第二補償驅動部的輸出來產生。

在本發明之實施例中，一種半導體設備包括：一輸入時脈產生單元，其配置以接收一輸入時脈，且產生具有一預定相位差的第一和第二時脈；一第一延遲線，配置以回應於延遲控制信號而延遲該第一時脈，及產生第一和第二延遲時脈；一第一相位混合單元，其配置以回應於控制信號而混合該第一與第二延遲時脈的相位及混合該第一與第二延遲時脈之反向信號的相位，且產生一第一混合時脈；一第二延遲線，其配置以回應於延遲控制信號而延遲該第二時脈，及產生第三和第四延遲時脈；一第二相位混合單元，其配置以回應於控制信號而混合該第三與第四延遲時脈的相位及混合該第三與第四延遲時脈之反向信號的相位，且產生一第二混合時脈；及一多相位時脈產生單元，其配置以校正第一和第二混合時脈的工作比，且產生多相位時脈。

在本發明之實施例中，一種半導體系統包括：一主機；一記憶體；及一控制器，其配置以中繼主機與記憶體之間的通訊，其中主機、記憶體及控制器使用一第一時脈來彼此通訊，且主機、記憶體及控制器之 至少一者包括一相位混合電路，且其中該相位混合電路包括：一第一混合單元，配置以一預定比例來混合該第一時脈與離該第一時脈具有一預定相位差之一第二時脈的相位，且產生一第一混合信號；一第二混合單元，其配置以預定比例來混合該第一時脈之反向信號與該第二時脈之反向信號的相位，且產生一第二混合信號；及一輸出單元，其配置以基於該第一和第二混合信號來產生一輸出信號。

1‧‧‧相位混合電路

2‧‧‧相位混合電路

3‧‧‧延遲鎖定迴路

4‧‧‧半導體系統

10‧‧‧相位混合電路

11‧‧‧第一驅動器

12‧‧‧第二驅動器

13‧‧‧輸出單元

20‧‧‧開關反向器

21‧‧‧第一開關電晶體

22‧‧‧第二開關電晶體

23‧‧‧反向部

110‧‧‧第一混合單元

111‧‧‧第一驅動部

112‧‧‧第二驅動部

120‧‧‧第二混合單元

121‧‧‧第三驅動部

122‧‧‧第四驅動部

123‧‧‧反向驅動部

130‧‧‧輸出單元

140‧‧‧反向輸入單元

150‧‧‧延遲單元

211‧‧‧第一驅動部

212‧‧‧第二驅動部

221‧‧‧第一補償驅動部

222‧‧‧第二補償驅動部

223‧‧‧反向驅動部

230‧‧‧輸出單元

240‧‧‧反向輸入單元

250‧‧‧延遲單元

310‧‧‧輸入時脈產生單元

320‧‧‧第一延遲線

330‧‧‧第一相位混合單元

340‧‧‧第二延遲線

350‧‧‧第二相位混合單元

360‧‧‧延遲複製電路

370‧‧‧相位比較單元

380‧‧‧延遲線控制單元

390‧‧‧多相位時脈產生單元

410‧‧‧主機

420‧‧‧記憶體

430‧‧‧控制器

結合附圖來說明特徵、態樣、和實施例，其中：第1圖係示意性顯示傳統相位混合電路之配置的圖；第2圖係顯示傳統開關反向器之配置的圖；第3圖係顯示隨混合時脈之相位而改變之工作比的傳統相位混合電路之操作的時序圖；第4圖係示意性顯示根據本發明之實施例的相位混合電路之配置的圖；第5圖係顯示根據本發明之實施例的相位混合電路之操作的時序圖；第6圖係示意性顯示根據本發明之實施例的相位混合電路之配置的圖；第7圖係顯示根據本發明之實施例的延遲鎖定迴路之配置的方塊圖；及第8圖係顯示根據本發明之實施例的半導體系統之配置的方塊圖。

在下文中，下面將透過示範實施例參考附圖來說明根據所揭 露實施例之相位混合電路、及包括相位混合電路的半導體設備和半導體系統。

在第4圖中，根據本發明之實施例之相位混合電路1包括第一混合單元110、一第二混合單元120、及一輸出單元130。該第一混合單元110接受一第一時脈CLK1和一第二時脈CLK2。該第一混合單元110以一預定比例來混合該第一時脈CLK1和第二時脈CLK2的相位，且該第一混合單元110產生一第一混合信號MIX1。該第一混合單元110可回應於控制信號CODE<1：n>而以預定比例來混合第一時脈CLK1和第二時脈CLK2的相位。

該第二混合單元120接收該第一時脈CLK1的一反向信號CLK1B和該第二時脈CLK2的一反向信號CLK2B。該第二混合單元120以預定比例來混合該第一時脈CLK1和第二時脈CLK2之反向信號CLK1B和CLK2B的相位，且該第二混合單元120產生一第二混合信號MIX2。該第二混合單元120可回應於控制信號CODE<1：n>而以預定比例來混合第一時脈CLK1和第二時脈CLK2之反向信號CLK1B和CLK2B的相位。該輸出單元130可配置以接收該第一混合信號MIX1和該第二混合信號MIX2且基於第一混合信號MIX1和第二混合信號MIX2來產生輸出信號CLKO。可透過控制電路(未顯示)來輸入該控制信號CODE<1：n>且該控制信號CODE<1：n>可包括複數個碼信號。

該第一混合單元110包括第一驅動部111和第二驅動部112。該第一驅動部111可配置以接收該第一時脈CLK1且回應於該控制信號CODE<1：n>而改變該第一時脈CLK1的相位。該第一驅動部111可包含複數個開關反向器。該第一驅動部111可包括對應於該控制信號CODE<1：n>數 量的開關反向器的數量。可回應於該控制信號CODE<1：n>數量而決定構成該第一驅動部111的致能開關反向器數量。在一實施例中，也可藉由透過第一開關電晶體接收控制信號CODE<1：n>的反向信號CODEB<1：n>，且透過第二開關電晶體接收控制信號CODE<1：n>來致能開關反向器。隨著致能開關反向器數量增加，該第一時脈CLK1的相位可較少地被延遲。隨著去能開關反向器數量增加，該第一時脈CLK1的相位可較多地被延遲。因此，該第一驅動部111可控制延遲第一時脈CLK1之相位所使用的數量且回應於該控制信號CODE<1：n>而致能或去能開關反向器。在一實施例中，第一開關電晶體係指包括PMOS電晶體的開關，且第二開關電晶體係指包括NMOS電晶體的開關。

該第二驅動部112可配置以接收該第二時脈CLK2且回應於該控制信號CODE<1：n>而改變該第二時脈CLK2的相位。類似於該第一驅動部111，該第二驅動部112可包含複數個開關反向器。第二驅動部112的開關反向器可透過第一開關電晶體來接收該控制信號CODE<1：n>，且透過第二開關電晶體來接收該控制信號CODE<1：n>的反向信號CODEB<1：n>。因此，該第一驅動部111的致能開關電晶體數量與該第二驅動部112的致能開關電晶體數量可能成反比。例如，當該第一驅動部111和該第二驅動部112包括4個開關反向器時，若回應於該控制信號CODE<1：n>而致能該第一驅動部111之開關反向器中的3個開關反向器，則可致能該第二驅動部112之開關反向器中的1個開關反向器。因此，該第一驅動部111和第二驅動部112可延遲第一時脈CLK1和第二時脈CLK2之相位不同的量，其中該相位延遲可依照該控制信號CODE<1：n>。因此，該第一驅動部111和第二驅動部112 可改變混合該第一時脈CLK1和第二時脈CLK2之相位所使用的比例。該第一驅動部111和第二驅動部112的輸出在一第一輸出節點NA上混合且被提供作為第一混合信號MIX1。

該第二混合單元120包括一第三驅動部121、一第四驅動部122及一反向驅動部123。該第三驅動部121和該第四驅動部122分別具有與該第一驅動部111和該第二驅動部112相同或實質上相似的配置，且係配置以用相同或實質上相似的方式來接收該控制信號CODE<1：n>和該控制信號CODE<1：n>的反向信號CODEB<1：n>。然而，該第三驅動部121接收該第一時脈CLK1的反向信號CLK1B，且該第四驅動部122接收該第二時脈CLK2的反向信號CLK2B。於是，該第三驅動部121可回應於該控制信號CODE<1：n>而改變該第一時脈CLK1之反向信號CLK1B的相位並將輸出提供至一第二輸出節點NB，且該第四驅動部122可回應於該控制信號CODE<1：n>而改變該第二時脈CLK2之反向信號CLK2B的相位並將輸出提供至該第二輸出節點NB。由於該第三驅動部121和第四驅動部122對與第一時脈CLK1和第二時脈CLK2具有180°之相位差的反向信號CLK1B和CLK2B進行相位混合操作，因此可以實質上與第一驅動部111和第二驅動部112之處理特性相反的處理特性來進行用於第一時脈CLK1和第二時脈CLK2的反向信號CLK1B和CLK2B之相位混合操作。該第三驅動部121可補償因該第一驅動部111中的處理特性所引起的工作比失真，且該第四驅動部122可補償因該第二驅動部112中的處理特性所引起的工作比失真。因此，該第三驅動部121和第四驅動部122分別當作用於該第一驅動部111和第二驅動部112的補償驅動部。在下文中，該第三驅動部也可稱為一第一補償驅動部，且該 第四驅動部也可稱為一第二補償驅動部。因此，第三驅動部和第一補償驅動部可指相同的組成元件，且第四驅動部和第二補償驅動部可指相同的組成元件。該反向驅動部123係配置以反向第三驅動部121和第四驅動部122的輸出且產生該第二混合信號MIX2。

該輸出單元130係配置以接收該第一混合信號MIX1和該第二混合信號MIX2，以1：1的比例來混合該第一混合信號MIX1和第二混合信號MIX2的相位、且產生該輸出信號CLKO。

在第4圖中，該相位混合電路1可進一步包括一反向輸入單元140。該反向輸入單元140可配置以接收該第一時脈CLK1和第二時脈CLK2、反向該第一時脈CLK1和第二時脈CLK2，及產生該第一時脈CLK1的反向信號CLK1B和該第二時脈CLK2的反向信號CLK2B。而且，該相位混合電路1可進一步包括一延遲單元150。該延遲單元150可配置以延遲該第一混合信號MIX1。該第二混合單元120另外包括反向該第三驅動部121和第四驅動部122之輸出的反向驅動部123，使得該第二混合信號MIX2可與該第一混合信號MIX1混合。此外，當考慮設置該反向輸入單元140時，混合該反向信號CLK1B和CLK2B之相位以產生該第二混合信號MIX2所沿著的路徑之延遲時間比混合該第一時脈CLK1和第二時脈CLK2之相位以產生該第一混合信號MIX1所沿著的路徑之延遲時間更長。因此，該相位混合電路1可包括該延遲單元150，用以實質上等化產生該第一混合信號MIX1和第二混合信號MIX2所沿著的路徑造成之延遲時間。雖然第4圖繪示該延遲單元150包括反向器，但該延遲單元150可包括最大地及/或精確地符合第一混合信號MIX1和第二混合信號MIX2所沿著的路徑造成之延遲時間的開關反向器之 配置。再者，該反向輸入單元140可由開關反向器配置。

第5圖係顯示第4圖之相位混合電路1之操作的圖。在第5圖中，假設該第一至第四驅動部111、112、121和122各別包括4個開關反向器及具有比PMOS電晶體更慢之處理特性的NMOS電晶體。而且，在第5圖之實例中，以3：1的比例來混合該第一時脈CLK1和第二時脈CLK2。因此，回應於該控制信號CODE<1：n>，可致能該第一驅動部111和第三驅動部121各別之4個開關反向器中的3個開關反向器且可致能該第二驅動部112和第四驅動部122各別之4個開關反向器中的1個開關反向器。

該第一混合單元110產生具有比一般情況A更晚的上升時間和更早的下降時間之第一混合信號MIX1。因此，該第一混合信號MIX1具有比一般情況A更短的工作比失真，其中一般情況的工作比可當作基準。由於該第二混合單元120對該第一時脈CLK1和第二時脈CLK2的反向信號CLK1B和CLK2B進行相位混合操作，因此該第二混合單元120可產生具有與該第一混合信號MIX1相反之工作比失真的第二混合信號MIX2。於是，該第二混合信號MIX2具有比一般情況A更長的工作比失真。該輸出單元130以1：1的比例來混合該第一混合信號MIX1和第二混合信號MIX2，且產生該輸出信號CLKO。因此，該輸出信號CLKO可以是具有與一般情況A相同之工作比的信號。該第一混合單元110和第二混合單元120可偏移因處理特性所發生的工作比失真。

第6圖係示意性顯示根據本發明之實施例的相位混合電路2之配置的圖。在第6圖中，該相位混合電路2可具有與第4圖之相位混合電路1相同或實質上相似的配置。該相位混合電路2可包括一第一驅動部211、一 第二驅動部212、一第一補償驅動部221、一第二補償驅動部222、一反向驅動部223、一輸出單元230、一反向輸入單元240及一延遲單元250。然而，該第一驅動部211和該第二驅動部212可接收控制信號CODE<1：2n>中的奇數碼CODE<1：2n-1>(n是等於或大於2的整數)，且該第一補償驅動部221和該第二補償驅動部222可接收該控制信號CODE<1：2n>中的偶數碼CODE<2：2n>。

假設該第一驅動部221和第二驅動部212及該第一補償驅動部221和第二補償驅動部222各別包括8個開關反向器，由於該第一驅動部211和第二驅動部212接收該奇數碼CODE<1：2n-1>，因此最多只可致能第一驅動部211和第二驅動部212之8個開關反向器中的4個開關反向器。同樣地，由於該第一補償驅動部221和第二補償驅動部222接收該偶數碼CODE<2：2n>，因此最多只可致能第一補償驅動部221和第二補償驅動部222之8個開關反向器中的4個開關反向器。

若該控制信號CODE<1：2n>被輸入為邏輯準位H、H、L、L、L、L、L和L而以1：3的比例來混合該第一時脈CLK1和第二時脈CLK2的相位，則可致能該第一驅動部211的其中1個開關反向器，且可致能該第二驅動部212的其中3個開關反向器。同樣地，可致能該第一補償驅動部221的其中1個開關反向器，且可致能該第二補償驅動部222的其中3個開關反向器。因此，當以1：3的比例混合該第一時脈CLK1和第二時脈CLK2的相位時產生一第一混合信號MIX1，且當以1：3的比例來混合該第一時脈CLK1和第二時脈CLK2之反向信號CLK1B和CLK2B的相位時產生一第二混合信號MIX2。由於該第一混合信號MIX1和第二混合信號MIX2係由該輸出單元230 以1：1的比例來混合，因此最後可產生其中以1：3的比例來混合第一時脈CLK1和第二時脈CLK2之相位的一輸出信號CLKO。

在另一種情況下，若該控制信號CODE<1：2n>被輸入為邏輯準位H、H、H、L、L、L、L和L而以3：5的比例來混合第一時脈CLK1和第二時脈CLK2的相位，則可致能該第一驅動部211的其中2個開關反向器，且可致能該第二驅動部212的其中2個開關反向器。因此，當以1：1的比例來混合該第一時脈CLK1和第二時脈CLK2之相位時產生該第一混合信號MIX1。回應於該控制信號CODE<1：2n>，可致能該第一補償驅動部221中的其中1個開關反向器，且可致能該第二補償驅動部222中的其中3個開關反向器。因此，當以1：3的比例來混合該反向信號CLK1B和CLK2B的相位時可產生該第二混合信號MIX2。由於該第一混合信號MIX1和第二混合信號MIX2係由該輸出單元230以1：1的比例來混合，產生具有該第一時脈CLK1和第二時脈CLK2以1.5：2.5的比例所混合之相位的輸出信號CLKO。由於使用相同的控制信號CODE<1：2n>，該相位混合電路2可使用半數的開關反向器來操作，因此可進一步減少用於混合第一時脈CLK1和第二時脈CLK2之相位的電流消耗。

第7圖係顯示根據本發明之另一實施例的延遲鎖定迴路3之配置的方塊圖。在第7圖中，該延遲鎖定迴路3可包括一輸入時脈產生單元310、一第一延遲線320、一第一相位混合單元330、一第二延遲線340以及一第二相位混合單元350。該輸入時脈產生單元310可配置以接收一輸入時脈ICLK且根據該輸入時脈ICLK來產生第一時脈CLKI和第二時脈CLKQ。該輸入時脈產生單元310可產生可具有一預定相位差的第一時脈CLKI和第二 時脈CLKQ。在本發明之實施例中，該預定相位差可等於或小於90°。隨著半導體設備的操作加速，操作時脈的頻率會顯著地增加。因此，若只對一個時脈進行延遲鎖定操作，則可能以不精確的方式來產生多相位時脈的相位。然而，該延遲鎖定迴路3可藉由透過該輸入時脈產生單元310產生具有預定相位差的第一時脈CLKI和第二時脈CLKQ，且接著對該第一時脈CLKI和第二時脈CLKQ各別進行延遲鎖定操作來精確地產生具有期望相位的多相位時脈。

該第一延遲線320係配置以回應於延遲控制信號CCODE<1：m>而延遲該第一時脈CLKI，且產生第一延遲時脈CLKI1和第二延遲時脈CLKI2。該第一相位混合單元330係配置以接收該第一延遲時脈CLKI1和第二延遲時脈CLKI2及回應於控制信號CODE<1：n>而對該第一延遲時脈CLKI1和第二延遲時脈CLKI2進行相位混合操作。該第一相位混合單元330藉由混合該第一延遲時脈CLKI1和第二延遲時脈CLKI2的相位來產生一第一混合時脈MCLKI。該第一相位混合單元330可藉由混合該第一延遲時脈CLKI1和第二延遲時脈CLKI2的相位及混合該第一延遲時脈CLKI1和第二延遲時脈CLKI2之反向信號的相位來產生該第一混合時脈MCLKI。該第一相位混合單元330在配置和操作方面可與第4和6圖所示之相位混合電路1和2相同或實質上相似。

該第二延遲線340係可配置以回應於該延遲控制信號CCODE<1：m>而延遲該第二時脈CLKQ，且產生第三延遲時脈CLKQ1和第四延遲時脈CLKQ2。該第二相位混合單元350係配置以接收該第三延遲時脈CLKQ1和第四延遲時脈CLKQ2及回應於該控制信號CODE<1：n>而對該第 三延遲時脈CLKQ1和第四延遲時脈CLKQ2進行相位混合操作。該第二相位混合單元350藉由混合該第三延遲時脈CLKQ1和第四延遲時脈CLKQ2的相位來產生一第二混合時脈MCLKQ。該第二相位混合單元350可藉由混合第三延遲時脈CLKQ1和第四延遲時脈CLKQ2的相位及混合第三延遲時脈CLKQ1和第四延遲時脈CLKQ2之反向信號的相位來產生該第二混合時脈MCLKQ。該第二相位混合單元350在配置和操作方面可與第4和6圖所示之相位混合電路1和2相同或實質上相似。

該延遲鎖定迴路3可藉由使用粗略延遲或精細延遲來延遲時脈的相位。該第一延遲線320和第二延遲線340可構成粗略延遲，且該第一相位混合單元330和第二相位混合單元350可構成精細延遲。因為該第一相位混合單元330和第二相位混合單元350不只對各個延遲時脈CLKI1、CLKI2、CLKQ1和CLKQ2，而且對各個延遲時脈CLKI1、CLKI2、CLKQ1和CLKQ2的反向信號進行相位混合操作，因此有可能校正該第一混合時脈MCLKI和第二混合時脈MCLKQ的工作比。因此，該第一相位混合單元330和第二相位混合單元350不只當作精細延遲，而且進行工作校正電路的功能。

該延遲鎖定迴路3可進一步包括一延遲複製電路360、一相位比較單元370、一延遲線控制單元380以及一多相位時脈產生單元390。該延遲複製電路360係配置以一預定延遲量延遲該第一混合時脈MCLKI及輸出一反饋時脈FCLK。可藉由模型化時脈的傳輸路徑來取得該延遲複製電路360的預定延遲量。該相位比較單元370可配置以比較該輸入時脈ICLK與該反饋時脈FCLK的相位且產生一相位比較信號COM。該延遲線控制單元380 可配置以基於該相位比較信號COM來產生該延遲控制信號CCODE<1：m>和該控制信號CODE<1：n>。

該多相位時脈產生單元390係配置以接收該第一混合時脈MCLKI和第二混合時脈MCLKQ，且產生複數個多相位時脈CLKDLL1至CLKDLL4。該多相位時脈產生單元390可基於該第一混合時脈MCLKI和第二混合時脈MCLKQ來產生彼此具有90°之相位差的複數個多相位時脈CLKDLL1至CLKDLL4。該多相位時脈產生單元390可額外包括一工作校正部且可進行工作校正功能來校正該第一混合時脈MCLKI和第二混合時脈MCLKQ之間的工作比。

第8圖係示意地顯示根據本發明之實施例的一半導體系統4之配置的方塊圖。在第8圖中，該半導體系統4包括一主機410、一記憶體420以及一控制器430。該主機410可提供命令、位址、資料等以存取該記憶體420。該記憶體420可基於該命令和位址來儲存或輸出資料。該控制器430延遲該主機410與該記憶體420之間的通訊。

該主機410、記憶體420及控制器430可基於一時脈CLK來操作。因此，為了使該主機410、記憶體420及控制器430彼此間進行精確資料通訊，必須控制該時脈CLK的相位或精確地校正工作比。為此目的，第4和6圖所示之相位混合電路1和2及第7圖所示之延遲鎖定迴路可設置於該主機410、記憶體420及控制器430之至少一者中。再者，根據本發明之實施例的相位混合電路1和2並不限於圖示說明，且可應用於使用時脈或混合信號之相位的所有半導體設備。

儘管上面已說明了某些實施例，但本發明所屬技術領域具有 通常知識者可了解該等實施例僅作為示例性之描述。因此，本文所述之相位混合電路、及包括相位混合電路的半導體設備和半導體系統不應基於所述實施例而受限。反而，本文所述之相位混合電路、及包括相位混合電路的半導體設備和半導體系統應僅依據當結合上面說明及附圖時遵循的申請專利範圍而受限。

1‧‧‧相位混合電路

110‧‧‧第一混合單元

111‧‧‧第一驅動部

112‧‧‧第二驅動部

120‧‧‧第二混合單元

121‧‧‧第三驅動部

122‧‧‧第四驅動部

123‧‧‧反向驅動部

130‧‧‧輸出單元

140‧‧‧反向輸入單元

150‧‧‧延遲單元

Claims (7)

1. 一種相位混合電路，包含：一第一混合單元，其配置以一預定比例來混合第一時脈與第二時脈的相位，且產生一第一混合信號；一第二混合單元，其配置以該預定比例來混合該第一時脈之反向信號與該第二時脈之反向信號的相位，且產生一第二混合信號；一反向驅動部，其配置以接收一第三驅動部和一第四驅動部的輸出，且產生該第二混合信號；一延遲單元，其配置以延遲該第一混合信號，其中該延遲單元的一延遲量係對應至該反向輸入單元及該反向驅動部的一延遲量；及一輸出單元，其配置以基於該延遲單元及該反向驅動部的輸出來產生一輸出信號。
2. 如申請專利範圍第1項之相位混合電路，其中該第一混合單元包含：一第一驅動部，其配置以回應於控制信號而改變該第一時脈的相位；及一第二驅動部，其配置以回應於該控制信號而改變該第二時脈的相位，其中該第一混合信號係從該第一驅動部和該第二驅動部的輸出而產生。
3. 如申請專利範圍第1項之相位混合電路，其中該第二混合單元包含之該第三驅動部，其配置以回應於該控制信號而改變該第一時脈之反向信號的相位；及該第四驅動部，其配置以回應於該控制信號而改變該第 二時脈之反向信號的相位。
4. 如申請專利範圍第1項之相位混合電路，其中：該第一混合單元係配置以產生具有比一基準工作比更短之工作比的該第一混合信號；該第二混合單元係配置以產生具有比該基準工作比更長之工作比的該第二混合信號；該輸出單元係配置以產生具有與該基準工作比相同之工作比的一輸出信號。
5. 一種相位混合電路，包含：一第一驅動部，其配置以回應於控制信號而改變一第一時脈的相位；一第一補償驅動部，其配置以回應於該控制信號而改變該第一時脈之反向信號的相位；一第二驅動部，其配置以回應於該控制信號而改變一第二時脈的相位；一第二補償驅動部，其配置以回應於該控制信號而改變該第二時脈之反向信號的相位；一延遲單元，其配置以延遲第一驅動部及第二驅動部的輸出，且產生一第一混合訊號；及一反向驅動部，其配置以接收該第一補償驅動部和該第二補償驅動部的輸出，且產生一第二混合信號。
6. 如申請專利範圍第5項之相位混合電路，進一步包含：一輸出單元，其配置以接收該第一混合信號及該第二混合信號，且 產生一輸出信號。
7. 如申請專利範圍第5項之相位混合電路，其中該延遲單元的延遲量係對應至一反向輸入單元及該反向驅動部的延遲量。