KR102034150B1 - 지연 회로 및 이를 포함하는 반도체 장치 - Google Patents

지연 회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

지연 회로는 클럭 지연라인, 커맨드 지연라인, 지연라인 제어부 및 공유 쉬프트 레지스터부를 포함한다. 상기 클럭 지연라인은 입력 클럭을 지연하여 지연 클럭을 생성한다. 상기 커맨드 지연라인은 커맨드 신호를 지연하여 지연 커맨드 신호를 생성한다. 상기 지연라인 제어부는 상기 지연 클럭이 모델링된 지연 값으로 지연되어 생성되는 피드백 클럭과 상기 입력 클럭의 위상 비교 결과에 따라 제어신호를 생성한다. 상기 공유 쉬프트 레지스터부는 상기 제어신호에 응답하여 상기 클럭 지연라인 및 상기 커맨드 지연라인의 지연량을 실질적으로 동일하게 설정한다.

Description

지연 회로 및 이를 포함하는 반도체 장치 {DELAY CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 클럭 및 커맨드 신호를 지연하는 지연 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
메모리를 포함하는 반도체 장치는 일반적으로 클럭에 동기하여 동작을 수행한다. 따라서, 동기형 반도체 장치에서 입력 데이터 및 출력 데이터는 외부 클럭과 정확하게 동기될 필요가 있다. 상기 반도체 장치는 상기 외부 클럭을 수신하고, 상기 외부 클럭을 내부 클럭으로 변환하여 사용한다. 그러나, 상기 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 전송되면서, 상기 내부 클럭과 상기 외부 클럭 사이에 위상 차이가 발생하게 된다. 따라서, 상기 위상 차이를 보상하기 위해 반도체 장치는 일반적으로 위상 고정 루프 또는 지연 고정 루프를 포함한다.
또한, 반도체 장치는 상기 외부 클럭에 동기되어 입력되는 커맨드를 내부 클럭에 동기시켜 내부적인 데이터 처리 동작을 수행한다. 따라서, 상기 내부 클럭에 동기된 커맨드를 다시 외부 클럭에 동기시키기 위한 도메인 크로싱 동작을 수행한다.
도 1은 종래 기술에 따른 반도체 장치(10)의 구성을 보여주는 블록도이다. 도 1에서, 상기 반도체 장치(10)는 클럭 지연라인(11), 제 1 쉬프트 레지스터(12), 지연 모델링부(30), 위상 감지부(40), 지연라인 제어부(20)를 포함한다. 상기 클럭 지연라인(11)은 입력 클럭(CLKI)을 수신하고, 설정된 지연 값으로 상기 입력 클럭(CLKI)을 지연하여 지연 클럭(CLKD)을 생성한다. 상기 지연 모델링부(30)는 상기 지연 클럭(CLKD)을 모델링된 지연 값으로 지연하여 피드백 클럭(CLKF)을 생성한다.
상기 위상 감지부(40)는 상기 입력 클럭(CLKI) 및 상기 피드백 클럭(CLKF)의 위상을 비교한다. 상기 지연라인 제어부(20)는 상기 위상 감지부(40)의 위상 비교 결과에 따라 상기 제 1 쉬프트 레지스터(12)를 제어하는 제어신호(CTRL)를 생성한다. 상기 제 1 쉬프트 레지스터(12)는 상기 제어신호(CTRL)를 수신하여 상기 클럭 지연라인(11)의 지연 값을 설정할 수 있다.
또한, 상기 반도체 장치(10)는 커맨드 지연라인(51), 제 2 쉬프트 레지스터(52), 클럭 드라이버(60) 및 출력 인에이블 신호 생성부(70)를 더 포함한다. 상기 제 2 쉬프트 레지스터(52)는 상기 제어신호(CTRL)에 응답하여 상기 커맨드 지연라인(51)의 지연 값을 설정한다. 상기 커맨드 지연라인(51)은 커맨드 신호(CMD)를 설정된 지연 값으로 지연하여 지연 커맨드 신호(CMDD)를 생성한다. 상기 커맨드 지연라인(51)은 상기 클럭 지연라인(11)과 동일한 구성을 가질 수 있다. 상기 클럭 드라이버(60)는 상기 지연 클럭(CLKD)을 수신하여 데이터 클럭(CLKDQS)을 생성하고, 상기 출력 인에이블 신호 생성부(70)는 상기 지연 클럭(CLKD), 상기 지연 커맨드 신호(CMDD) 및 카스 레이턴시 정보(CL)에 따라 상기 출력 인에이블 신호(OUTEN)를 생성한다.
도 1에서 볼 수 있는 바와 같이, 상기 클럭 지연라인(11) 및 커맨드 지연라인(51)은 동일한 구성을 갖고, 동일한 제어신호(CTRL)에 의해 제어된다. 즉, 상기 클럭 지연라인(11)의 지연량을 설정하는 제 1 쉬프트 레지스터(12)와 상기 커맨드 지연라인(51)의 지연량을 설정하는 제 2 쉬프트 레지스터(52)는 상기 지연라인 제어부(20)로부터 출력되는 상기 제어신호(CTRL)를 공통으로 수신한다. 위와 같이, 종래의 반도체 장치는 동일한 지연 값을 갖는 복수의 지연라인들이 각각 쉬프트 레지스터를 개별적으로 구비하는 구조를 갖고 있다.
본 발명은 복수의 지연라인이 쉬프트 레지스터부를 공유할 수 있도록 하는 반도체 장치를 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 따른 지연 회로는 입력 클럭을 지연하여 지연 클럭을 생성하는 클럭 지연라인; 커맨드 신호를 지연하여 지연 커맨드 신호를 생성하는 커맨드 지연라인; 상기 지연 클럭이 모델링된 지연 값으로 지연되어 생성되는 피드백 클럭과 상기 입력 클럭의 위상 비교 결과에 따라 제어신호를 생성하는 지연라인 제어부; 및 상기 제어신호에 응답하여 상기 클럭 지연라인 및 상기 커맨드 지연라인의 지연량을 실질적으로 동일하게 설정하는 공유 쉬프트 레지스터부를 포함한다.
본 발명의 다른 실시예에 따른 지연 회로는 지연 제어신호에 응답하여 입력 클럭을 지연하여 지연 클럭을 생성하는 클럭 지연라인; 상기 지연 제어신호에 응답하여 커맨드 신호를 지연하여 지연 커맨드 신호를 생성하는 커맨드 지연라인; 상기 지연 클럭이 모델링된 지연 값으로 지연되어 생성되는 피드백 클럭과 상기 입력 클럭의 위상 비교 결과에 따라 제어신호를 생성하는 지연라인 제어부; 및 상기 제어신호에 응답하여 상기 지연 제어신호를 생성하고, 상기 지연 제어신호를 상기 클럭 지연라인 및 커맨드 지연라인으로 공통으로 제공하는 공유 쉬프트 레지스터부를 포함한다.
또한, 본 발명의 실시예에 따른 반도체 장치는 입력 클럭을 지연하여 지연 클럭을 생성하는 클럭 지연라인; 커맨드 신호를 지연하여 지연 커맨드 신호를 생성하는 커맨드 지연라인; 상기 지연 클럭이 모델링된 지연 값으로 지연되어 생성되는 피드백 클럭과 상기 입력 클럭의 위상 비교 결과에 따라 제어신호를 생성하는 지연라인 제어부; 상기 제어신호에 응답하여 상기 클럭 지연라인 및 상기 커맨드 지연라인의 지연량을 실질적으로 동일하게 설정하는 공유 쉬프트 레지스터부; 및 상기 지연 클럭, 상기 지연 커맨드 신호 및 카스 레이턴시 정보에 따라 데이터 출력 동작을 위한 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부를 포함한다.
본 발명에 의하면, 복수의 지연라인이 쉬프트 레지스터부를 공유하여 반도체 장치의 면적을 감소시킬 수 있다.
클럭 지연라인과 커맨드 지연라인이 공유 쉬프트 레지스터부에 의해 공통으로 제어되므로, 클럭의 지연량과 커맨드 지연량을 실질적으로 동일하게 설정할 수 있다. 따라서, 클럭 지연라인과 커맨드 지연라인 사이의 미스매치를 감소시키고, 반도체 장치의 동작 신뢰성을 확보할 수 있다.
도 1은 종래기술에 따른 반도체 장치의 구성을 보여주는 블록도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 블록도,
도 3은 도 2에 도시된 클럭 지연라인, 커맨드 지연라인 및 공유 쉬프트 레지스터부의 실시예의 구성을 보여주는 블록도,
도 4는 본 발명의 실시예에 따른 공유 쉬프트 레지스터부의 실시예의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 상기 반도체 장치(1)는 클럭 지연라인(110), 커맨드 지연라인(120), 지연라인 제어부(20) 및 공유 쉬프트 레지스터부(200)를 포함한다. 상기 클럭 지연라인(110)은 입력 클럭(CLKI)을 수신하고, 상기 입력 클럭(CLKI)을 지연하여 지연 클럭(CLKD)을 생성한다. 상기 클럭 지연라인(110)은 상기 공유 쉬프트 레지스터부(200)에서 생성되는 지연 제어신호(SR<0:4>)에 따라 지연량이 설정된다.
상기 커맨드 지연라인(120)은 커맨드 신호(CMD)를 수신하고, 상기 커맨드 신호(CMD)를 지연하여 지연 커맨드 신호(CMDD)를 생성한다. 상기 커맨드 지연라인(120)은 상기 공유 쉬프트 레지스터부(200)에서 생성되는 상기 지연 제어신호(SR<0:4>)에 따라 지연량이 설정된다.
상기 지연라인 제어부(20)는 상기 입력 클럭(CLKI)과 상기 지연 클럭(CLKD)이 모델링된 값으로 지연된 피드백 클럭(CLKF)의 위상을 비교한 결과에 기초하여 제어신호(CTRL)를 생성한다. 즉, 상기 지연라인 제어부(20)는 상기 피드백 클럭(CLKF)이 상기 입력 클럭(CLKI)에 대해 위상이 앞서는지 또는 뒤지는지에 따라 상기 제어신호(CTRL)를 생성할 수 있다. 예를 들어, 상기 피드백 클럭(CLKF)의 위상이 상기 입력 클럭(CLKI)의 위상보다 빠른 경우 상기 클럭 지연라인(110)의 지연량을 감소시키기 위한 상기 제어신호(CTRL)를 생성할 수 있다. 반대로, 상기 피드백 클럭(CLKF)의 위상이 상기 입력 클럭(CLKI)의 위상보다 늦는 경우 상기 클럭 지연라인(110)의 지연량을 증가시키기 위한 상기 제어신호(CTRL)를 생성할 수 있다.
상기 공유 쉬프트 레지스터부(200)는 상기 클럭 지연라인(110) 및 상기 커맨드 지연라인(120)의 지연량을 설정한다. 상기 공유 쉬프트 레지스터부(200)는 상기 제어신호(CTRL)에 응답하여 상기 클럭 지연라인(110) 및 상기 커맨드 지연라인(120)의 지연량을 변경하기 위해 지연 제어신호(SR<0:4>)를 생성한다. 상기 공유 쉬프트 레지스터부(200)는 상기 클럭 지연라인(110) 및 상기 커맨드 지연라인(120)에 의해 공유된다. 즉, 상기 공유 쉬프트 레지스터부(200)는 상기 지연 제어신호(SR<0:4>)를 상기 클럭 지연라인(110) 및 상기 커맨드 지연라인(120)으로 공통 제공한다. 따라서, 상기 공유 쉬프트 레지스터부(200)는 상기 클럭 지연라인(110)의 지연량과 상기 커맨드 지연라인(120)의 지연량을 실질적으로 동일하게 설정할 수 있다. 본 발명의 실시예에 따른 반도체 장치(1)는 상기 공유 쉬프트 레지스터부(200)가 상기 클럭 지연라인(110) 및 커맨드 지연라인(120)과 공통 연결되므로, 하나의 쉬프트 레지스터부로 복수의 지연라인을 제어할 수 있다.
상기 공유 쉬프트 레지스터부(200)는 상기 제어신호(CTRL)가 인에이블되면 상기 지연 제어신호(SR<0:4>)의 레벨을 변화시키고, 상기 제어신호(CTRL)가 디스에이블되면 상기 지연 제어신호(SR<0:4>)의 레벨을 유지시킨다. 상기 공유 쉬프트 레지스터부(200)는 상기 지연 제어신호(SR<0:4>)의 레벨을 유지시키는 래치 동작을 수행하는데, 상기 제어신호(CTRL)가 인에이블되어 상기 지연 제어신호(SR<0:4>)의 레벨을 변화시킬 때에는 상기 래치 동작을 수행하지 않는다. 상기 공유 쉬프트 레지스터부(200)는 상기 제어신호(CTRL)에 따라 상기 지연 제어신호(SR<0:4>)의 레별 변화가 완료되면 디스에이블된 상기 제어신호(CTRL)에 응답하여 상기 래치 동작을 수행한다. 상기 공유 쉬프트 레지스터부(200)는 상기 제어신호(CTRL)의 인에이블 여부에 따라 래치 동작을 선택적으로 수행한다. 따라서, 상기 공유 쉬프트 레지스터부(200)는 상기 클럭 지연라인(110) 및 커맨드 지연라인(120)으로 제공되는 상기 지연 제어신호(SR<0:4>)를 충분히 구동할 수 있다.
도 2에서, 상기 반도체 장치(1)는 위상 감지부(30), 지연 모델링부(40), 클럭 드라이버(60) 및 출력 인에이블 신호 생성부(70)를 더 포함할 수 있다. 상기 위상 감지부(30)는 상기 피드백 클럭(CLKF)과 상기 입력 클럭(CLKI)의 위상을 비교한다. 상기 위상 감지부(30)는 상기 피드백 클럭(CLKF)과 상기 입력 클럭(CLKI)의 위상 비교 결과를 상기 지연라인 제어부(20)로 제공한다.
상기 지연 모델링부(40)는 상기 입력 클럭(CLKI)이 상기 반도체 장치(1)의 내부 회로에서 지연되는 양을 모델링한 지연량을 갖는다. 상기 지연 모델링부(40)는 상기 모델링된 지연량으로 상기 지연 클럭(CLKD)을 지연하여 상기 피드백 클럭(CLKF)을 생성한다.
상기 클럭 드라이버(60)는 상기 지연 클럭(CLKD)을 버퍼링하여 데이터 클럭(CLKDQS)을 생성한다. 상기 데이터 클럭(CLKDQS)은 상기 지연 클럭(CLKD)과 실질적으로 동일한 클럭이다.
상기 출력 인에이블 신호 생성부(70)는 상기 지연 클럭(CLKD), 상기 지연 커맨드 신호(CMDD) 및 카스 레이턴시 정보(CL)를 수신한다. 상기 카스 레이턴시 정보(CL)는 상기 반도체 장치(1)로 리드 커맨드가 인가된 후, 실제로 상기 반도체 장치로부터 외부로 데이터가 출력될 때까지의 시간에 대한 정보를 갖는다. 상기 출력 인에이블 신호 생성부(70)는 상기 지연 클럭(CLKD), 상기 지연 커맨드 신호(CMDD) 및 상기 카스 레이턴시 정보(CL)에 따라 상기 출력 인에이블 신호(OE)를 생성한다. 상기 반도체 장치(1)는 상기 데이터 클럭(CLKDQS) 및 상기 출력 인에이블 신호(OE)에 동기하여 데이터를 출력할 수 있다.
도 3은 도 2의 클럭 지연라인(110), 커맨드 지연라인(120) 및 공유 쉬프트 레지스터부(200)의 실시예의 구성을 보여주는 블록도이다. 상기 클럭 지연라인(110) 및 상기 커맨드 지연라인(120)은 각각 순차적으로 직렬 연결된 복수의 단위 지연 셀(CUD)을 포함한다. 상기 클럭 지연라인(110) 및 상기 커맨드 지연라인(120)의 지연량은 상기 복수의 단위 지연 셀(CUD) 중 인에이블된 단위 지연 셀(CUD)의 개수에 따라 달라진다. 예를 들어, 상기 인에이블된 단위 지연 셀(CUD)의 개수가 많을 수록 상기 클럭 지연라인(110) 및 상기 커맨드 지연라인(120)의 지연량은 증가되고, 상기 인에이블된 단위 지연 셀(CUD)의 개수가 적을 수록 상기 지연량은 감소한다. 상기 인에이블된 단위 지연 셀의 개수가 증가하면, 상기 입력 클럭(CLKI) 및 상기 커맨드 신호(CMD)는 앞선 위치에 배치되는 단위 지연 셀(CUD)부터 순차적으로 지연되므로 더 많이 지연될 수 있다. 반대로, 상기 인에이블된 단위 지연 셀의 개수가 감소하면, 상기 입력 클럭(CLKI) 및 상기 커맨드 신호(CMD)는 뒤쪽에 배치되는 단위 지연 셀(CUD)부터 순차적으로 지연되므로 적게 지연될 수 있다.
상기 공유 쉬프트 레지스터(200)는 상기 지연 제어신호(SR<0:4>)를 생성하여 상기 클럭 지연라인(110) 및 상기 커맨드 지연라인(120)을 구성하는 단위 지연 셀(CUD)들의 인에이블할 수 있다. 예를 들어, 상기 공유 쉬프트 레지스터(200)는 상기 단위 지연 셀(CUD)의 인에이블 개수를 1개씩 증가시키거나 감소시킬 수 있다.
도 3에서, 상기 공유 쉬프트 레지스터(200)는 복수의 쉬프트 레지스터(210, 220, 230)를 포함한다. 상기 복수의 쉬프트 레지스터(120, 220, 230)는 서로 동일한 구조를 가질 수 있다. 상기 복수의 쉬프트 레지스터(120, 220, 230)는 각각 대응하는 상기 클럭 지연라인(110) 및 상기 커맨드 지연라인(120)의 단위 지연 셀(CUD)과 공통 연결된다. 상기 복수의 쉬프트 레지스터(210, 220, 230)는 상기 제어신호(CTRL)에 응답하여 각각 대응되는 단위 지연 셀(CUD)의 인에이블 여부를 결정할 수 있는 상기 지연 제어신호(SR<0:4>)를 생성한다.
상기 쉬프트 레지스터(210, 220, 230)는 상기 제어신호(CTRL)가 인에이블되면 상기 지연 제어신호(SR<0:4>)의 레벨을 변화시킬 수 있고, 상기 제어신호(CTRL)가 디스에이블되면 상기 지연 제어신호(SR<0:4>)의 레벨을 유지시킬 수 있다. 상기 쉬프트 레지스터(210, 220, 230)는 상기 제어신호(CTRL)에 응답하여 선택적으로 상기 지연 제어신호(SR<0:4>)의 래치 동작을 수행한다. 즉, 상기 쉬프트 레지스터(210, 220, 230)는 상기 제어신호(CTRL)가 인에이블되어 상기 지연 제어신호(SR<0:4>)의 레벨을 변화시킬 때, 상기 래치 동작을 수행하지 않도록 구성된다. 상기 쉬프트 레지스터(210, 220, 230)는 상기 제어신호(CTRL)에 따라 선택적으로 래치 동작을 수행하므로, 상기 지연 제어신호(SR<0:4>)를 충분히 구동할 수 있다. 따라서, 상기 쉬프트 레지스터(210, 220, 230)는 각각 대응하는 상기 클럭 지연라인(110) 및 커맨드 지연라인(120)의 단위 지연 셀(CUD)과 공통으로 연결될 수 있다.
도 3에서, 상기 제어신호(CTRL)는 제 1 및 제 2 오드 제어신호(SLO, SRO) 및 제 1 및 제 2 이븐 제어신호(SLE, SRE)를 포함한다. 상기 복수의 쉬프트 레지스터(210, 220, 230)는 상기 제 1 및 제 2 오드 제어신호(SLO, SRO)와 상기 제 1 및 제 2 이븐 제어신호(SLE, SRE)를 교대로 수신한다. 즉, 제 1 쉬프트 레지스터 및 제 3 쉬프트 레지스터(210, 230)는 상기 제 1 및 제 2 오드 제어신호(SLO, SRO)를 수신하고, 상기 제 2 쉬프트 레지스터(220)는 제 1 및 제 2 이븐 제어신호(SLE, SRE)를 수신한다. 상기 복수의 쉬프트 레지스터(210, 220, 230)가 상기 제어신호(CTRL)를 교대로 수신하는 것은 상기 공유 쉬프트 레지스터(200)가 생성하는 상기 지연 제어신호(SR<0:4>)의 논리 값을 순차적으로 변화시키기 위해서이다.
도 4는 본 발명의 실시예에 따른 공유 쉬프트 레지스터부(200)의 실시예의 구성을 보여주는 도면이다. 도 4에서, 상기 제 1 쉬프트 레지스터(210)는 제 1 싱크 드라이버(211) 및 제 1 제어 래치부(212)를 포함한다. 상기 제 1 싱크 드라이버(211)는 상기 제 1 및 제 2 오드 제어신호(SLO, SRO)를 수신하여 상기 지연 제어신호(SR<0>) 및 상기 지연 제어신호의 반전신호(SRB<0>)의 레벨을 변화시킬 수 있다.
상기 제 1 제어 래치부(212)는 상기 제 1 및 제 2 오드 제어신호(SLO, SRO)에 응답하여 드라이버의 기능과 래치의 기능을 선택적으로 수행한다. 상기 제어 래치부(212)는 상기 제 1 및 제 2 오드 제어신호(SLO, SRO)가 인에이블되면 상기 지연 제어신호(SR<0>) 및 상기 지연 제어신호의 반전신호(SRB<0>)의 레벨을 변화시키고, 상기 제 1 및 제 2 오드 제어신호(SLO, SLE)가 디스에이블되면 상기 지연 제어신호(SR<0>) 및 상기 지연 제어신호의 반전신호(SRB<0>)의 레벨을 유지시킨다. 상기 제 1 제어 래치부(212)는 상기 지연 제어신호(SR<0>) 및 상기 지연 제어신호의 반전신호(SRB<0>)의 레벨이 변화될 때, 래치 동작을 수행하지 않으므로, 상기 지연 제어신호(SR<0>) 및 상기 지연 제어신호의 반전신호(SRB<0>)의 레벨이 용이하게 변화될 수 있도록 한다.
상기 제 1 싱크 드라이버(211)는 제 1 싱크부(211-1) 및 제 2 싱크부(211-2)를 포함한다. 상기 제 1 싱크부(211-1)는 제 1 및 제 2 트랜지스터(N1, N2)를 포함한다. 상기 제 1 트랜지스터(N1)는 게이트로 상기 제 1 오드 제어신호(SLO)를 수신하고, 소스 및 드레인 중 하나가 상기 지연 제어신호(SR<0>)와 연결된다. 상기 제 2 트랜지스터(N2)는 게이트로 상기 제 2 쉬프트 레지스터(220)가 생성하는 상기 지연 제어신호의 반전신호(SRB<1>)를 수신하고, 드레인이 상기 제 1 트랜지스터(N1)의 소스 및 드레인 중 다른 하나와 연결되며, 소스가 접지전압(VSS)과 연결된다. 따라서, 상기 제 1 싱크부(211-1)는 상기 제 1 오드 제어신호(SLO)가 인에이블되고, 하이 레벨의 상기 지연 제어신호의 반전신호(SRB<1>)를 수신하는 경우 상기 지연 제어신호(SR<1>)를 로우 레벨로 변화시킬 수 있다.
제 2 싱크부(211-2)는 제 3 및 제 4 트랜지스터(N3, N4)를 포함한다. 상기 제 3 트랜지스터(N3)는 게이트로 상기 제 2 오드 제어신호(SRO)를 수신하고, 소스 및 드레인 중 하나가 상기 지연 제어신호의 반전신호(SRB<0>)와 연결된다. 상기 제 4 트랜지스터(N4)는 게이트로 상기 외부전압(VDD)을 수신하고, 드레인이 상기 제 3 트랜지스터(N3)의 소스 및 드레인 중 다른 하나와 연결되며, 소스가 상기 접지전압(VSS)과 연결된다. 따라서, 상기 제 2 싱크부(211-2)는 상기 제 2 오드 제어신호(SRO)가 인에이블되면 상기 지연 제어신호의 반전신호(SRB<0>)를 로우 레벨로 변화시킬 수 있다.
상기 제 1 제어 래치부(212)는 제 1 제어 낸드 게이트(CND1) 및 제 1 제어 인버터(CIV1)를 포함한다. 상기 제 1 제어 낸드 게이트(CND1)는 상기 제 2 오드 제어신호(SRO)에 응답하여 동작 여부가 결정된다. 상기 제 1 제어 낸드 게이트(CND1)는 상기 제 2 오드 제어신호(SRO)가 인에이블되면 동작을 하지 않고, 상기 제 2 오드 제어신호(SRO)가 디스에이블되면 동작할 수 있다. 상기 제 1 낸드 게이트(CND1)는 리셋 신호(RSTB)와 상기 지연 제어신호의 반전신호(SRB<0>)를 수신하여 상기 지연 제어신호(SR<0>)를 생성할 수 있다. 상기 리셋 신호(RSTB)는 로우 레벨로 인에이블되는 신호이다. 상기 제 1 제어 인버터(CIV1)는 상기 제 1 오드 제어신호(SLO)에 응답하여 동작 여부가 결정된다. 상기 제 1 제어 인버터(CIV1)는 상기 제 1 오드 제어신호(SLO)가 인에이블되면 동작을 하지 않고, 상기 제 1 오드 제어신호(SLO)가 디스에이블되면 동작할 수 있다. 상기 제 1 제어 인버터(CIV1)는 상기 지연 제어신호(SR<0>)를 반전시켜 상기 지연 제어신호의 반전신호(SRB<0>)를 생성할 수 있다.
상기 제 1 제어 래치부(212)는 상기 제 1 및 제 2 오드 제어신호(SLO, SRO) 중 하나만 인에이블된 경우 드라이버 기능을 수행할 수 있다. 상기 제 1 오드 제어신호(SLO)가 인에이블되면, 상기 제 1 제어 인버터(CIV1)는 동작을 하지 않고, 상기 제 1 제어 낸드 게이트(CND1)가 동작한다. 즉, 상기 제 1 오드 제어신호(SLO)가 인에이블되면 상기 지연 제어신호(SR<0>)의 레벨을 변화시킬 수 있으므로, 상기 제 1 제어 낸드 게이트(CND1)는 상기 지연 제어신호(SR<0>)의 레벨을 변화시키는 드라이버의 기능을 수행한다. 마찬가지로, 상기 제 2 오드 제어신호(SRO)가 인에이블되면, 상기 제 1 제어 낸드 게이트(CND1)는 동작을 하지 않고, 상기 제 1 제어 인버터(CIV1)가 동작한다. 즉, 상기 제 2 오드 제어신호(SRO)가 인에이블되면 상기 지연 제어신호의 반전신호(SRB<0>)의 레벨을 변화시킬 수 있으므로, 상기 제 1 제어 인버터(CIV1)는 상기 지연 제어신호의 반전신호(SRB<0>)의 레벨을 변화시키는 드라이버의 기능을 수행한다.
상기 지연 제어신호(SR<0>) 또는 상기 지연 제어신호의 반전신호(SRB<0>)의 레벨 변화가 완료되고, 상기 제 1 또는 제 2 오드 제어신호(SLO, SRO)가 디스에이블되면, 상기 제 1 제어 낸드 게이트(CND1) 및 상기 제 1 제어 인버터(CIV1)는 모두 동작한다. 따라서, 상기 제 1 제어 낸드 게이트(CND1) 및 상기 제 1 제어 인버터(CIV1)는 래치 구조를 형성하고, 상기 지연 제어신호(SR<0>) 및 상기 지연 제어신호의 반전신호(SRB<0>)의 레벨을 유지시킬 수 있다.
도 4에서, 상기 제 2 쉬프트 레지스터는(220) 제 2 싱크 드라이버(221) 및 제 2 제어 래치부(222)를 포함한다. 상기 제 2 싱크 드라이버(221)는 상기 제 1 및 제 2 이븐 제어신호(SLE, SRE)를 수신하여 상기 지연 제어신호(SR<1>) 및 상기 지연 제어신호의 반전신호(SRB<1>)의 레벨을 변화시킬 수 있다.
상기 제 2 제어 래치부(222)는 상기 제 1 및 제 2 이븐 제어신호(SLE, SRE)에 응답하여 드라이버의 기능과 래치의 기능을 선택적으로 수행한다. 상기 제 2 제어 래치부(222)는 상기 제 1 및 제 2 이븐 제어신호(SLE, SRE)가 인에이블되면 상기 지연 제어신호(SR<1>) 및 상기 지연 제어신호의 반전신호(SRB<1>)의 레벨을 변화시키고, 상기 제 1 및 제 2 이븐 제어신호(SLE, SRE)가 디스에이블되면 상기 지연 제어신호(SR<1>) 및 상기 지연 제어신호의 반전신호(SRB<1>)의 레벨을 유지시킨다. 상기 제 2 제어 래치부(222)는 상기 지연 제어신호(SR<1>) 및 상기 지연 제어신호의 반전신호(SRB<1>)의 레벨이 변화될 때, 래치 동작을 수행하지 않으므로, 상기 지연 제어신호(SR<1>) 및 상기 지연 제어신호의 반전신호(SRB<1>)의 레벨이 용이하게 변화될 수 있도록 한다.
상기 제 2 싱크 드라이버(221)는 제 3 싱크부(221-1) 및 제 4 싱크부(221-2)를 포함한다. 상기 제 3 싱크부(221-1)는 제 5 및 제 6 트랜지스터(N5, N6)를 포함한다. 상기 제 5 트랜지스터(N5)는 게이트로 상기 제 1 이븐 제어신호(SLE)를 수신하고, 소스 및 드레인 중 하나가 상기 지연 제어신호(SR<1>)와 연결된다. 상기 제 6 트랜지스터(N6)는 게이트로 다음 단에 위치하는 쉬프트 레지스터가 생성하는 상기 지연 제어신호의 반전신호(SRB<2>, 미도시)를 수신하고, 드레인이 상기 제 5 트랜지스터(N5)의 소스 및 드레인 중 다른 하나와 연결되며, 소스가 접지전압(VSS)과 연결된다. 따라서, 상기 제 3 싱크부(221-1)는 상기 제 1 이븐 제어신호(SLE)가 인에이블되고, 하이 레벨의 상기 지연 제어신호의 반전신호(SRB<2>)를 수신하는 경우 상기 지연 제어신호(SR<1>)를 로우 레벨로 변화시킬 수 있다.
제 4 싱크부(221-2)는 제 7 및 제 8 트랜지스터(N7, N8)를 포함한다. 상기 제 7 트랜지스터(N7)는 게이트로 상기 제 2 이븐 제어신호(SRE)를 수신하고, 소스 및 드레인 중 하나가 상기 지연 제어신호의 반전신호(SRB<1>)와 연결된다. 상기 제 8 트랜지스터(N8)는 게이트로 제 1 쉬프트 레지스터(210)에서 생성된 지연 제어신호(SR<0>)를 수신하고, 드레인이 상기 제 7 트랜지스터(N7)의 소스 및 드레인 중 다른 하나와 연결되며, 소스가 상기 접지전압(VSS)과 연결된다. 따라서, 상기 제 4 싱크부(221-2)는 상기 제 2 이븐 제어신호(SRE)가 인에이블되고, 하이 레벨의 상기 지연 제어신호(SR<0>)를 수신하면 상기 지연 제어신호의 반전신호(SRB<1>)를 로우 레벨로 변화시킬 수 있다.
상기 제 2 제어 래치부(222)는 제 2 제어 낸드 게이트(CND2) 및 제 2 제어 인버터(CIV2)를 포함한다. 상기 제 2 제어 낸드 게이트(CND2)는 상기 제 2 이븐 제어신호(SRE)에 응답하여 동작 여부가 결정된다. 상기 제 2 제어 낸드 게이트(CND2)는 상기 제 2 이븐 제어신호(SRE)가 인에이블되면 동작을 하지 않고, 상기 제 2 이븐 제어신호(SRE)가 디스에이블되면 동작할 수 있다. 상기 제 2 제어 낸드 게이트(CND2)는 상기 리셋 신호(RSTB)와 상기 지연 제어신호의 반전신호(SRB<1>)를 수신하여 상기 지연 제어신호(SR<1>)를 생성할 수 있다. 상기 제 2 제어 인버터(CIV2)는 상기 제 1 이븐 제어신호(SLE)에 응답하여 동작 여부가 결정된다. 상기 제 2 제어 인버터(CIV2)는 상기 제 1 이븐 제어신호(SLE)가 인에이블되면 동작을 하지 않고, 상기 제 1 이븐 제어신호(SLE)가 디스에이블되면 동작할 수 있다. 상기 제 2 제어 인버터(CIV2)는 상기 지연 제어신호(SR<1>)를 반전시켜 상기 지연 제어신호의 반전신호(SRB<1>)를 생성할 수 있다.
상기 제 2 제어 래치부(222)는 상기 제 1 및 제 2 이븐 제어신호(SLE, SRE) 중 하나만 인에이블된 경우 드라이버 기능을 수행할 수 있다. 상기 제 1 이븐 제어신호(SLE)가 인에이블되면, 상기 제 2 제어 인버터(CIV2)는 동작을 하지 않고, 상기 제 2 제어 낸드 게이트(CND2)가 동작한다. 상기 제 1 이븐 제어신호(SLE)가 인에이블되면 상기 지연 제어신호(SR<1>)의 레벨을 변화시킬 수 있으므로, 상기 제 2 제어 낸드 게이트(CND2)는 상기 지연 제어신호(SR<1>)의 레벨을 변화시키는 드라이버의 기능을 수행한다. 마찬가지로, 상기 제 2 이븐 제어신호(SRE)가 인에이블되면, 상기 제 2 제어 낸드 게이트(CND2)는 동작을 하지 않고, 상기 제 2 제어 인버터(CIV2)가 동작한다. 상기 제 2 이븐 제어신호(SRE)가 인에이블되면 상기 지연 제어신호의 반전신호(SRB<1>)의 레벨을 변화시킬 수 있으므로, 상기 제 2 제어 인버터(CIV2)는 상기 지연 제어신호의 반전신호(SRB<1>)의 레벨을 변화시키는 드라이버의 기능을 수행한다.
상기 지연 제어신호(SR<1>) 또는 상기 지연 제어신호의 반전신호(SRB<1>)의 레벨 변화가 완료되고, 상기 제 1 또는 제 2 이븐 제어신호(SLE, SRE)가 디스에이블되면, 상기 제 2 제어 낸드 게이트(CND2) 및 상기 제 2 제어 인버터(CIV2)는 모두 동작한다. 따라서, 상기 제 2 제어 낸드 게이트(CND2) 및 상기 제 2 제어 인버터(CIV2)는 래치 구조를 형성하고, 상기 지연 제어신호(SR<1>) 및 상기 지연 제어신호의 반전신호(SRB<1>)의 레벨을 유지시킬 수 있다.
상기 제 3 쉬프트 레지스터(230)는 제 3 전류 싱크부(231) 및 제 3 제어 래치부(232)를 포함하고, 상기 제 3 전류 싱크부(231)는 제 5 싱크부(231-1) 및 제 6 싱크부(231-2)를 포함하며, 상기 제 3 제어 래치부(232)는 제 3 제어 낸드 게이트(CND3) 및 제 3 제어 인버터(CIV3)를 포함한다. 상기 제 3 쉬프트 레지스터(230)는 상기 제 1 쉬프트 레지스터(210)와 동일한 구조를 갖고, 제 5 싱크부(231-1)를 구성하는 제 10 트랜지스터(N10)가 다음 단의 쉬프트 레지스터의 지연 제어신호의 반전신호를 수신하는 대신, 상기 외부전압(VDD)을 수신하도록 구성된다. 또한, 상기 제 6 싱크부(231-2)를 구성하는 제 12 트랜지스터(N12)는 게이트로 상기 외부전압(VDD)을 수신하는 대신, 이전 단의 쉬프트 레지스터의 지연 제어신호(SR<3>)를 수신한다. 도시되지 않은 3번째 쉬프트 레지스터는 상기 제 1 및 제 2 오드 제어신호(SLO, SRO)를 수신하여 지연 제어신호(SR<2>) 및 지연 제어신호의 반전신호(SRB<2>)를 생성하고, 4번째 쉬프트 레지스터는 상기 제 1 및 제 2 이븐 제어신호(SLE, SRE)를 수신하여 지연 제어신호(SR<3>) 및 지연 제어신호의 반전신호(SRB<3>)를 생성할 것이다.
이하에서는, 본 발명의 실시예에 따른 공유 쉬프트 레지스터부(200)의 동작을 설명한다. 예를 들어, 상기 공유 쉬프트 레지스터(200)가 5개의 쉬프트 레지스터를 포함하는 경우를 가정한다. 즉, 1번째 레지스터는 제 1 쉬프트 레지스터(210)이고, 2번째 쉬프트 레지스터는 제 2 쉬프트 레지스터(220)이며, 5번째 쉬프트 레지스터는 제 3 쉬프트 레지스터(230)이다. 그러나, 쉬프트 레지스터의 개수는 실시예에 따라 증가 또는 감소될 수 있을 것이다. 먼저, 상기 리셋 신호(RSTB)가 로우 레벨로 인에이블되면, 상기 지연 제어신호(SR<0:4>)들은 1, 그리고 상기 지연 제어신호들의 반전신호(SRB<0:4>)는 0의 레벨을 갖는다. 그러면, 상기 공유 쉬프트 레지스터(200)가 생성하는 상기 지연 제어신호들(SR<0:4>)은 11111로 설정된다. 이 때, 제 1 오드 제어신호(SLO)가 인에이블되면, 5번째 쉬프트 레지스터의 싱크 드라이버 및 제어 낸드 게이트는 지연 제어신호(SR<4>)를 0으로 구동한다. 1번째 쉬프트 레지스터 및 3번째 쉬프트 레지스터부의 싱크 드라이버는 0을 갖는 2번째 쉬프트 레지스터 및 4번째 쉬프트 레지스터의 지연 제어신호의 반전신호(SRB<1>, SRB<3>)를 수신하므로, 지연 제어신호(SR<0>, SR<2>)를 0으로 구동하지 못한다. 상기 제 1 오드 제어신호(SLO)가 디스에이블되면, 상기 지연 제어신호(SR<4>)는 제어 래치부에 의해 0으로 유지되고 상기 지연 제어신호의 반전신호(SRB<4>)는 1로 유지된다. 따라서, 상기 지연 제어신호들(SR<0:4>)은 11110으로 설정될 수 있다.
다음으로, 제 1 이븐 제어신호(SLE)가 인에이블되면, 4번째 쉬프트 레지스터의 싱크 드라이버 및 제어 낸드 게이트는 지연 제어신호(SR<3>)를 0으로 구동한다. 상기 제 1 이븐 제어신호(SLE)가 디스에이블되면 상기 지연 제어신호(SR<3>)는 제어 래치부에 의해 0으로 유지되고, 상기 지연 제어신호의 반전신호(SRB<3>)는 1로 유지된다. 따라서, 상기 지연 제어신호들(SR<0:4>)은 11100으로 설정될 수 있다.
이후에, 제 2 이븐 제어신호(SRE)가 인에이블되면, 4번째 쉬프트 레지스터의 싱크 드라이버 및 제어 인버터는 지연 제어신호의 반전신호(SRB<4>)를 0으로 구동한다. 상기 2번째 쉬프트 레지스터의 싱크 드라이버는 1번째 쉬프트 레지스터의 지연 제어신호(SR<0>)의 레벨, 즉, 1을 수신하므로 상기 지연 제어신호의 반전신호(SRB<1>)를 0으로 구동한다. 상기 제 2 이븐 제어신호(SRE)가 디스에이블되면, 상기 지연 제어신호들(SR<0:4>)은 11110으로 설정될 수 있다. 위와 같이, 본 발명의 실시예에 따른 공유 쉬프트 레지스터부(200)는 상기 지연 제어신호들(SR<0:4>)의 논리값을 순차적으로 증가시키거나 감소시킬 수 있다.
본 발명의 실시예에 따른 공유 쉬프트 레지스터부는 지연 제어신호들의 레벨을 변화시킬 때는 래치 동작을 수행하지 않고 드라이버의 기능을 수행하고, 상기 지연 제어신호들의 레벨 변화가 완료되었을 때 래치 동작을 수행한다. 따라서, 상기 공유 쉬프트 레지스터부는 복수의 지연라인과 공통으로 연결되더라도 상기 지연 제어신호의 레벨 변화를 위한 충분한 구동력을 제공할 수 있다.
본 발명의 상세한 설명에서, 복수의 단위 지연 셀이 직렬로 연결된 지연라인의 구조를 예시하였으나, 다양한 지연라인의 구조에 맞추어 쉬프트 레지스터부의 구성, 제어방식이 수정 및 변경될 수 있을 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1/10: 반도체 장치 11/110: 클럭 지연라인
12: 제 1 쉬프트 레지스터 20: 지연라인 제어부
30: 지연 모델링부 40: 위상 감지부
51/220: 커맨드 지연라인 52: 제 2 쉬프트 레지스터
60: 클럭 드라이버 70: 출력 인에이블 신호 생성부
200: 공유 쉬프트 레지스터부 210: 제 1 쉬프트 레지스터
220: 제 2 쉬프트 레지스터 230: 제 3 쉬프트 레지스터

Claims (18)

  1. 입력 클럭을 지연하여 지연 클럭을 생성하는 클럭 지연라인;
    커맨드 신호를 지연하여 지연 커맨드 신호를 생성하는 커맨드 지연라인;
    상기 지연 클럭이 모델링된 지연 값으로 지연되어 생성되는 피드백 클럭과 상기 입력 클럭의 위상 비교 결과에 따라 제어신호를 생성하는 지연라인 제어부;
    상기 제어신호에 응답하여 상기 클럭 지연라인 및 상기 커맨드 지연라인의 지연량을 동일하게 설정하는 공유 쉬프트 레지스터부;
    상기 지연 클럭을 버퍼링하여 데이터 클럭을 생성하는 클럭 드라이버; 및
    상기 지연 커맨드 신호, 상기 지연 클럭 및 카스 레이턴시 정보에 기초하여 데이터 출력 동작을 위한 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부를 포함하고,
    상기 출력 인에이블 신호 및 상기 지연 클럭에 동기하여 데이터를 출력하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 클럭 지연라인 및 상기 커맨드 지연라인은 복수의 단위 지연 셀을 포함하고, 상기 복수의 단위 지연 셀 중 인에이블된 단위 지연 셀의 개수에 따라 상기 입력 클럭 및 커맨드 신호의 지연량이 설정되는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 공유 쉬프트 레지스터부는 상기 제어신호에 응답하여 상기 복수의 단위 지연 셀의 인에이블 여부를 제어하는 지연 제어신호를 생성하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 공유 쉬프트 레지스터부는 상기 제어신호에 응답하여 상기 인에이블된 단위 지연 셀의 개수를 1개씩 증가시키거나 감소시킬 수 있는 반도체 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 지연 제어신호에 응답하여 입력 클럭을 지연하여 지연 클럭을 생성하는 클럭 지연라인;
    상기 지연 제어신호에 응답하여 커맨드 신호를 지연하여 지연 커맨드 신호를 생성하는 커맨드 지연라인;
    상기 지연 클럭이 모델링된 지연 값으로 지연되어 생성되는 피드백 클럭과 상기 입력 클럭의 위상 비교 결과에 따라 제어신호를 생성하는 지연라인 제어부;
    상기 제어신호에 응답하여 상기 지연 제어신호를 생성하고, 상기 지연 제어신호를 상기 클럭 지연라인 및 커맨드 지연라인으로 공통으로 제공하는 공유 쉬프트 레지스터부;
    상기 지연 클럭을 버퍼링하여 데이터 클럭을 생성하는 클럭 드라이버; 및
    상기 지연 커맨드 신호, 상기 지연 클럭 및 카스 레이턴시 정보에 기초하여 데이터 출력 동작을 위한 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부를 포함하고,
    상기 출력 인에이블 신호 및 상기 지연 클럭에 동기하여 데이터를 출력하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 클럭 지연 라인 및 상기 커맨드 지연 라인은 복수의 단위 지연 셀을 포함하고, 상기 지연 제어신호는 상기 복수의 단위 지연 셀 중 인에이블되는 단위 지연 셀의 개수를 조절하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 공유 쉬프트 레지스터부는 상기 제어신호에 응답하여 상기 인에이블된 단위 지연 셀의 개수를 1개씩 증가시키거나 감소시킬 수 있는 반도체 장치.
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