KR101018690B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 데이터 유효 윈도우(Data valid window)를 확보할 수 있는 반도체 장치에 관한 것으로서, 외부 클럭을 지연 및 고정하여 내부 클럭을 생성하고, 상기 내부 클럭을 구동하여 지연 고정 클럭을 출력하되, 상기 내부 클럭의 주기에 동기되어 상기 내부 클럭에 대한 구동 세기가 조절되는 지연 고정 클럭 생성부; 및 상기 지연 고정 클럭에 동기되어 데이터를 구동 및 출력하는 데이터 출력 드라이버;를 포함함으로써, 데이터 출력 구간에서 상기 지연 고정 클럭의 슬롭을 개선하여 데이터 유효 윈도우를 확보할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 데이터 유효 윈도우(Data valid window)를 확보할 수 있는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 외부에서 공급되는 전원을 이용하여 안정된 내부 전원을 생성하고, 상기 내부 전원을 이용하여 안정된 동작을 수행하도록 설계됨이 바람직하다.
하지만, 실제 설계된 반도체 장치의 내부 동작을 살펴보면, 리드 동작시 일시적인 전류 소모에 의한 외부 전원 및 내부 전원의 전압 강하가 발생하기 쉬우며, 상기 전압 강하에 의해 데이터 리드 동작에서 불량이 발생할 수 있다.
즉, 리드 커맨드가 반도체 장치로 입력되면 리드 경로에 위치하는 회로들, 예컨대, 센스 앰프, 프리 드라이버, 및 데이터 출력 드라이버 등이 순차적으로 동작하며, 상기 회로들의 동작에 따라 일시적인 전류 소모가 발생할 수 있다.
특히, 리드 동작시 전류 소모에 의한 전압 변동이 가장 큰 구간은 초기 데이터 출력 구간이며, 초기 데이터 출력 구간에서 일시적인 전류 소모가 발생하면 초기 데이터 유효 윈도우(data valid window, tDV)가 작아질 수 있다. 이 경우, 초 기 리드 동작시 데이터가 정상적으로 리드되기 어려울 수 있는 문제점이 있다.
본 발명은 메모리 동작시 충분한 데이터 유효 윈도우를 확보할 수 있는 지연 고정 루프를 제공한다.
본 발명의 일면에 따른 반도체 장치는, 외부 클럭을 지연 및 고정하여 내부 클럭을 생성하고, 상기 내부 클럭을 구동하여 지연 고정 클럭을 출력하되, 상기 내부 클럭의 주기에 동기되어 상기 내부 클럭에 대한 구동 세기가 조절되는 지연 고정 클럭 생성부; 및 상기 지연 고정 클럭에 동기되어 데이터를 구동 및 출력하는 데이터 출력 드라이버;를 포함함을 특징으로 한다.
상기 지연 고정 클럭 생성부는 데이터 출력 구간에 대응되는 상기 내부 클럭의 주기에 동기되어 상기 내부 클럭에 대한 구동 세기를 조절함이 바람직하다.
상기 지연 고정 클럭 생성부는, 상기 외부 클럭을 지연 및 고정하여 상기 내부 클럭을 생성하는 지연 고정 루프; 상기 내부 클럭을 입력받아 구동 세기 조절 신호를 출력하는 구동 제어부; 및 상기 내부 클럭을 구동하여 상기 지연 고정 클럭을 출력하며, 상기 구동 세기 조절 신호에 의해 구동 세기가 조절되는 지연 고정 루프 드라이버;를 포함함이 바람직하다.
상기 구동 제어부는 외부로부터 커맨드 신호가 입력될 때 상기 내부 클럭의 주기에 동기되는 인에이블 구간을 갖는 구동 세기 조절 신호를 생성하고, 상기 지연 고정 루프 드라이버는 상기 구동 세기 조절 신호의 인에이블 구간 동안 상기 구 동 세기가 조절됨이 바람직하다.
상기 지연 고정 루프 드라이버는 상기 내부 클럭을 구동하고 출력단이 공유되는 둘 이상의 드라이버를 포함하며, 상기 드라이버들 중 최소한 하나의 구동은 상기 구동 세기 조절 신호에 의해 제어됨이 바람직하다.
상기 드라이버들은 상기 내부 클럭에 응답하여 풀 업 구동 또는 풀 다운 구동하며, 서로 간의 풀 업 구동 또는 풀 다운 구동 동작이 일치함이 바람직하다.
상기 커맨드 신호는 리드 커맨드 신호에 대응됨이 바람직하다.
본 발명의 다른 일면에 따른 반도체 장치는, 외부 클럭을 지연 및 고정하여 내부 클럭을 생성하는 지연 고정 루프; 커맨드 신호와 상기 내부 클럭을 입력받아 구동 세기 조절 신호를 출력하는 구동 제어부; 및 상기 내부 클럭을 구동하여 데이터 출력 시점을 제어하는 지연 고정 클럭을 출력하며, 상기 구동 세기 조절 신호에 의해 구동 세기가 조절되는 지연 고정 루프 드라이버;를 포함함을 특징으로 한다.
상기 구동 제어부는 상기 커맨드 신호의 인에이블 시점에 동기되어 인에이블되고, 상기 내부 클럭의 주기에 동기되는 인에이블 구간을 갖는 상기 구동 세기 조절 신호를 출력함이 바람직하다.
상기 구동 세기 조절 신호는 상기 커맨드 신호의 인에이블에 따른 데이터 출력 구간에 대응됨이 바람직하다.
상기 구동 제어부는, 상기 내부 클럭의 에지에 동기되어 상기 커맨드 신호를 순차적으로 래치하는 래치부; 및 상기 래치부에서 최종 래치된 신호와 상기 커맨드 신호를 조합하여 상기 구동 세기 조절 신호를 출력하는 조합부;를 포함함이 바람직 하다.
상기 래치부는 상기 내부 클럭의 소정 에지에 동기되는 초기 데이터 출력 종료 시점에서 상기 최종 래치된 신호를 출력함이 바람직하다.
상기 조합부는 상기 커맨드 신호가 인에이블되는 시점부터 상기 최종 래치된 신호가 발생하는 시점까지 인에이블 구간을 갖는 상기 구동 세기 조절 신호를 출력함이 바람직하다.
상기 구동 제어부는, 상기 내부 클럭의 에지에 동기되어 상기 커맨드 신호를 순차적으로 지연시키는 지연부; 및 상기 지연부에서 최종 지연된 신호와 상기 커맨드 신호를 조합하여 상기 구동 세기 조절 신호를 출력하는 조합부;를 포함함이 바람직하다.
상기 지연부는 상기 내부 클럭의 소정 에지에 동기되는 초기 데이터 출력 종료 시점에서 상기 최종 지연된 신호를 출력함이 바람직하다.
상기 조합부는 상기 커맨드 신호가 인에이블되는 시점부터 상기 최종 지연된 신호가 발생하는 시점까지 인에이블 구간을 갖는 상기 구동 세기 조절 신호를 출력함이 바람직하다.
상기 구동 제어부는, 상기 내부 클럭의 에지에 동기되어 상기 커맨드 신호를 카운트하는 카운터; 및 상기 카운터의 최종 카운트 결과와 상기 커맨드 신호를 조합하여 상기 구동 조절 신호를 출력하는 조합부;를 포함함이 바람직하다.
상기 카운터는 상기 내부 클럭의 소정 에지에 동기되는 초기 데이터 출력 종료 시점에서 상기 최종 카운트 결과를 출력함이 바람직하다.
상기 조합부는 상기 커맨드 신호가 인에이블되는 시점부터 상기 최종 카운트 결과가 발생하는 시점까지 인에이블 구간을 갖는 상기 구동 세기 조절 신호를 출력함이 바람직하다.
상기 지연 고정 루프 드라이버는, 상기 내부 클럭을 구동하는 메인 드라이버; 및 상기 구동 세기 조절 신호에 응답하여 상기 내부 클럭을 구동하는 서브 드라이버;를 포함하며, 상기 메인 드라이버와 상기 서브 드라이버는 출력단을 공유함이 바람직하다.
상기 메인 드라이버와 상기 서브 드라이버는 풀 업 구동 또는 풀 다운 구동 동작이 서로 일치함이 바람직하다.
상기 지연 고정 루프 드라이버는 상기 내부 클럭의 위상을 분리하여 상기 내부 클럭과 동위상의 라이징 내부 클럭 및 상기 내부 클럭과 반대 위상의 폴링 내부 클럭을 출력하는 위상 분리기를 더 포함하며, 상기 라이징 내부 클럭과 상기 폴링 내부 클럭이 상기 메인 드라이버와 상기 서브 드라이버에 공통으로 입력됨이 바람직하다.
상기 커맨드 신호는 리드 커맨드 신호에 대응됨이 바람직하다.
본 발명의 또 다른 일면에 따른 반도체 장치는, 커맨드 신호와 내부 클럭에 응답하여 구동 세기 조절 신호를 출력하는 구동 제어부; 서브 구동 전위를 공급하는 서브 구동 전위 공급부; 메인 구동 전위로써 상기 내부 클럭을 구동하여 지연 고정 클럭을 출력하는 메인 드라이버; 상기 메인 드라이버와 출력단을 공유하며, 상기 구동 세기 조절 신호에 응답하여 상기 서브 구동 전위 공급부에서 공급되는 상기 서브 구동 전위로써 상기 내부 클럭을 추가 구동하는 서브 드라이버; 및 상기 지연 고정 클럭에 동기되어 데이터를 구동 및 출력하는 데이터 출력 드라이버;를 포함함을 특징으로 한다.
상기 구동 제어부는 상기 커맨드 신호의 인에이블 시점에 동기되어 인에이블되고, 상기 내부 클럭의 주기에 동기되는 인에이블 구간을 갖는 상기 구동 세기 조절 신호를 출력함이 바람직하다.
상기 구동 세기 조절 신호는 상기 커맨드 신호의 인에이블에 따른 데이터 출력 구간에 대응되는 인에이블 구간을 가짐이 바람직하다.
상기 서브 구동 전위 공급부는 상기 구동 세기 조절 신호의 인에이블 구간 내에 인에이블되는 제어 신호들에 응답하여 상기 서브 구동 전위로서 서로 다른 레벨의 전압들을 순차적으로 공급함이 바람직하다.
상기 서브 구동 전위로서 공급되는 전압들은 전원 전압 이상의 레벨을 갖는 전압들과, 접지 전압 이하의 레벨을 갖는 전압들을 포함하여 구성됨이 바람직하다.
상기 서브 구동 전위 공급부는 퓨즈들의 상태에 따라 상기 서브 구동 전위로서 서로 다른 레벨의 전압들을 선택적으로 공급함이 바람직하다.
상기 서브 구동 전위 공급부는, 상기 구동 세기 조절 신호의 인에이블 구간 내에 인에이블되는 업 신호들에 각각 응답하여 상기 서브 구동 전위로서 복수의 풀 업 구동 전압들을 선택적으로 공급하는 풀 업 트랜지스터들; 및 상기 구동 세기 조절 신호의 인에이블 구간 내에 인에이블되는 다운 신호들에 각각 응답하여 상기 서브 구동 전위로서 복수의 풀 다운 구동 전압들을 선택적으로 공급하는 풀 다운 트 랜지스터들;을 포함함이 바람직하다.
상기 복수의 풀 업 구동 전압들은 서로 동일한 레벨이고, 상기 풀 업 트랜지스터들은 서로 다른 사이즈로 구성되며, 상기 복수의 풀 다운 구동 전압들은 서로 동일한 레벨이고, 상기 풀 다운 트랜지스터들은 서로 다른 사이즈로 구성됨이 바람직하다.
상기 커맨드 신호는 리드 커맨드 신호에 대응됨이 바람직하다.
본 발명에 의하면, 소정 데이터 출력 구간에서 데이터 출력 시점을 결정하는 신호의 슬롭을 개선시켜 데이터 밸리드 윈도우를 확보함으로써, 안정적으로 데이터를 출력할 수 있는 효과가 있다.
본 발명은 데이터 출력 구간에서 지연 고정 루프 드라이버의 구동력을 증가시켜 지연 고정 루프 드라이버의 출력 슬롭(slop)을 개선함으로써, 데이터 처리 동작의 안정성을 확보할 수 있는 반도체 장치를 개시한다.
구체적으로, 도 1을 참조하면, 본 발명에 따른 반도체 장치는 클럭 버퍼(10), 지연 고정 루프(20), 구동 제어부(30), 지연 고정 루프 드라이버(40), 및 데이터 출력 드라이버(90)를 포함한다.
클럭 버퍼(10)는 외부 클럭 CLK_EX를 버퍼링하여 입력 클럭 CLK_IN을 생성한다.
지연 고정 루프(20)는 입력 클럭 CLK_IN을 지연 및 고정시켜 내부 클럭 ICLK 을 출력한다.
여기서, 지연 고정 루프(20)는 일 예로, 위상 검출기(21), 저역 통과 필터(22), 가변 지연 회로(23), 및 보상 지연 회로(24)를 포함하여 구성될 수 있다.
위상 검출기(21)는 입력 클럭 CLK_IN과 피드백 클럭 CLK_FB의 위상을 비교하여 입력 클럭 CLK_IN과 피드백 클럭 CLK_FB 간의 위상 에러를 검출한다.
저역 통과 필터(22)는 위상 검출기(21)를 통해 검출된 위상 에러 정보에 따라 가변 지연 회로(23)의 지연 시간을 제어하기 위한 제어 신호를 발생한다.
가변 지연 회로(23)는 상기 제어 신호에 따라 가변된 지연 시간으로 입력 클럭 CLK_IN을 지연시켜 내부 클럭 ICLK를 발생한다.
보상 지연 회로(24)는 내부 클럭 ICLK를 데이터 출력 지연 시간만큼 지연시켜 피드백 클럭 CLK_FB를 출력한다. 여기서, 상기 데이터 출력 지연 시간은 메모리 셀 어레이로부터 출력된 데이터가 후술할 데이터 출력 드라이버(50)를 통해 메모리 칩 외부로 출력될 때까지 걸리는 시간에 대응될 수 있다.
구동 제어부(30)는 커맨드 신호 CMD와 내부 클럭 ICLK를 입력받아 데이터 출력 시점을 포함하는 인에이블 구간을 갖는 구동 세기 조절 신호 DS_CTRL을 출력한다. 여기서, 커맨드 신호 CMD는 데이터 출력과 관련한 커맨드 신호에 대응될 수 있으며, 특히, 리드 커맨드 신호에 대응됨이 바람직하다.
구동 제어부(30)는 일 예로, 도 2와 같이 구성될 수 있다.
도 2를 참조하면, 구동 제어부(30)는 내부 클럭 ICLK에 동기되어 커맨드 신호 CMD를 래치하는 래치부(31)와, 래치부(31)의 출력과 커맨드 신호 CMD를 조합하 여 구동 세기 조절 신호 DS_CTRL을 출력하는 조합부(32)를 포함하여 구성될 수 있다.
래치부(31)는 내부 클럭 ICLK의 위상을 반전하는 인버터(IV1), 내부 클럭 ICLK의 상태에 따라 커맨드 신호 CMD의 전달 여부를 결정하는 패스 게이트(PG1), 패스 게이트(PG1)에서 전달된 신호를 래치하는 래치(LAT1), 내부 클럭 ICLK의 상태에 따라 래치(LAT1)에서 래치된 신호의 전달 여부를 결정하는 패스 게이트(PG2), 패스 게이트(PG2)에서 전달된 신호를 래치하는 래치(LAT2), 내부 클럭 ICLK의 상태에 따라 래치(LAT2)에서 래치된 신호의 전달 여부를 결정하는 패스 게이트(PG3), 패스 게이트(PG3)에서 전달된 신호를 래치하는 래치(LAT3), 및 래치(LAT3)에서 래치된 신호의 위상을 반전하는 인버터(IV2)를 포함하여 구성될 수 있다.
조합부(32)는 인버터(IV2)에서 출력된 신호와 커맨드 신호 CMD를 낸드 조합하는 낸드 게이트(NA1), 및 낸드 게이트(NA1)에서 출력된 신호의 위상을 반전하여 구동 세기 조절 신호 DS_CTRL로 출력하는 인버터(IV3)를 포함하여 구성될 수 있다.
이러한 구성을 갖는 구동 제어부(30)는 내부 클럭 ICLK의 라이징 및 폴링 에지에 순차적으로 동기되어 커맨드 신호 CMD를 래치하고, 최종 래치된 신호와 커맨드 신호 CMD를 조합하여 구동 세기 조절 신호 DS_CTRL를 출력한다.
특히, 커맨드 신호 CMD가 입력된 시점을 기준으로 내부 클럭 ICLK의 한 주기 가 초기 데이터 출력 구간에 대응될 때, 구동 세기 조절 신호 DS_CTRL은 커맨드 신호 CMD가 입력된 후 발생하는 내부 클럭 ICLK의 첫번째 라이징 에지부터 다음 라이징 에지까지의 펄스 폭을 갖는 것이 바람직하다.
도면에 도시되지 않았지만, 구동 제어부(30)는 다른 예로, 내부 클럭 ICLK에 동기되게 커맨드 신호 CMD를 지연하는 지연부와, 상기 지연부를 통해 지연된 신호와 커맨드 신호 CMD를 조합하여 구동 세기 조절 신호 DS_CTRL을 출력하는 조합부를 포함하여 구성될 수 있다.
상기 지연부는 커맨드 신호 CMD를 내부 클럭 ICLK의 소정 에지까지 지연시키는 구조로 이루어지고, 상기 조합부는 상기 지연부를 통해 지연된 신호와 커맨드 신호 CMD를 조합하여 구동 세기 조절 신호 DS_CTRL을 출력하는 구조로 이루어질 수 있다.
특히, 커맨드 신호 CMD가 입력된 시점을 기준으로 내부 클럭 ICLK의 한 주기 가 초기 데이터 출력 구간에 대응될 때, 상기 지연부는 내부 클럭 ICLK의 한 주기 동안 커맨드 신호 CMD를 지연시키고, 상기 조합부는 커맨드 신호 CMD와 상기 지연된 신호를 조합하여 커맨드 신호 CMD가 입력된 후 발생하는 내부 클럭 ICLK의 첫번째 라이징 에지부터 다음 라이징 에지까지의 펄스 폭을 갖는 구동 세기 조절 신호 DS_CTRL을 출력함이 바람직하다.
상기 지연부는 지연 소자들, 가령, 인버터 체인 등으로 구성될 수 있고, 상기 조합부는 논리 소자들로 구성될 수 있으며, 상기 지연부와 상기 조합부의 구성은 당업자라면 쉽게 구현 가능하므로, 자세한 설명은 생략하기로 한다.
또 다른 예로, 구동 제어부(30)는 내부 클럭 ICLK로써 커맨드 신호 CMD를 카운터하는 카운터부와, 상기 카운터부의 최종 카운트 결과와 커맨드 신호 CMD를 조합하여 구동 세기 조절 신호 DS_CTRL을 출력하는 조합부를 포함하여 구성될 수 있 다.
상기 카운터부는 내부 클럭 ICLK의 에지에 동기되어 커맨드 신호 CMD를 카운트하는 구조로 이루어지고, 상기 조합부는 상기 카운터부의 최종 카운트 결과와 커맨드 신호 CMD를 조합하여 구동 세기 조절 신호 DS_CTRL을 출력하는 구조로 이루어질 수 있다.
특히, 커맨드 신호 CMD가 입력된 시점을 기준으로 내부 클럭 ICLK의 한 주기 가 초기 데이터 출력 구간에 대응될 때, 상기 카운터부는 커맨드 신호 CMD가 입력된 시점을 기준으로 내부 클럭 ICLK의 최초 라이징(또는 폴링) 에지에서 다음 라이징(또는 폴링) 에지까지 커맨드 신호 CMD를 카운트하고, 상기 조합부는 내부 클럭 CLK의 상기 다음 라이징 에지에서 카운트된 결과와 커맨드 신호 CMD를 조합하여 커맨드 신호 CMD가 입력된 후 발생하는 내부 클럭 ICLK의 첫번째 라이징 에지부터 다음 라이징 에지까지의 펄스 폭을 갖는 구동 세기 조절 신호 DS_CTRL을 출력함이 바람직하다.
상기 카운터부는 플립플롭들, 가령, D-플립플롭 등으로 구성될 수 있고, 상기 조합부는 논리 소자들로 구성될 수 있으며, 상기 카운터부와 상기 조합부는 당업자라면 쉽게 구현 가능하므로, 자세한 설명은 생략하기로 한다.
다시 도 1을 참조하면, 지연 고정 루프 드라이버(40)는 내부 클럭 ICLK을 구동하여 라이징 지연 고정 클럭 RCLKDLL 및 폴링 지연 고정 클럭 FCLKDLL을 출력한다. 이때, 지연 고정 루프 드라이버(40)는 구동 세기 조절 신호 DS_CTRL을 입력받으며, 구동 세기 조절 신호 DS_CTRL이 인에이블될 때 지연 고정 루프 드라이버(40) 의 구동 세기가 증가하여 라이징 지연 고정 클럭 RCLKDLL 및 폴링 지연 고정 클럭 FCLKDLL의 슬롭이 개선될 수 있다.
여기서, 지연 고정 루프 드라이버(40)는 일 예로, 위상 분리기(41)와 클럭 드라이버(42)를 포함하여 구성될 수 있다.
위상 분리기(41)는 내부 클럭 ICLK의 위상을 분리하여 내부 클럭 ICLK와 동위상의 갖는 라이징 내부 클럭 RICLK 및 내부 클럭 ICLK와 상반된 위상을 갖는 폴링 내부 클럭 FICLK를 출력한다.
클럭 드라이버(42)는 라이징 내부 클럭 RICLK 및 폴링 내부 클럭 FICLK을 각각 구동하여 라이징 지연 고정 클럭 RCLKDLL 및 폴링 지연 고정 클럭 FCLKDLL을 출력하며, 구동 세기 조절 신호 DS_CTRL에 의해 상기 구동 세기가 조절된다.
클럭 드라이버(42)는 일 예로, 도 3과 같이 구성될 수 있다.
도 3을 참조하면, 클럭 드라이버(42)는 구동 세기 조절 신호 DS_CTRL의 위상을 반전하는 인버터(IV4), 라이징 내부 클럭 RICLK에 의해 풀 업 또는 풀 다운 구동하여 라이징 지연 고정 클럭 RCLKDLL을 출력하는 메인 드라이버(MD1), 구동 세기 조절 신호 DS_CTRL와 라이징 내부 클럭 RICLK에 의해 풀 업 또는 풀 다운 구동하여 라이징 지연 고정 클럭 RCLKDLL의 슬롭을 조절하는 서브 드라이버(SD1), 폴링 내부 클럭 FICLK에 의해 풀 업 또는 풀 다운 구동하여 폴링 지연 고정 클럭 FCLKDLL을 출력하는 메인 드라이버(MD2), 및 구동 세기 조절 신호 DS_CTRL와 폴링 내부 클럭 FICLK에 의해 풀 업 또는 풀 다운 구동하여 폴링 지연 고정 클럭 FCLKDLL의 슬롭을 조절하는 서브 드라이버(SD2)를 포함하여 구성될 수 있다. 여기서, 서브 드라이 버(SD1)와 서브 드라이버(SD2)는 각각 하나 이상 구비될 수 있다.
메인 드라이버(MD1)는 라이징 내부 클럭 RICLK의 위상을 반전하여 라이징 지연 고정 클럭 RCLKDLL을 출력하는 인버터(IV5)를 포함하여 구성될 수 있다.
서브 드라이버(SD1)는 인버터(IV4)에서 출력된 신호를 게이트로 입력받고 일단이 전원 전압 VDD단에 연결되는 PMOS 트랜지스터(PM1), 구동 세기 조절 신호 DS_CTRL을 게이트로 입력받고 일단이 접지 전압 VSS단에 연결되는 NMOS 트랜지스터(NM1), 라이징 내부 클럭 RICLK를 게이트로 입력받고 양단이 PMOS 트랜지스터(PM1)와 메인 드라이버(MD1)에 연결되는 PMOS 트랜지스터(PM2), 및 라이징 내부 클럭 RICLK를 게이트로 입력받고 양단이 메인 드라이버(MD1)의 출력단과 NMOS 트랜지스터(NM1)에 연결되는 NMOS 트랜지스터(NM2)를 포함하여 구성될 수 있다.
메인 드라이버(MD2)는 폴링 내부 클럭 FICLK의 위상을 반전하여 폴링 지연 고정 클럭 FCLKDLL을 출력하는 인버터(IV6)를 포함하여 구성될 수 있다.
서브 드라이버(SD2)는 인버터(IV4)의 출력 신호를 게이트로 입력받고 일단이 전원 전압 VDD단에 연결되는 PMOS 트랜지스터(PM3), 구동 세기 조절 신호 DS_CTRL을 게이트로 입력받고 일단이 접지 전압 VSS단에 연결되는 NMOS 트랜지스터(NM3), 폴링 내부 클럭 FICLK를 게이트로 입력받고 양단이 PMOS 트랜지스터(PM3)와 메인 드라이버(MD2)에 연결되는 PMOS 트랜지스터(PM4), 및 폴링 내부 클럭 FICLK를 게이트로 입력받고 양단이 메인 드라이버(MD2)의 출력단과 NMOS 트랜지스터(NM3)에 연결되는 NMOS 트랜지스터(NM4)를 포함하여 구성될 수 있다.
이러한 구성을 갖는 지연 고정 루프 드라이버(42)는 라이징 내부 클럭 RICLK 및 폴링 내부 클럭 FICLK을 각각 구동하여 라이징 지연 고정 클럭 RCLKDLL 및 폴링 지연 고정 클럭 FCLKDLL을 출력하되, 구동 세기 조절 신호 DS_CTRL가 하이 레벨로 인에이블될 때 서브 드라이버(DS1,DS2)가 각각 구동함에 따라 클럭 드라이버(42)의 구동 세기가 증가한다.
한편, 클럭 드라이버(42)는 다른 실시 예로, 클럭 드라이버(42)로 공급되는 구동 전위를 조절하여 구동 세기를 서로 다르게 제어할 수 있는 구성이 제시될 수 있다.
구체적으로, 도 4를 참조하면, 클럭 드라이버(42)는 서브 드라이버(DS1)에 풀 업 구동 전위 공급부(61)와 풀 다운 구동 전위 공급부(62)가 추가 연결된 구성을 갖는다.
풀 업 구동 전위 공급부(61)는 업 신호 UP<0:1>에 응답하여 풀 업 구동 전압 VU1, VU2를 각각 서브 드라이버(DS1)로 제공하는 PMOS 트랜지스터(PM5,PM6)를 포함하여 구성될 수 있다.
여기서, 업 신호 UP<0:1>은 구동 세기 조절 신호 DS_CTRL의 인에이블 구간 내에 인에이블되는 신호로서, 반도체 장치의 외부에서 제공되거나, 반도체 장치 내의 모드 레지스터 셋의 세팅에 따라 발생할 수 있다.
그리고, 풀 업 구동 전압 VU1, VU2는 일 예로, 서로 다른 레벨일 수 있으며, 특히, 풀 업 구동 전압 VU1이 전원 전압 VDD에 대응되고, 풀 업 구동 전압 VU2가 전원 전압 VDD보다 높은 레벨의 전압, 가령, 승압 전압 VPP에 대응됨이 바람직하다. 이 경우, 구동 세기 조절 신호 DS_CTRL의 인에이블 구간 내에서 업 신호 UP<1>과 업 신호 UP<0>이 순차적으로 인에이블되어 풀 업 구동 전압 VU2와 풀 업 구동 전압 VU1이 순차적으로 서브 드라이버(DS1)의 PMOS 트랜지스터(PM1)로 공급될 수 있다.
아울러, 풀 업 구동 전압 VU1, VU2는 다른 예로, 서로 동일한 레벨일 수 있으며, 특히, 전원 전압 VDD 레벨을 갖는 것이 바람직하다. 이 경우, PMOS 트랜지스터(PM5,PM6)의 사이즈가 서로 다르게 구성되어 업 신호 UP<0:1>의 인에이블에 따라 서브 드라이버(DS1)의 PMOS 트랜지스터(PM1)로 공급되는 전위가 서로 다르게 제어될 수 있다.
한편, 이러한 구성을 갖는 풀 업 구동 전위 공급부(61)는 업 신호 UP<0:1> 대신에 PMOS 트랜지스터(PM5,PM6)와 PMOS 트랜지스터(PM1) 사이에 각각 퓨즈가 연결된 구조로 대체될 수도 있다. 상기 구조에서 PMOS 트랜지스터(PM5,PM6)의 게이트는 접지 전압 VSS 라인에 연결됨이 바람직하다.
풀 다운 구동 전위 공급부(62)는 다운 신호 DN<0:1>에 응답하여 풀 다운 구동 전압 VD1, VD2를 각각 서브 드라이버(DS2)로 제공하는 NMOS 트랜지스터(NM5,NM6)를 포함하여 구성될 수 있다.
여기서, 다운 신호 DN<0:1>은 업 신호 UP<0:1>와 마찬가지로 구동 세기 조절 신호 DS_CTRL의 인에이블 구간 내에 인에이블되는 신호로서, 반도체 장치의 외부에서 제공되거나, 반도체 장치 내의 모드 레지스터 셋의 세팅에 따라 발생할 수 있다.
그리고, 풀 다운 구동 전압 VD1, VD2는 일 예로, 서로 다른 레벨일 수 있으 며, 특히, 풀 다운 구동 전압 VD1이 접지 전압 VSS에 대응되고, 풀 다운 구동 전압 VD2가 접지 전압 VSS보다 낮은 레벨의 전압, 가령, 백 바이어스 전압 VBB에 대응됨이 바람직하다. 이 경우, 구동 세기 조절 신호 DS_CTRL의 인에이블 구간 내에서 다운 신호 DN<1>과 다운 신호 DN<0>이 순차적으로 인에이블되어 풀 다운 구동 전압 VD2와 풀 다운 구동 전압 VD1이 순차적으로 서브 드라이버(DS1)의 NMOS 트랜지스터(NM1)로 공급될 수 있다.
아울러, 풀 다운 구동 전압 VD1, VD2는 다른 예로, 서로 동일한 레벨일 수 있으며, 특히, 접지 전압 VSS 레벨을 갖는 것이 바람직하다. 이 경우, NMOS 트랜지스터(NM5,NM6)의 사이즈가 서로 다르게 구성되어 다운 신호 DN<0:1>의 인에이블에 따라 서브 드라이버(DS1)의 NMOS 트랜지스터(NM1)로 공급되는 전위가 서로 다르게 제어될 수 있다.
한편, 이러한 구성을 갖는 풀 다운 구동 전위 공급부(62)는 다운 신호 DN<0:1> 대신에 NMOS 트랜지스터(NM5,NM6)와 NMOS 트랜지스터(NM1) 사이에 퓨즈가 각각 연결된 구조로 대체될 수도 있다. 상기 구조에서 NMOS 트랜지스터(NM5,NM6)의 게이트는 전원 전압 VDD 라인에 연결됨이 바람직하다.
서브 드라이버(DS2)는 서브 드라이버(DS1)와 동일하게 구성될 수 있으므로, 서브 드라이버(DS2)에 풀 업 구동 전위 공급부와 풀 다운 구동 전위 공급부가 추가 연결된 구성에 대한 상세한 설명은 생략하기로 한다.
다시 도 1을 참조하면, 데이터 출력 드라이버(50)는 라이징 지연 고정 클럭 RCLKDLL 및 폴링 지연 고정 클럭 FCLKDLL에 동기되어 입력 데이터 신호 DQ_IN을 구 동하여 출력 데이터 신호 DQ_OUT을 출력한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 장치는 리드와 같은 데이터 출력 동작시 외부 클럭 CLK_EX를 지연 고정하여 내부 클럭 ICLK를 발생하고, 내부 클럭 ICLK의 위상을 분리한 후 이들 RICLK, FICLK을 구동하여 라이징 지연 클럭 RCLKDLL과 폴링 지연 클럭 FCLKDLL로 출력한다.
일반적으로, 반도체 장치의 데이터 출력 동작시 데이터 출력에 관련된 회로들, 예컨대, 비트라인을 감지하는 센스 앰프(도시되지 않음), 비트라인에 연결되는 데이터 라인들을 구동하기 위한 드라이버들(도시되지 않음), 지연 고정 루프(20) 등이 동작함에 따라 외부 전원 및 내부 전원의 소모가 일시적으로 증가할 수 있다.
상기 외부 전원 및 내부 전원의 소모가 증가하면, 클럭 드라이버(42)로 공급되는 전원의 레벨이 낮아져서 클럭 드라이버(42)의 구동 세기가 감소할 수 있으며, 그에 따라, 라이징 지연 고정 클럭 RCLKDLL 및 폴링 지연 고정 클럭 FCLKDLL의 슬롭이 완만해져 데이터 유효 윈도우가 좁아질 수 있다.
하지만, 본 발명에 따른 반도체 장치는 상기 데이터 출력 동작시 구동 제어부(30)를 통해 데이터 세기 조절 신호 DS_CTRL를 발생하여 클럭 드라이버(42)의 구동 세기를 조절함으로써, 라이징 지연 고정 클럭 RCLKDLL 및 폴링 지연 고정 클럭 FCLKDLL의 슬롭이 완만해지는 것을 방지할 수 있다.
특히, 본 발명에 따른 반도체 장치는 커맨드 신호 CMD의 입력 시점을 기준으로 내부 클럭 ICLK의 한 주기 동안 인에이블 구간을 갖는 데이터 세기 조절 신호 DS_CTRL를 발생하여 클럭 드라이버(42)의 구동 세기를 조절하므로, 전원 소모가 큰 초기 데이터 출력 구간에 클럭 드라이버(42)의 구동 세기를 조절할 수 있다.
여기서, 데이터 세기 조절 신호 DS_CTRL의 인에이블 구간은 내부 클럭 ICLK의 한 주기로 한정되지 않으며, 데이터 세기 조절 신호 DS_CTRL의 인에이블 구간이 내부 클럭 ICLK의 소정 주기에 동기되어 초기 데이터 출력 구간뿐만 아니라 이후의 데이터 출력 구간에서도 클럭 드라이버(42)의 구동 세기가 조절될 수 있다.
그리고, 데이터 세기 조절 신호 DS_CTRL가 내부 클럭 ICLK의 소정 주기 동안만 인에이블 상태를 유지하고 이후에는 디스에이블 상태로 유지되므로, 전원 소모가 크지 않은 구간에서는 클럭 드라이버(42)의 불필요한 전류 소모가 줄어들 수 있다.
도 1은 본 발명에 따른 반도체 장치의 블럭도.
도 2는 도 1의 구동 제어부의 상세 회로도.
도 3은 도 1의 클럭 드라이버의 일 예를 나타내는 회로도.
도 4는 도 1의 클럭 드라이버의 다른 예를 나타내는 부분 회로도.

Claims (32)

  1. 외부 클럭을 지연 및 고정하여 내부 클럭을 생성하고, 상기 내부 클럭을 구동하여 지연 고정 클럭을 출력하되, 데이터 출력 구간에 대응되는 상기 내부 클럭의 주기에 따라 상기 내부 클럭에 대한 구동 세기가 조절되는 지연 고정 클럭 생성부; 및
    상기 지연 고정 클럭에 동기되어 데이터를 구동 및 출력하는 데이터 출력 드라이버;를 포함함을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 지연 고정 클럭 생성부는,
    상기 외부 클럭을 지연 및 고정하여 상기 내부 클럭을 생성하는 지연 고정 루프;
    상기 내부 클럭을 입력받아 구동 세기 조절 신호를 출력하는 구동 제어부; 및
    상기 내부 클럭을 구동하여 상기 지연 고정 클럭을 출력하며, 상기 구동 세기 조절 신호에 의해 구동 세기가 조절되는 지연 고정 루프 드라이버;를 포함함을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 구동 제어부는 외부로부터 커맨드 신호가 입력될 때 상기 내부 클럭의 주기에 동기되는 인에이블 구간을 갖는 구동 세기 조절 신호를 생성하고, 상기 지연 고정 루프 드라이버는 상기 구동 세기 조절 신호의 인에이블 구간 동안 상기 구동 세기가 조절되는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 지연 고정 루프 드라이버는 상기 내부 클럭을 구동하고 출력단이 공유되는 둘 이상의 드라이버를 포함하며, 상기 드라이버들 중 최소한 하나의 구동은 상기 구동 세기 조절 신호에 의해 제어되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 드라이버들은 상기 내부 클럭에 응답하여 풀 업 구동 또는 풀 다운 구동하며, 서로 간의 풀 업 구동 또는 풀 다운 구동 동작이 일치하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 커맨드 신호는 리드 커맨드 신호에 대응되는 반도체 장치.
  8. 외부 클럭을 지연 및 고정하여 내부 클럭을 생성하는 지연 고정 루프;
    커맨드 신호와 상기 내부 클럭을 입력받아 구동 세기 조절 신호를 출력하는 구동 제어부; 및
    상기 내부 클럭을 구동하여 데이터 출력 시점을 제어하는 지연 고정 클럭을 출력하며, 상기 구동 세기 조절 신호에 의해 구동 세기가 조절되는 지연 고정 루프 드라이버;를 포함함을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 구동 제어부는 상기 커맨드 신호의 인에이블 시점에 동기되어 인에이블되고, 상기 내부 클럭의 주기에 동기되는 인에이블 구간을 갖는 상기 구동 세기 조절 신호를 출력하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 구동 세기 조절 신호는 상기 커맨드 신호의 인에이블에 따른 데이터 출력 구간에 대응되는 인에이블 구간을 갖는 반도체 장치.
  11. 제 8 항에 있어서,
    상기 구동 제어부는,
    상기 내부 클럭의 에지에 동기되어 상기 커맨드 신호를 순차적으로 래치하는 래치부; 및
    상기 래치부에서 최종 래치된 신호와 상기 커맨드 신호를 조합하여 상기 구동 세기 조절 신호를 출력하는 조합부;를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 래치부는 상기 내부 클럭의 소정 에지에 동기되는 초기 데이터 출력 종료 시점에서 상기 최종 래치된 신호를 출력하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 조합부는 상기 커맨드 신호가 인에이블되는 시점부터 상기 최종 래치된 신호가 발생하는 시점까지 인에이블 구간을 갖는 상기 구동 세기 조절 신호를 출력하는 반도체 장치.
  14. 제 8 항에 있어서,
    상기 구동 제어부는,
    상기 내부 클럭의 에지에 동기되어 상기 커맨드 신호를 순차적으로 지연시키는 지연부; 및
    상기 지연부에서 최종 지연된 신호와 상기 커맨드 신호를 조합하여 상기 구동 세기 조절 신호를 출력하는 조합부;를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 지연부는 상기 내부 클럭의 소정 에지에 동기되는 초기 데이터 출력 종료 시점에서 상기 최종 지연된 신호를 출력하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 조합부는 상기 커맨드 신호가 인에이블되는 시점부터 상기 최종 지연된 신호가 발생하는 시점까지 인에이블 구간을 갖는 상기 구동 세기 조절 신호를 출력하는 반도체 장치.
  17. 제 8 항에 있어서,
    상기 구동 제어부는,
    상기 내부 클럭의 에지에 동기되어 상기 커맨드 신호를 카운트하는 카운터; 및
    상기 카운터의 최종 카운트 결과와 상기 커맨드 신호를 조합하여 상기 구동 조절 신호를 출력하는 조합부;를 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 카운터는 상기 내부 클럭의 소정 에지에 동기되는 초기 데이터 출력 종료 시점에서 상기 최종 카운트 결과를 출력하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 조합부는 상기 커맨드 신호가 인에이블되는 시점부터 상기 최종 카운트 결과가 발생하는 시점까지 인에이블 구간을 갖는 상기 구동 세기 조절 신호를 출력하는 반도체 장치.
  20. 제 8 항에 있어서,
    상기 지연 고정 루프 드라이버는,
    상기 내부 클럭을 구동하는 메인 드라이버; 및
    상기 구동 세기 조절 신호에 응답하여 상기 내부 클럭을 구동하는 서브 드라이버;를 포함하며,
    상기 메인 드라이버와 상기 서브 드라이버는 출력단을 공유하는 반도체 장치.
  21. 제 20 항에 있어서,
    상기 메인 드라이버와 상기 서브 드라이버는 풀 업 구동 또는 풀 다운 구동 동작이 서로 일치하는 반도체 장치.
  22. 제 20 항에 있어서,
    상기 지연 고정 루프 드라이버는 상기 내부 클럭의 위상을 분리하여 상기 내부 클럭과 동위상의 라이징 내부 클럭 및 상기 내부 클럭과 반대 위상의 폴링 내부 클럭을 출력하는 위상 분리기를 더 포함하며, 상기 라이징 내부 클럭과 상기 폴링 내부 클럭이 상기 메인 드라이버와 상기 서브 드라이버에 공통으로 입력되는 반도체 장치.
  23. 제 8 항에 있어서,
    상기 커맨드 신호는 리드 커맨드 신호에 대응되는 반도체 장치.
  24. 커맨드 신호와 내부 클럭에 응답하여 구동 세기 조절 신호를 출력하는 구동 제어부;
    서브 구동 전위를 공급하는 서브 구동 전위 공급부;
    메인 구동 전위로써 상기 내부 클럭을 구동하여 지연 고정 클럭을 출력하는 메인 드라이버;
    상기 메인 드라이버와 출력단을 공유하며, 상기 구동 세기 조절 신호에 응답하여 상기 서브 구동 전위 공급부에서 공급되는 상기 서브 구동 전위로써 상기 내부 클럭을 추가 구동하는 서브 드라이버; 및
    상기 지연 고정 클럭에 동기되어 데이터를 구동 및 출력하는 데이터 출력 드라이버;를 포함함을 특징으로 하는 반도체 장치.
  25. 제 24 항에 있어서,
    상기 구동 제어부는 상기 커맨드 신호의 인에이블 시점에 동기되어 인에이블되고, 상기 내부 클럭의 주기에 동기되는 인에이블 구간을 갖는 상기 구동 세기 조 절 신호를 출력하는 반도체 장치.
  26. 제 25 항에 있어서,
    상기 구동 세기 조절 신호는 상기 커맨드 신호의 인에이블에 따른 데이터 출력 구간에 대응되는 인에이블 구간을 갖는 반도체 장치.
  27. 제 24 항에 있어서,
    상기 서브 구동 전위 공급부는 상기 구동 세기 조절 신호의 인에이블 구간 내에 인에이블되는 제어 신호들에 응답하여 상기 서브 구동 전위로서 서로 다른 레벨의 전압들을 순차적으로 공급하는 반도체 장치.
  28. 제 27 항에 있어서,
    상기 서브 구동 전위로서 공급되는 전압들은 전원 전압 이상의 레벨을 갖는 전압들과, 접지 전압 이하의 레벨을 갖는 전압들을 포함하여 구성되는 반도체 장치.
  29. 제 24 항에 있어서,
    상기 서브 구동 전위 공급부는 퓨즈들의 상태에 따라 상기 서브 구동 전위로서 서로 다른 레벨의 전압들을 선택적으로 공급하는 반도체 장치.
  30. 제 24 항에 있어서,
    상기 서브 구동 전위 공급부는,
    상기 구동 세기 조절 신호의 인에이블 구간 내에 인에이블되는 업 신호들에 각각 응답하여 상기 서브 구동 전위로서 복수의 풀 업 구동 전압들을 선택적으로 공급하는 풀 업 트랜지스터들; 및
    상기 구동 세기 조절 신호의 인에이블 구간 내에 인에이블되는 다운 신호들에 각각 응답하여 상기 서브 구동 전위로서 복수의 풀 다운 구동 전압들을 선택적으로 공급하는 풀 다운 트랜지스터들;을 포함하는 반도체 장치.
  31. 제 30 항에 있어서,
    상기 복수의 풀 업 구동 전압들은 서로 동일한 레벨이고, 상기 풀 업 트랜지스터들은 서로 다른 사이즈로 구성되며, 상기 복수의 풀 다운 구동 전압들은 서로 동일한 레벨이고, 상기 풀 다운 트랜지스터들은 서로 다른 사이즈로 구성되는 반도체 장치.
  32. 제 24 항에 있어서,
    상기 커맨드 신호는 리드 커맨드 신호에 대응되는 반도체 장치.
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KR20080039076A (ko) * 2006-10-31 2008-05-07 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법

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