JP2001023367A - タイミング信号発生回路、ｄｌｌ回路、半導体記憶装置及び可変遅延回路 - Google Patents

タイミング信号発生回路、ｄｌｌ回路、半導体記憶装置及び可変遅延回路

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JP2001023367A
JP2001023367A JP11189000A JP18900099A JP2001023367A JP 2001023367 A JP2001023367 A JP 2001023367A JP 11189000 A JP11189000 A JP 11189000A JP 18900099 A JP18900099 A JP 18900099A JP 2001023367 A JP2001023367 A JP 2001023367A
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    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Abstract

(57)【要約】 【課題】 精度の高いタイミング信号を生成することが
できるタイミング信号発生回路を提供することにある。 【解決手段】 擬似インターフェース回路部３ｃに信号
遷移加速回路１２を備えている。信号遷移加速回路１２
は、内部クロック信号CKがＨレベルからＬレベルになる
と、予め定めた一定時間の間でけ容量C21に充電された
電荷が引き抜かれる。その引き抜きにより、抵抗R21，R
22によってその理論振幅のレベルが設定される擬似I/O
インターフェース信号dDQの立ち下がり波形は急峻とな
り、同擬似I/Oインターフェース信号dDQは精度の高い波
形となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、タイミング信号発
生回路、ＤＬＬ回路、半導体記憶装置及び可変遅延回路
に関するものである。
【０００２】
【従来の技術】従来、ＬＳＩデバイス、例えばシンクロ
ナスＤＲＡＭ（ＳＤＲＡＭ）は、外部装置からの外部ク
ロック信号に基づいてデバイス内部でデータの出力タイ
ミングを制御する内部クロック信号や、入力データを取
り込むタイミングを制御する内部クロック信号を生成し
ている。そして、ＳＤＲＡＭでは、その高速動作を保証
するために、内部クロック信号の生成はＤＬＬ回路（又
はＰＬＬ回路）にて行なわれる。
【０００３】そして、ＤＬＬ回路は、例えば出力端子の
特性変動に連動して、入力された外部クロック信号に同
期させた信号或いは遅延させた信号を作って仕様に適し
たそのタイミング信号を出力タイミングを制御する内部
クロック信号として出力する。
【０００４】ところで、ＳＤＲＡＭでは、入出力端子
に、高速化に適したＳＳＴＬ（Sub Series Termination
Logic）インターフェースが広く採用されている。ＳＳ
ＴＬインターフェースは小振幅回路であって理論振幅は
小振幅なので、タイミングの要求特性も厳しくなってい
る。
【０００５】従って、高速の要求特性を達成するために
は、データの出力タイミングを制御する内部クロック信
号や、入力データを取り込むタイミングを制御する内部
クロック信号のジッターを小さく抑える必要がある。例
えば、ＤＬＬ回路では、外部クロックを遅延させるため
の遅延素子の遅延量のばらつきや、デバイス内部で発生
する擬似I/Oインターフェース信号と外部I/Oインターフ
ェース信号とのズレを極力なくす必要がある。
【０００６】図２１は、データの出力タイミングを制御
する内部クロック信号を生成するＤＬＬ回路を備えたＳ
ＤＲＡＭのブロック回路を示す。図２１において、ＳＤ
ＲＡＭ５０は、メモリ回路ブロック５１を有している。
メモリ回路ブロック５１は、メモリコントローラ等の外
部装置と接続され、外部クロック信号CLK、外部コマン
ド信号、アドレス信号、書き込みデータ等の各種信号を
入力する。そして、メモリ回路ブロック５１は外部コマ
ンド信号に基づいてデータの書き込み、データ読み出し
等の各種処理動作を内部回路で行う。
【０００７】ところで、メモリ回路ブロック５１は、リ
ードデータをデータ出力バッファ５２に出力する。デー
タ出力バッファ５２は、このリードデータを外部出力端
子５３から外部入力装置５４に出力する。詳述すると、
データ出力バッファ５２は、ＤＬＬ回路６０から内部ク
ロック信号CKを入力し、この内部クロック信号CKに応答
してメモリ回路ブロック５１から読み出されたリードデ
ータRD（外部I/Oインターフェース信号DQ）を取り込み
外部出力端子５３から外部入力装置５４に出力する。こ
の時、外部出力端子５３から出力されるリードデータRD
は、この外部出力端子５３と外部入力装置５４の外部入
力端子５５の間に設けられたＳＳＴＬ（Sub Series Ter
mination Logic）インターフェース５６にて理論振幅が
レベル変換されて外部入力装置５４に外部I/Oインター
フェース信号DQとして出力される。
【０００８】図２２は、そのＳＳＴＬインターフェース
５６を説明するための回路図である。まず、データ出力
バッファ５２について説明する。データ出力バッファ５
２は、プルアップ用のＰチャネルＭＯＳトランジスタ
（ＰＭＯＳトランジスタ）Q1とプルダウン用のＮチャネ
ルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Q2を備
えている。ＰＭＯＳトランジスタQ1のソースは高電位電
圧電源VDDに接続され、そのドレインはＮＭＯＳトラン
ジスタQ2のドレインに接続されている。ＮＭＯＳトラン
ジスタQ2のソースは低電位電圧電源VSSに接続されてい
る。ＰＭＯＳトランジスタQ1及びＮＭＯＳトランジスタ
Q2のゲートには、前記リードデータRDが入力される。
【０００９】このリードデータRDは、内部クロック信号
CKの立ち上がりに応答して、ＰＭＯＳトランジスタQ1及
びＮＭＯＳトランジスタQ2の前段の設けた例えばトラン
スファーゲートが開いて同両ＭＯＳトランジスタQ1，Q2
に入力される。
【００１０】そして、ＰＭＯＳトランジスタQ1のドレイ
ンとＮＭＯＳトランジスタQ2のドレインの接続点から出
力されるリードデータRDは、データ出力バッファ５２
（ＳＤＲＡＭ）の外部出力端子５３からＳＳＴＬインタ
ーフェース５６にてレベル変換されて外部入力装置５４
に外部I/Oインターフェース信号DQに出力される。
【００１１】図２２において、ＳＳＴＬインターフェー
ス５６は、データ出力バッファ５２の外部出力端子５３
側に同外部出力端子５３に対して２５オームの抵抗R1を
介して５０オームのプルアップ抵抗R2が接続されいる。
又、外部入力装置５４の外部入力端子５５側に同外部入
力端子５５に対して５０オームのプルアップ抵抗R3が接
続されいる。プルアップ抵抗R2、R3にはそれぞれ終端電
圧VTTが印加されるようになっている。そして、抵抗R1
とプルアップ抵抗R2の接続点とプルアップ抵抗R3と外部
入力端子５５の接続点は、配線Ｌにて接続されている。
【００１２】つまり、ＳＳＴＬインターフェース５６に
よって、図２８に示すように、データ出力バッファ５２
の外部出力端子５３から出力されるリードデータRDの波
形の理論振幅が外部入力装置５４の外部入力端子５５に
入力されるときに小振幅の波形となる外部I/Oインター
フェース信号DQに変換されて入力されるようになってい
る。この外部I/Oインターフェース信号DQは外部入力装
置５４の入力バッファ５４ａに入力され、基準信号ＶＲ
ＥＦと比較され波形整形されて外部入力装置５４の内部
回路に出力される。
【００１３】前記内部クロック信号CKはＤＬＬ回路６０
にて生成される。ＤＬＬ回路６０は、図２１に示すよう
に、クロック入力バッファ６１、遅延回路部６２、擬似
インターフェース回路部６３、擬似信号入力バッファ６
４、判定回路部６５、遅延制御回路部６６を備えてい
る。
【００１４】クロック入力バッファ６１は、外部装置か
らの外部クロック信号CLKを入力し、該クロック信号CLK
を基準信号VREFとで比較し波形整形された外部クロック
信号CLKを遅延回路部６２に出力する。つまり、クロッ
ク入力バッファ６１は、外部クロック信号CLKが立ち上
がって基準信号VREF以上になるとＨレベルとなり、外部
クロック信号CLKが立ち下がって基準信号VREF未満にな
るとＬレベルとなるクロック信号（波形整形された外部
クロック信号CLK）を遅延回路部６２に出力する。
【００１５】遅延回路部６２は、外部クロック信号CLK
を入力し、遅延制御回路部６６の制御信号に基づいて選
択した遅延時間だけ外部クロック信号CLKを遅延させた
信号を内部クロック信号CKとして出力する。
【００１６】図２６は、遅延回路部６２を説明するため
の回路図を示す。図２６において、遅延回路部６２は、
複数個（ｎ個）の遅延回路DM1〜DMnを有し、各遅延回路
DM1〜DMnが直列に接続されている。各遅延回路DM1〜DMn
は、それぞれ電源線Lp，Lnを介して駆動電源としての高
電位電圧電源VDD及び低電位電圧電源VSSが印加されてい
る。
【００１７】そして、初段の遅延回路DM1にクロック入
力バッファ６１からの外部クロック信号CLKが入力さ
れ、その初段の遅延回路DM1は該外部クロック信号CLKを
遅延させて次段の遅延回路DM2に出力する。以後、外部
クロック信号CLKは順次遅延されて後段の遅延回路に出
力されて行く。従って、クロック入力バッファ６１から
の外部クロック信号CLKに対して各遅延回路から出力さ
れる外部クロック信号CLKの発現は、後段の遅延回路ほ
ど遅延する。
【００１８】又、各遅延回路DM1〜DMnの出力端子は、Ｎ
チャネルＭＯＳトランジスタよりなるゲートトランジス
タGT1〜GTnを介して内部クロック信号出力線L2に接続さ
れている。ゲートトランジスタGT1〜GTnは、後記する遅
延制御回路部６６からの選択信号SL1〜SLnによっていず
れか１つがオンされるようになっている。そして、選択
されたゲートトランジスタに対応する遅延回路から出力
される外部クロック信号CLKが内部クロック信号出力線L
2に出力される。つまり、内部クロック信号出力線L2に
は、クロック入力バッファ６１からの外部クロック信号
CLKに対して所定の時間遅延した、即ち位相制御された
外部クロック信号CLKが遅延制御回路部６６によって各
遅延回路DM1〜DMnから選択されて出力される。
【００１９】内部クロック信号出力線L2に出力される選
択された遅延した（位相制御された）外部クロック信号
CLKは、内部クロック信号CKとして前記データ出力バッ
ファ５２に出力されることになる。又、この内部クロッ
ク信号出力線L2に出力される内部クロック信号CKは、擬
似インターフェース回路部６３に出力される。
【００２０】擬似インターフェース回路部６３は、前記
データ出力バッファ５２から出力されるリードデータRD
が前記ＳＳＴＬインターフェース５６を介してレベル変
換されて外部入力装置５４に到達し入力される外部I/O
インターフェース信号DQと近似させた信号（擬似I/Oイ
ンターフェース信号dDQ）を生成する回路部である。つ
まり、擬似インターフェース回路部６３は、前記ＳＳＴ
Ｌインターフェース５６の伝達特性と近似させた回路に
て構成されている。
【００２１】図２４は、従来の擬似インターフェース回
路部６３の一例を示す回路を示す。この擬似インターフ
ェース回路部６３は、出力部６３ａとインターフェース
部６３ｂとを有している。出力部６３ａは、前記データ
出力バッファ５２と同じ回路構成であって、プルアップ
用のＰＭＯＳトランジスタQ11とプルダウン用のＮＭＯ
ＳトランジスタQ12を備えている。ＰＭＯＳトランジス
タQ11のソースには高電位電圧電源VDDが接続され、ＮＭ
ＯＳトランジスタQ12のソースは低電位電圧電源VSSに接
続されている。ＰＭＯＳトランジスタQ11及びＮＭＯＳ
トランジスタQ2のゲートには、前記内部クロック信号CK
が入力される。そして、ＰＭＯＳトランジスタQ11のド
レインとＮＭＯＳトランジスタQ12のドレインの接続点
から出力される内部クロック信号CKは、インターフェー
ス部６３ｂに出力される。
【００２２】インターフェース部６３ｂは、図２２に示
したＳＳＴＬインターフェース５６と等価になるように
構成した回路構成である。図２３は、図２２に示したＳ
ＳＴＬインターフェース５６の等価回路である。この等
価回路は、２５オームの抵抗R4と２５オームのプルアッ
プ抵抗R5を備えるとともに、配線Ｌの配線容量を考慮し
て３０［pF］の容量C1が設けられている。
【００２３】図２４において、インターフェース部６３
ｂは、容量C11と４個の抵抗R11〜R14を備えている。抵
抗R11と抵抗R12 は分圧回路を構成し、高電位電圧電源V
DDを分圧して終端電圧VTT（ＳＳＴＬインターフェース
５６の抵抗R2，R3（図２３において抵抗R5）に供給され
る終端電圧VTT）を生成する。
【００２４】抵抗R13は２５オームの抵抗R4に相当する
抵抗であって、出力部６３ａんからの内部クロック信号
CKを入力する。抵抗R14はプルアップ用のプルアップ抵
抗R5に相当する抵抗であって、前記分圧回路から終端電
圧VTTが印加される。容量C11は配線Ｌの配線容量（３０
［pF］の容量C1）に相当する容量であって、抵抗R13と
抵抗R14の接続点と低電位電圧電源VSSとの間に接続され
ている。
【００２５】従って、遅延回路部６２からの内部クロッ
ク信号CKは、ＳＳＴＬインターフェース５６を介してレ
ベル変換されて外部入力装置５４に入力される外部I/O
インターフェース信号DQと近似した信号（擬似I/Oイン
ターフェース信号dDQ）が次段の擬似信号入力バッファ
６４に入力する。
【００２６】擬似信号入力バッファ６４は、前記擬似I/
Oインターフェース信号dDQを入力し、該擬似I/Oインタ
ーフェース信号dDQを前記基準信号VREFとで比較して波
形整形する。詳述すると、擬似信号入力バッファ６４
は、擬似I/Oインターフェース信号dDQの理論振幅の中間
レベルを基準信号VREF（判定レベル）とし、該基準信号
VREFと擬似I/Oインターフェース信号dDQとを比較して擬
似I/Oインターフェース信号dDQを整形する。
【００２７】詳述すると、擬似信号入力バッファ６４
は、擬似I/Oインターフェース信号dDQが立ち上がって基
準信号VREF以上になるとＨレベルとなり、擬似I/Oイン
ターフェース信号dDQが立ち下がって基準信号VREF未満
になるとＬレベルとなるクロック信号（波形整形された
擬似I/Oインターフェース信号）を出力する。そして、
波形整形された擬似I/Oインターフェース信号は判定回
路部６５に出力される。
【００２８】判定回路部６５は、波形整形された擬似I/
Oインターフェース信号を入力するとともに前記外部ク
ロック信号CLKを入力する。判定回路部６５は、擬似I/O
インターフェース信号dDQの立ち上がりと外部クロック
信号CLKの立ち上がりのズレを比較する。即ち、判定回
路部６５は擬似I/Oインターフェース信号dDQと外部クロ
ック信号CLKとの位相を比較する。そして、判定回路部
６５は、その比較結果を次段の遅延制御回路部６６に出
力する。
【００２９】遅延制御回路部６６は、その判定結果に基
づいて、前記遅延回路部６２のゲートトランジスタGT1
〜GTnのいずれか１つ選択してオンさせる。つまり、擬
似I/Oインターフェース信号dDQの立ち上がりタイミング
が、外部クロック信号CLKの立ち上がりタイミングより
進んでいるときには、遅延制御回路部６６は、内部クロ
ック信号CKの立ち上がりタイミングを遅らせるために、
現在の遅延回路より後段の遅延回路を選択しその選択し
たゲートトランジスタをオンさせる。即ち、擬似I/Oイ
ンターフェース信号dDQが外部クロック信号CLKより位相
が予め定めた値だけ進んでいる時、遅延制御回路部６６
は内部クロック信号CKの位相を遅らせるべく現在の遅延
回路より後段の遅延回路を選択しその選択したゲートト
ランジスタをオンさせる。
【００３０】又、擬似I/Oインターフェース信号dDQの立
ち上がりタイミングが外部クロック信号CLKの立ち上が
りタイミングより遅れているときには、遅延制御回路部
６６は、内部クロック信号CKのタイミングを早くさせる
ために、現在の遅延回路より前段の遅延回路を選択しそ
の選択したゲートトランジスタをオンさせる。即ち、擬
似I/Oインターフェース信号dDQが外部クロック信号CLK
より位相が予め定めた値だけ遅れている時、遅延制御回
路部６６は内部クロック信号CKの位相を進ませるべく現
在の遅延回路より前段の遅延回路を選択しその選択した
ゲートトランジスタをオンさせる。
【００３１】このように、ＤＬＬ回路６０は、データ出
力バッファ５２の出力タイミングを制御する内部クロッ
ク信号CKを出力端子５３の特性変動に連動して仕様に適
したタイミングで発生させている。
【００３２】ところで、前記擬似インターフェース回路
部６３では、終端電圧VTTをつくるために、抵抗R11，R1
2よりなる抵抗分割回路が設けられ、常に消費電流が流
れ消費電力の増大につながっていた。そこで、消費電力
を削減するために、擬似インターフェース回路部６３の
サイズを縮小化することが考えられるが、実際のＳＳＴ
Ｌインターフェース５６と乖離することになり、擬似I/
Oインターフェース信号dDQと外部I/Oインターフェース
信号DQとのズレは大きくなる。
【００３３】そこで、図２５に示すような擬似インター
フェース回路部７１が提案されている。この擬似インタ
ーフェース回路部７１の出力部は１個のＰＭＯＳトラン
ジスタQ3からなる。ＰＭＯＳトランジスタQ3のソースは
高電位電圧電源VDDに接続され、ＰＭＯＳトランジスタQ
3のドレインは擬似信号入力バッファ６４に接続されて
いる。そして、ＰＭＯＳトランジスタQ3のゲートに内部
クロック信号CKが入力する。
【００３４】擬似インターフェース回路部７１のインタ
ーフェース部はプルアップ抵抗R16、プルダウン抵抗R17
及び容量C12を備えている。プルアップ抵抗R16は、一端
がＰＭＯＳトランジスタQ3のドレインに接続され、他端
が高電位電圧電源VDDに接続されている。プルダウン抵
抗R17及び容量C12は、それぞれ一端がＰＭＯＳトランジ
スタQ3のドレインに接続され、他端がそれぞれ低電位電
圧電源VSSに接続されている。
【００３５】そして、ＰＭＯＳトランジスタQ3がオフの
時、ノードn1の電位Vn1は、 Vn1＝VDD｛R17／（R16＋R17）｝ となる。
【００３６】従って、ＰＭＯＳトランジスタQ3の製造バ
ラツキに関係なく、レベル（ノードn1の電位Vn1を任意
に設定できる。しかも、擬似インターフェース回路部７
１では、高電位電圧電源VDDから低電位電圧電源VSSに貫
通する電流を抑えるために、プルダウン抵抗R17の抵抗
値を大きくしている。つまり、擬似Ｉ／Ｏインターフェ
ース信号の波形の立ち下がり時に、プルダウン抵抗R17
に流れる電流が、先の擬似インターフェース回路部６３
のＮＭＯＳトランジスタQ12に流れる電流より小さくな
るように抵抗R16，R17の値を設定している。従って、高
電位電圧電源VDDから低電位電圧電源VSSに貫通する電流
を抑え消費電力の低減が図られる。
【００３７】
【発明が解決しようとする課題】ところで、この擬似イ
ンターフェース回路部７１では、ノードn1の電位Vn1
（擬似I/Oインターフェース信号dDQ）の立ち上がり波形
は、前記擬似インターフェース回路部６３の擬似I/Oイ
ンターフェース信号dDQの立ち上がり波形と同じであ
る。
【００３８】しかしながら、この擬似インターフェース
回路部７１では、高電位電圧電源VDDから低電位電圧電
源VSSに貫通する電流を抑えるために、プルダウン抵抗R
17の抵抗値を大きくしているため、擬似I/Oインターフ
ェース信号dDQの立ち下がり波形は緩やかになる。
【００３９】その結果、外部クロック信号CLKがさらな
る高周波化が進むと、次段の擬似信号入力バッファ６４
での正確な判定が行なわれなくなる。つまり、図２９に
示すように、擬似I/Oインターフェース信号dDQの立ち下
がり波形が緩やかになることによって、次の外部クロッ
ク信号CLKの立ち上がりに基づく内部クロック信号CKの
立ち上がりによって、同擬似I/Oインターフェース信号d
DQは完全に理論振幅のＬレベルまで立ち下がる前に再び
立ち上がることになる。その結果、図３０に示すよう
に、擬似I/Oインターフェース信号dDQのレベルが擬似信
号入力バッファ６４の判定レベル（基準信号VREF）に到
達する時間ｔＰＤ２は、本来完全に立ち下がったレベル
から判定レベルまで到達する本来のタイミング時間ｔＰ
Ｄ１より短くなるため、精度の低い内部クロック信号CK
となりジッターを発生させる要因となっていた。
【００４０】本発明の目的は、精度の高いタイミング信
号を生成することができるタイミング信号発生回路、Ｄ
ＬＬ回路、半導体記憶装置を提供することにある。又、
本発明の目的は、精度の高いクロック信号の位相制御が
ができる可変遅延回路を提供することにある。
【００４１】
【課題を解決するための手段】請求項１及び請求項２に
記載の発明によれば、能動回路にて第１レベルに設定さ
れたタイミング信号が受動回路にて第２レベルに遷移す
るとき、信号遷移加速回路にて第２レベルへの遷移が加
速される。このタイミング信号が第１レベルから第２レ
ベルに遷移する時の波形は、タイミング信号が能動回路
にて急峻に第２レベルから第１レベルに遷移する時の波
形と同様に、急峻な波形となることから、精度の高いタ
イミング信号が生成される。
【００４２】請求項３に記載の発明によれば、能動回路
にて第１レベルに設定されたタイミング信号が受動回路
にて第２レベルに遷移するとき、信号遷移加速回路にて
第２レベルへの遷移が加速される。このタイミング信号
が第１レベルから第２レベルに遷移する時の波形は、タ
イミング信号が能動回路にて急峻に第２レベルから第１
レベルに遷移する時の波形と同様に、急峻な波形となる
ことから、精度の高いタイミング信号が生成される。そ
の結果、この精度の高いタイミング信号と外部クロック
信号の位相を比較し、その比較結果に基づいて該外部ク
ロック信号の位相を制御することから、ＤＬＬ回路が生
成する内部クロック信号も精度の高い信号となる。
【００４３】請求項４に記載の発明によれば、精度の高
い内部クロック信号が生成されることから、より高速動
作が可能となる。請求項５に記載の発明によれば、各遅
延素子に対してノイズ低減用のフィルタ素子を設けたこ
とにより、電源配線にノイズが発生しても該各遅延素子
毎に対応するノイズ低減用のフィルタ素子が該ノイズを
吸収する。その結果、ノイズによって各遅延素子の動作
変動のバラツキは低減されることから、精度の精度の高
い内部クロック信号の位相制御を行うことができる。
【００４４】請求項６に記載の発明によれば、各遅延素
子の非動作時に各遅延素子に代わって電力消費回路が電
源配線を介して電力消費する。つまり、この各遅延素子
の非動作時においても、電源配線には電力消費回路によ
り電流が流れる。そして、各遅延素子が動作を開始して
電力消費回路の電力消費停止して各遅延素子の動作に基
づいく電力消費が開始されても、先の電力消費回路の電
力消費から各遅延素子の動作による電力消費に移るだけ
なので、電源配線に供給される電圧変動は小さい。その
結果、電源電圧変動によって各遅延素子の動作変動のバ
ラツキは低減されることから、精度の精度の高い内部ク
ロック信号の位相制御を行うことができる。
【００４５】
【発明の実施の形態】（第１実施形態）以下、本発明を
ＳＤＲＡＭに具体化した一実施形態を図面に従って説明
する。
【００４６】図１は、データの出力タイミングを制御す
る内部クロック信号を生成するＤＬＬ回路を備えたＳＤ
ＲＡＭのブロック回路を示す。図１において、半導体記
憶装置としてのＳＤＲＡＭ１は、メモリ回路ブロック２
を有し、そのメモリ回路ブロック２にはリードデータを
出力するデータ出力バッファ２ａを備えている。又、Ｓ
ＤＲＡＭ１は、ＤＬＬ回路３を有している。ＤＬＬ回路
３は、クロック入力バッファ３ａ、可変遅延回路として
の遅延回路部３ｂ、タイミング信号発生回路としての擬
似インターフェース回路部３ｃ、擬似信号入力バッファ
３ｄ、判定回路部３ｅ、遅延制御回路部３ｆを備えてい
る。
【００４７】尚、本実施形態のＳＤＲＡＭ１の全体構成
は、図１から明らかなように、前記図２１で説明した従
来のＳＤＲＡＭ５０と同じである。そして、本実施形態
では、ＳＤＲＡＭ１に備えたＤＬＬ回路３を構成する遅
延回路部３ｂと擬似インターフェース回路部３ｃの内部
構成が、従来の遅延回路部６２と擬似インターフェース
回路部６３の内部構成と相違する。従って、説明の便宜
上、従来と相違する遅延回路部３ｂと擬似インターフェ
ース回路部３ｃについてのみ説明し、他の部分は従来の
ＳＤＲＡＭ５０と同じである説明の便宜上省略する。
【００４８】［擬似インターフェース回路部３ｃ］ま
ず、擬似インターフェース回路部３ｃについて説明す
る。図２は、擬似インターフェース回路部３ｃを説明す
るための回路図を示す。
【００４９】図２において、擬似インターフェース回路
部３ｃの出力部は、能動回路を構成する１個のＰＭＯＳ
トランジスタQ21を有している。ＰＭＯＳトランジスタQ
21のソースは高電位電圧電源VDDに接続され、ＰＭＯＳ
トランジスタQ21のドレインは擬似信号入力バッファ３
ｄに接続されている。そして、ＰＭＯＳトランジスタQ2
1のゲートには出力制御回路を構成するインバータ回路
１１を介して遅延回路部３ｂからのクロック信号として
の内部クロック信号CKが入力される。尚、本実施形態で
は、ＰＭＯＳトランジスタQ21の駆動能力を大きなもの
とし、同ＰＭＯＳトランジスタQ21がオンした時、後記
する容量C21に大きな電流が流れ込むようにしてタイミ
ング信号としての擬似I/Oインターフェース信号dDQの立
ち上がり波形を急峻にするようになっている。
【００５０】擬似インターフェース回路部３ｃのインタ
ーフェース部は、抵抗分割回路を構成する抵抗R21，R22
と容量C21を備えている。抵抗R21は、一端がＰＭＯＳト
ランジスタQ21のドレインに接続され、他端が高電位電
圧電源VDDに接続されている。抵抗R22及び容量C21は、
それぞれ一端がＰＭＯＳトランジスタQ21のドレインに
接続され、他端がそれぞれ低電位電圧電源VSSに接続さ
れている。
【００５１】つまり、抵抗R21，R22とで、ＳＳＴＬイン
ターフェース５６と近似する擬似I/Oインターフェース
信号dDQの理論振幅のレベルを設定する。尚、本実施形
態では、抵抗R21，R22の抵抗値は高抵抗値であって、同
抵抗R21，R22を介して流れる貫通電流が小さくなるよう
にしている。又、容量C21は、ＳＳＴＬインターフェー
ス５６の負荷容量と整合をとるための容量である。
【００５２】又、擬似インターフェース回路部３ｃは、
信号遷移加速回路１２を備えている。信号遷移加速回路
１２は、ＮＭＯＳトランジスタQ22と放電制御回路１２
ａを備えている。ＮＭＯＳトランジスタQ22のドレイン
は、ＰＭＯＳトランジスタQ21のドレインに接続され、
ＮＭＯＳトランジスタQ22のソースは低電位電圧電源VSS
に接続されている。ＮＭＯＳトランジスタQ22のゲート
は、放電制御回路１２ａからの制御信号SXが入力され
る。
【００５３】放電制御回路１２ａは、２個の第１及び第
２ナンド回路１３，１４、３個のインバータ回路１５，
１６，１７及び遅延回路１８を備えている。第１ナンド
回路１３は、前記インバータ回路１１を介して内部クロ
ック信号CKが反転した反転内部クロック信号SAを入力す
るとともに、スタンバイ信号SBを入力する。スタンバイ
信号SBは、ＳＤＲＡＭ１がスタンバイ状態の時、即ち、
外部装置から外部クロック信号CLKが入力されていない
時、Ｌレベル（低電位）となり、外部クロック信号CLK
が入力されている時、Ｈレベル（高電位）となる信号で
ある。このスタンバイ信号SBは、ＳＤＲＡＭ１内に設け
た図示しないスタンバイ信号生成回路から出力される。
【００５４】従って、第１ナンド回路１３の出力は、ス
タンバイ状態でないとき、反転内部クロック信号SAがＨ
レベル（内部クロック信号CKがＬレベル）になるたび毎
に、Ｌレベルとなる。
【００５５】第１ナンド回路１３の出力は、第１インバ
ータ回路１５を介して第２ナンド回路１４に出力され
る。又、第１ナンド回路１３の出力は、第１及び第２イ
ンバータ回路１５，１６を介して遅延回路１８に出力さ
れる。遅延回路１８は、本実施形態では、偶数個のイン
バータ回路にて構成されている。そして、その偶数個の
インバータ回路の数で決まる遅延時間teだけ遅延して第
２インバータ回路１６の出力は、第２ナンド回路１４に
出力される。
【００５６】従って、第２ナンド回路１４の出力は、第
１ナンド回路１３の出力がＬレベルになると、遅延回路
１８で決まる遅延時間teだけＬレベルとなる。第２ナン
ド回路１４の出力は第３インバータ回路１７に出力さ
れ、その第３インバータ回路１７の出力は制御信号SXと
して前記ＮＭＯＳトランジスタQ22のゲートに出力され
る。
【００５７】つまり、内部クロック信号CKがＬレベル
（反転内部クロック信号CKがＨレベル）になると、前記
ＰＭＯＳトランジスタQ21がオフする。これとともに、
第１ナンド回路１３の出力がＬレベルとなるため、制御
信号SXが遅延時間teだけＨレベルとなってＮＭＯＳトラ
ンジスタQ22をその遅延時間teだけオンさせる。
【００５８】従って、ＮＭＯＳトランジスタQ22がオン
している間、前記容量C21に充電されている電荷はＮＭ
ＯＳトランジスタQ22を介して引き抜かれる。従って、
図５に示すように、擬似信号入力バッファ３ｄに入力さ
れる擬似I/Oインターフェース信号dDQの立ち下がり波形
は、ＮＭＯＳトランジスタQ22がオンしている間（遅延
時間te）、立ち下がりが急峻となる。その結果、インタ
ーフェース部の抵抗R21，R22で設定した擬似Ｉ／Ｏイン
ターフェース信号dDQの理論振幅のＬレベルに短時間で
到達することになる。
【００５９】つまり、擬似インターフェース回路部３ｃ
に設けた信号遷移加速回路１２は、擬似I/Oインターフ
ェース信号dDQのＨレベルからＬレベルへ遷移する時間
を短縮する。
【００６０】［遅延回路部３ｂ］次に、遅延回路部３ｂ
について説明する。図３は遅延回路部３ｂを説明するた
めの回路図を示す。尚、説明の便宜上、前記した従来の
遅延回路部６２を構成する部分で共通の部分は符号を同
じにして説明する。
【００６１】遅延回路部３ｂを構成する遅延素子として
の遅延回路DM1〜DMnは所定方向に延在する電源配線とし
ての一対の電源線Lp，Ln間に前記延在方向に配置接続さ
れている。図４において、各遅延回路DM1〜DMnは、２個
のＣＭＯＳインバータ回路１９ａ，１９ｂと容量C13と
を備えている。
【００６２】そして、ＣＭＯＳインバータ回路１９ａ，
１９ｂのＰＭＯＳトランジスタのソースは電源線Lpに接
続され、高電位電圧電源VDDが印加される。ＣＭＯＳイ
ンバータ回路１９ａ，１９ｂのＮＭＯＳトランジスタの
ソースは電源線Lnに接続され、低電位電圧電源VSSが印
加される。容量C13の一端はＣＭＯＳインバータ回路１
９ａの出力端子とＣＭＯＳインバータ回路１９ｂの入力
端子との間に接続され、他端は電源線Lnに接続されてい
る。そして、この容量C13に充電される電荷及び充電さ
れた電荷の充放電時間によって、各遅延回路DM1〜DMnの
遅延時間は決まることになる。
【００６３】このように構成された遅延回路部３ｂの各
遅延回路DM1〜DMnには、それぞれ安定化容量Cs1〜Csnが
並列に接続されている。そして、電圧電源VDD，VSSがノ
イズによって変動した時、この安定化容量Cs1〜Csnでそ
の変動を吸収する。又、各安定化容量Cs1〜Csnは、電源
線Lp，Lnを介して供給される高電位及び低電位電圧電源
VDD，VSSによって充電される。そして、それぞれ遅延回
路DM1〜DMnが外部クロック信号CLKに基づいて動作する
時、それぞれ安定化容量Cs1〜Csnの電荷を駆動電流とし
て供給するようになっている。
【００６４】次に上記のよう構成した実施形態の特徴を
以下に記載する。 （１）本実施形態によれば、擬似インターフェース回路
部３ｃは、抵抗R21、抵抗R22によってＳＳＴＬインター
フェース５６と近似する擬似I/Oインターフェース信号d
DQの理論振幅のレベルを設定し、容量C21によってＳＳ
ＴＬインターフェース５６の負荷容量と整合をとるよう
にした。
【００６５】又、擬似インターフェース回路部３ｃに信
号遷移加速回路１２を設けた。信号遷移加速回路１２
は、内部クロック信号CKがＬレベルからＨレベル（内部
クロック信号CKがＨレベルからＬレベル）になると、予
め定めた一定時間（遅延時間te）の間だけ容量C21に充
電された電荷を引き抜くようにした。
【００６６】従って、抵抗R21、抵抗R22によってその理
論振幅のレベルが設定される擬似I/Oインターフェース
信号dDQの立ち下がり波形は、その電荷を引き抜きによ
って急峻となり、その一定時間経過後は緩やかに立ち下
がる。
【００６７】従って、擬似I/Oインターフェース信号dDQ
の立ち下がりは、次の擬似I/Oインターフェース信号dDQ
の立ち上がりタイミングまでに、理論振幅のＬレベルま
で立ち下がることになる。つまり、内部クロック信号CK
に基づいて生成される擬似I/Oインターフェース信号dDQ
において、内部クロック信号CKの周期が短くなっても、
擬似I/Oインターフェース信号dDQの波形を次の擬似I/O
インターフェース信号dDQの立ち上がりタイミングまで
に、理論振幅のＬレベルまで立ち下げることができる。
【００６８】言い換えれば、内部クロック信号CKの周期
が短くなっても、擬似I/Oインターフェース信号dDQの立
ち上がりは、理論振幅のＬレベルのレベルから立ち上が
るようにした。
【００６９】その結果、図５に示すように、擬似信号入
力バッファ３ｄにおいて、擬似I/Oインターフェース信
号dDQのレベルが立ち上がりを開始してから（外部クロ
ック信号CLKの立ち上がり開始から）判定レベル（基準
信号VREF）を超えるタイミング時間tPD5，tPD6の判定
は、内部クロック信号CK（即ち外部クロック信号CLK）
の周期が短くなっても、常に正確に判定することができ
る。
【００７０】しかも、判定回路部３ｅは、この精度の高
い擬似I/Oインターフェース信号dDQを使って外部クロッ
ク信号CLKと比較することができることから、精度の高
い内部クロック信号CKを生成でき、ジッターを抑制する
ことができる。
【００７１】（２）本実施形態では、擬似インターフェ
ース回路部３ｃのインターフェース部に設けた抵抗R2
1、R22を高抵抗値にした。従って、抵抗R21、R22を介し
て流れる貫通電流が抑えられ消費電流の低減を図ること
ができる。
【００７２】（３）本実施形態では、擬似インターフェ
ース回路部３ｃの出力部に設けたＮＭＯＳトランジスタ
Q22を駆動能力を大きなものにした。従って、擬似I/Oイ
ンターフェース信号dDQの立ち下がり波形を急峻にする
ことができる。内部クロック信号CK（即ち外部クロック
信号CLK）の周期が短くなっても、精度の高い擬似I/Oイ
ンターフェース信号dDQを生成することができる。
【００７３】（４）本実施形態では、遅延回路部３ｂの
遅延回路DM1〜DMnに対してそれぞれ安定化容量Cs1〜Csn
を並列に接続した。そして、電源線Lp，Lnを介して供給
される高電位及び低電位電圧電源VDD，VSSを各安定化容
量Cs1〜Csnに充電し、その充電電圧に基づいてそれぞれ
遅延回路DM1〜DMnを駆動するようにした。従って、各遅
延回路DM1〜DMnの駆動電源はほぼ等しくなり、駆動電源
の変動を小さくでき、各遅延回路DM1〜DMnごとの遅延時
間の変動を小さくすることができる。
【００７４】しかも、高電位及び低電位電圧電源VDD，V
SSがノイズによって急激に変動しても、安定化容量Cs1
〜Csnが吸収するため、各遅延回路DM1〜DMnに供給され
る駆動電源の変動は小さく抑えられ、各遅延回路DM1〜D
Mnの遅延時間の変動も小さく抑えることができる。
【００７５】その結果、精度の高い内部クロック信号CK
を生成することができ、内部クロック信号CKのジッター
を抑制することができる。つまり、図２６で示した従来
の遅延回路部６２において、電源線Lp，Ln間に接続され
た各遅延回路DM1〜DMnに供給される電圧は相違する。こ
れは、電源線Lp，Lnの前端部間及び後端部間に容量Cz
1，Cz2を設けても電圧は相違する。つまり、各遅延回路
DM1〜DMnの内、高電位及び低電位電圧電源VDD，VSSより
遠い後段の遅延回路ほど供給電圧は小さくなる。これ
は、電源線Lp，Lnの抵抗Rx（図２６参照）に起因する。
【００７６】図３１は従来の遅延回路部６２の各遅延回
路DM1〜DMnに対する供給電圧Ｖとの関係を示す特性線Zv
と、その各遅延回路DM1〜DMnに対する遅延時間tPDとの
関係を示す特性線Ztとを示す。図３１から明らかなよう
に、高電位及び低電位電圧電源VDD，VSSより遠い後段の
遅延回路ほど供給電圧Ｖは小さくなるとともに、遅延時
間tPDは長くなる。
【００７７】図６は、本実施形態の遅延回路部３ｂの各
遅延回路DM1〜DMnに対する供給電圧Ｖとの関係を示す特
性線Zvと、その各遅延回路DM1〜DMnに対する遅延時間tP
Dとの関係を示す特性線Ztとを示す。
【００７８】図６から明らかなように、本実施形態の遅
延回路部３ｂは、各遅延回路DM1〜DMnに供給される電圧
Ｖの変動は小さいことがわかる。従って、各遅延回路DM
1〜DMnの遅延時間tPDの変動も小さくなる。
【００７９】（第２実施形態）本発明の第２実施形態に
ついて図７に従って説明する。尚、本実施形態では、前
記第１実施形態で説明した擬似インターフェース回路部
３ｃが相違するだけなので、その相違する部分について
説明する。
【００８０】図７は、本実施形態の擬似インターフェー
ス回路部２１の回路図を示す。尚、説明便宜上、第１実
施形態と同じ部分については符号を同じにして詳細な説
明を省略する。
【００８１】図７において、擬似インターフェース回路
部２１のインターフェース部には、抵抗分割回路を構成
する４個の抵抗R31，R32，R33，R34、ＮＭＯＳトランジ
スタQ31及びスイッチSW1，SW2を有している。
【００８２】抵抗R31は、一端がＰＭＯＳトランジスタQ
21のドレインに接続され、他端が高電位電圧電源VDDに
接続されている。抵抗R32は、一端がＰＭＯＳトランジ
スタQ21のドレインに接続され、他端が抵抗R33，R34を
介してＮＭＯＳトランジスタQ31のドレインに接続され
ている。そのＮＭＯＳトランジスタQ31のソースは低電
位電圧電源VSSに接続されている。ＮＭＯＳトランジス
タQ31のゲートはスタンバイ信号SBを入力する。
【００８３】前記抵抗R33，R34には、それぞれスイッチ
SW1，SW2が並列に接続されている。スイッチSW1，SW2
は、レベル調整制御信号に基づいて適宜オン・オフ制御
されるようになっている。このレベル調整制御信号はＳ
ＤＲＡＭ１の内部の図示しない制御回路から出力され
る。従って、スイッチSW1，SW2を適宜選択してオン・オ
フすることによって、ＳＳＴＬインターフェース５６と
近似する擬似I/Oインターフェース信号dDQの理論振幅の
レベルを調整することができる。
【００８４】又、擬似インターフェース回路部２１の信
号遷移加速回路２１ａに設けたＮＭＯＳトランジスタQ2
2のソースは、ダイオードD1を介して低電位電圧電源VSS
に接続されている。
【００８５】次に、上記のように構成した実施形態の特
徴を以下に記載する。本実施形態によれば、上記第１実
施形態で詳述した擬似インターフェース回路部３ｄと同
様な特徴を有する他に以下のような特徴を有する。
【００８６】（１）本実施形態によれば、４個の抵抗R3
1，R32，R33，R34と２個のスイッチSW1，SW2を設けた。
そして、スイッチSW1，SW2を適宜選択してオン・オフす
ることによって、ＳＳＴＬインターフェース５６と近似
する擬似I/Oインターフェース信号dDQの理論振幅のレベ
ルを調整することができる。
【００８７】（２）本実施形態によれば、ＮＭＯＳトラ
ンジスタQ31を設け、スタンバイ信号SBがＨレベルの時
にオン状態にし、スタンバイ信号SBがＬレベルの時（ス
タンバイ状態の時）にオフ状態にした。
【００８８】従って、スタンバイ状態の時には、抵抗R3
1，R32，R33，R34及びＮＭＯＳトランジスタQ31を介し
て貫通電流が流れないため、消費電力のさらなる低減を
図ることができる。
【００８９】（３）本実施形態によれば、ＮＭＯＳトラ
ンジスタQ22のソースと低電位電圧電源VSSの間にダイオ
ードD1を設けた。従って、ＮＭＯＳトランジスタQ22が
オンして、容量C21の電荷を引く抜くとき、電荷を引き
抜き過ぎて擬似I/Oインターフェース信号dDQのＬレベル
のレベルが理論振幅より下がらないように、ダイオード
D1のダイオード電圧で保証することができる。
【００９０】尚、本実施形態では、スイッチSW1，SW2を
特に限定していなかったが、例えばＭＯＳトランジスタ
で具体化してもよい。又、スイッチSW1，SW2をヒューズ
に代えて該ヒューズを適宜切断して調整するようにして
もよい。
【００９１】（第３実施形態）本発明の第３実施形態に
ついて図８に従って説明する。尚、本実施形態も、第２
実施形態と同様に前記第１実施形態で説明した擬似イン
ターフェース回路部３ｃが相違するだけなので、その相
違する部分について説明する。
【００９２】図８は、本実施形態の擬似インターフェー
ス回路部２２の回路図を示す。尚、説明便宜上、第１実
施形態と同じ部分については符号を同じにして詳細な説
明を省略する。
【００９３】まず、本実施形態の擬似インターフェース
回路部２２は、スタンバイ状態の場合にＨレベル、スタ
ンバイ状態でない場合にＬレベルとなるスタンバイ信号
SBXとなる点が相違する。
【００９４】図８において、擬似インターフェース回路
部２２のインターフェース部の抵抗R21はＰＭＯＳトラ
ンジスタQ33を介して高電位電圧電源VDDに接続されてい
る。ＰＭＯＳトランジスタQ33のゲートは前記スタンバ
イ信号SBXを入力する。
【００９５】従って、ＳＤＲＡＭ１がスタンバイ状態の
ときにはＰＭＯＳトランジスタQ33はオフ状態となる。
擬似インターフェース回路部２２の信号遷移加速回路２
３に設けた放電制御回路２３ａは、ナンド回路２４、ノ
ア回路２５、２個のインバータ回路２６，２７及び遅延
回路２８を備えている。
【００９６】ナンド回路２４は、前記インバータ回路１
１を介して内部クロック信号CKを入力するとともに、イ
ンバータ回路２６を介してスタンバイ信号SBXを入力す
る。従って、ナンド回路２４の出力は、スタンバイ状態
でないとき、反転内部クロック信号CKがＨレベル（内部
クロック信号CKがＬレベル）になるたび毎に、Ｌレベル
となる。
【００９７】ナンド回路２４の出力は、ノア回路２５に
出力される。又、ナンド回路２４の出力は、インバータ
回路２７を介して遅延回路２８に出力される。遅延回路
２８は、本実施形態では、偶数個のインバータ回路にて
構成されている。そして、インバータ回路２７の出力
は、その偶数個のインバータ回路の数で決まる遅延時間
teだけ遅延してノア回路２５に出力される。
【００９８】従って、ノア回路２５の出力は、ナンド回
路２４の出力がＬレベルになると、遅延回路１８で決ま
る遅延時間teだけＨレベルとなる。そして、ノア回路２
５の出力は制御信号SXとして前記ＮＭＯＳトランジスタ
Q22のゲートに出力される。従って、第１実施形態と同
様に、ＰＭＯＳトランジスタQ21がオフすると、ＮＭＯ
ＳトランジスタQ22は遅延時間teだけオンする。
【００９９】又、ＮＭＯＳトランジスタQ22のソースに
は、ＮＭＯＳトランジスタQ34を介して低電位電圧電源V
SSに接続されている。このＮＭＯＳトランジスタQ34
は、そのゲートはドレインに接続されていて、ＮＭＯＳ
トランジスタQ22のオンとともにオンしてオン抵抗とし
て使用されている。
【０１００】本実施形態によれば、上記第１実施形態で
詳述した擬似インターフェース回路部３ｄと同様な特徴
を有する他に以下のような特徴を有する。 （１）本実施形態によれば、ＰＭＯＳトランジスタQ33
を設け、スタンバイ信号SBXがＬレベルの時にオン状態
にし、スタンバイ信号SBがＨレベルの時（スタンバイ状
態の時）にオフ状態にした。
【０１０１】従って、スタンバイ状態の時には、抵抗R2
1，R22及びＰＭＯＳトランジスタQ33を介して貫通電流
が流れないため、消費電力のさらなる低減を図ることが
できる。
【０１０２】（２）本実施形態によれば、ＮＭＯＳトラ
ンジスタQ22のソースと低電位電圧電源VSSの間にＮＭＯ
ＳトランジスタQ34を設けた。従って、ＮＭＯＳトラン
ジスタQ22がオンして、容量C21の電荷を引く抜くとき、
電荷を引き抜き過ぎて擬似I/Oインターフェース信号dDQ
のＬレベルのレベルが理論振幅より下がらないように、
ＮＭＯＳトランジスタQ34のオン抵抗で制限することが
できる。
【０１０３】（第４実施形態）本発明の第４実施形態に
ついて図９に従って説明する。尚、本実施形態も、同様
に前記第１実施形態で説明した擬似インターフェース回
路部３ｃが相違するだけなので、その相違する部分につ
いて説明する。
【０１０４】図９は、本実施形態の擬似インターフェー
ス回路部３０の回路図を示す。尚、説明便宜上、第１実
施形態と同じ部分については符号を同じにして詳細な説
明を省略する。
【０１０５】図９において、擬似インターフェース回路
部３０のインターフェース部の抵抗R21はＰＭＯＳトラ
ンジスタQ35を介して高電位電圧電源VDDに接続されてい
る。又、抵抗R22はＮＭＯＳトランジスタQ36を介して低
電位電圧電源VSSに接続されている。
【０１０６】そして、ＰＭＯＳトランジスタQ35のゲー
トは前記スタンバイ信号SBXを入力する。又、ＮＭＯＳ
トランジスタQ36のゲートは前記スタンバイ信号SBXをイ
ンバータ回路３１を介して入力する。
【０１０７】従って、ＳＤＲＡＭ１がスタンバイ状態の
ときにはＰＭＯＳトランジスタQ35及びＮＭＯＳトラン
ジスタQ36はオフ状態となる。従って、本実施形態の擬
似インターフェース回路部３０は、第１実施形態の擬似
インターフェース回路部３ｄの特徴に加えて、スタンバ
イ状態の時には、抵抗R21，R22、ＰＭＯＳトランジスタ
Q35及びＮＭＯＳトランジスタQ36を介して貫通電流が流
れないため、消費電力のさらなる低減を図ることができ
る。
【０１０８】さらに、前記スタンバイ信号SBXはスタン
バイ時だけでなく、必要な時間だけ活性化する制御信号
としてもよい。 （第５実施形態）本発明の第５実施形態について図１０
に従って説明する。尚、本実施形態も、同様に前記第１
実施形態で説明した擬似インターフェース回路部３ｃが
相違するだけなので、その相違する部分について説明す
る。
【０１０９】図１０は、本実施形態の擬似インターフェ
ース回路部３１の回路図を示す。尚、説明便宜上、第１
実施形態と同じ部分については符号を同じにして詳細な
説明を省略する。
【０１１０】図１０において、擬似インターフェース回
路部３１の信号遷移加速回路３２は、容量C31にて構成
している。容量C31の一端はＰＭＯＳトランジスタQ21の
ドレインに接続し、他端は放電イネーブル信号を入力し
たものである。そして、反転内部クロック信号SAがＬレ
ベルからＨレベルに立ち上ると、前記遅延時間teに相当
する一定時間、Ｌレベルの放電イネーブル信号が容量C3
1に印加して、容量C21に蓄積されている電荷を容量C31
に分配するようにする。従って、擬似I/Oインターフェ
ース信号dDQの立ち下がり波形は、急峻に立ち下がる波
形となる。
【０１１１】このように、本実施形態の擬似インターフ
ェース回路部３１は、第１実施形態の擬似インターフェ
ース回路部３ｄの特徴に加えて、信号遷移加速回路３２
の回路構成が容量C31という非常に簡単な構成で実施す
るすることができる。
【０１１２】（第６実施形態）本発明の第６実施形態に
ついて図１１、図１２に従って説明する。尚、本実施形
態は、前記第１実施形態で説明した遅延回路部３ｂが相
違するだけなので、その相違する部分について説明す
る。
【０１１３】図１１は、本実施形態の遅延回路部４０の
回路図を示す。尚、説明便宜上、第１実施形態と同じ部
分については符号を同じにして詳細な説明を省略する。
図１１において、遅延回路部４０を構成する各遅延回路
DM1〜DMnは、それぞれ抵抗Ra1〜Ranを介して電源線Lpに
接続されている。又、各遅延回路DM1〜DMnは、それぞれ
抵抗Rb1〜Rbnを介して電源線Lnに接続されている。そし
て、各抵抗Ra1〜Ran，Rb1〜Rbnは、各安定化容量Cs1〜C
snとの間でローパスフィルタを構成する。つまり、各遅
延回路DM1〜DMnに対してそれぞれローパスフィルタを設
けている。
【０１１４】従って、本実施形態では、第１実施形態の
遅延回路部３ｂの特徴に加えて、高電位及び低電位電圧
電源VDD，VSSがノイズによって急激に変動しても、各遅
延回路DM1〜DMnに供給される駆動電源の変動はさらに小
さく抑えることができ、各遅延回路DM1〜DMnごとで遅延
時間の変動を小さくことができる。その結果、精度の高
い内部クロック信号CKを生成することができ、内部クロ
ック信号CKのジッターを抑制することができる。
【０１１５】ちなみに、図２７は、ローパスフィルタを
備えた従来の別の遅延回路部を示す。この遅延回路部
は、電源線Lp，Lnの前端部に抵抗Rz1，Rz2を設け、抵抗
Rz1，Rz2と容量Cz1，Cz2でローパスフィルタを構成して
全遅延回路DM1〜DMnに対する電源電圧の変動を抑えるも
のであった。そして、図３２は、その従来の遅延回路部
の各遅延回路DM1〜DMnに対する供給電圧Ｖとの関係を示
す特性線Zvと、その各遅延回路DM1〜DMnに対する遅延時
間tPDとの関係を示す特性線Ztとを示す。
【０１１６】図３２から明らかなように、この遅延回路
部においてもこの高電位及び低電位電圧電源VDD，VSSよ
り遠い後段の遅延回路ほど供給電圧Ｖは小さくなるとと
もに、遅延時間tPDは長くなっていた。これは、遅延回
路部のローパスフィルタは、全ての遅延回路DM1〜DMnに
対して１つのローパスフィルタで補償しているからと考
えられる。
【０１１７】これに対して、本実施形態の遅延回路部４
０は図１２に示すように、両特性線Zv，Ztは、図３２に
比べて遥に平坦となる。つまり、各遅延回路DM1〜DMnに
対してそれぞれローパスフィルタを設けていことから、
変動を遅延回路DM1〜DMnのローパスフィルタが吸収する
ことから、駆動電源の変動及び遅延時間の変動を小さく
ことができる。
【０１１８】（第７実施形態）本発明の第７実施形態に
ついて図１３〜図１６に従って説明する。尚、本実施形
態は、前記第１実施形態で説明した遅延回路部３ｂが相
違するだけなので、その相違する部分について説明す
る。
【０１１９】図１３は、本実施形態の遅延回路部４１の
回路図を示す。尚、説明便宜上、第１実施形態と同じ部
分については符号を同じにして詳細な説明を省略する。
図１３において、遅延回路部４１を構成する各遅延回路
DM1〜DMnに電源を供給する電源線Lp，Lnの終端間にダミ
ーロード回路４２が設けられている。ダミーロード回路
４２は、図１４に示すように、駆動用のＮＭＯＳトラン
ジスタQ41と、２個のオン抵抗用のＮＭＯＳトランジス
タQ42，Q43とを備えている。駆動用のＮＭＯＳトランジ
スタQ41は、そのドレインが電源線Lpに接続され、ソー
スが２個のオン抵抗用のＮＭＯＳトランジスタQ42，Q43
を介して電源線Lnに接続されている。２個のオン抵抗用
のＮＭＯＳトランジスタQ42，Q43のゲートとドレインは
それぞれ接続され、駆動用のＮＭＯＳトランジスタQ41
がオンすると、それぞれオンし、ＮＭＯＳトランジスタ
Q42，Q43のオン抵抗にて定電流回路を構成するようにな
っている。尚、本実施形態では、ＮＭＯＳトランジスタ
Q42，Q43のオン抵抗の合計の抵抗値は、電源線Lp，Lnの
配線抵抗値（寄生抵抗値）より大きな値に設定されてい
る。
【０１２０】駆動用のＮＭＯＳトランジスタQ41のゲー
トには、ダミー制御回路４３からのイネーブル信号ENが
入力される。ダミー制御回路４３は、遅延回路部３ｂの
初段の遅延回路DM1に入力される外部クロック信号CLK
（図１４では他と区別するために「CLK0」と記す）と、
遅延回路部４１の最後段の遅延回路DMnから出力される
外部クロック信号CLK（図１４では他と区別するために
「CLKn」と記す）とを入力する。
【０１２１】ダミー制御回路４３は、両外部クロック信
号CLK0，CLKnに基づいて遅延回路部４１の動作期間T1と
非動作期間T2を判定する。そして、ダミー制御回路４３
は遅延回路部４１の非動作期間T2に前記駆動用のＮＭＯ
ＳトランジスタQ41をオンさせるためのＨレベルのイネ
ーブル信号ENを出力する。又、ダミー制御回路４３は遅
延回路部４１の動作期間T1に前記駆動用のＮＭＯＳトラ
ンジスタQ41をオフさせるためのＬレベルのイネーブル
信号ENを出力する。
【０１２２】尚、遅延回路部４１の動作期間T1とは、初
段の遅延回路DM1にＨレベル（又はＬレベル）に反転し
た外部クロック信号CLK0が入力され、その外部クロック
信号CLK0に基づいて遅延回路部４１の各遅延回路DM1〜D
Mnが順次動作して最後段の遅延回路DMnからＨレベル
（又はＬレベル）に反転した外部クロック信号CLKnが出
力されるまでの期間をいう。遅延回路部４１の非動作期
間T2とは、最後段の遅延回路DMnからＨレベル（又はＬ
レベル）に反転した外部クロック信号CLKnが出力された
後から、初段の遅延回路DM1にＬレベル（又はＨレベ
ル）に反転した外部クロック信号CLK0が入力されるまで
の間をいう。
【０１２３】従って、遅延回路部４１の非動作期間T2に
は、駆動用のＮＭＯＳトランジスタQ41がオンしてダミ
ーロード回路４２には高電位及び低電位電圧電源VDD，V
SSに基づいてダミーロード電流Idが流れる。反対に、遅
延回路部４１の動作期間T1には、駆動用のＮＭＯＳトラ
ンジスタQ41がオフしてダミーロード回路４２にはダミ
ーロード電流Idは流れない。
【０１２４】つまり、電源線Lp，Lnは、遅延回路部４１
の動作期間T1には各遅延回路DM1〜DMnで消費される駆動
電流Isが流れ、遅延回路部４１の非動作期間T2にはダミ
ーロード回路４２で消費されるダミーロード電流Idが流
れることになる。その結果、常に電源線Lp，Lnには一定
の値の電流が流れているため、遅延回路部４１の動作期
間T1の高電位電圧VDDの変動は図１５に示すように殆ど
なくなる。
【０１２５】詳述すると、図１６に示すダミーロード回
路４２のない場合には、電源線Lp，Lnは、遅延回路部４
１の動作期間T1にのみ各遅延回路DM1〜DMnで消費される
駆動電流Isが流れるため、電源線Lp，Lnの寄生抵抗の影
響を受けて高電位電圧VDDは変動していく。
【０１２６】これに対して、本実施形態の遅延回路部４
１では、遅延回路部４１の非動作期間T2にはダミーロー
ド回路４２（ＮＭＯＳトランジスタQ42，Q43のオン抵
抗）で消費されるダミーロード電流Idが流れる。このダ
ミーロード電流Idは、電源線Lp，Lnの寄生抵抗値より大
きな値のＮＭＯＳトランジスタQ42，Q43のオン抵抗を流
れる電流値である。つまり、遅延回路部４１の動作期間
T1に移って電源線Lp，Lnに流れる電流が各遅延回路DM1
〜DMnで消費される駆動電流Isに変わっても直前に寄生
抵抗値に左右されない大きなダミーロード電流Idが流れ
ていたことから、寄生抵抗による高電位電圧VDDの変動
は小さくなる。
【０１２７】その結果、図１６に示すダミーロード回路
４２のない場合のように、各遅延回路DM1〜DMnの遅延時
間tDPが相違するのに対して、本実施形態のダミーロー
ド回路４２を備えた遅延回路部４１は、図１５に示すよ
うに各遅延回路DM1〜DMnの遅延時間tDPは同一となる。
【０１２８】このように、本実施形態によれば、第１実
施形態の特徴に加えて、ダミーロード回路４２を設けた
ので、さらにより高精度の内部クロック信号CKを生成す
ることができ、内部クロック信号CKのジッターを抑制す
ることができる。
【０１２９】（第８実施形態）本発明の第８実施形態に
ついて図１７に従って説明する。尚、本実施形態は、前
記第７実施形態で説明したダミーロード回路４２が相違
するだけなので、その相違する部分について説明する。
【０１３０】図１７は、本実施形態のダミーロード回路
４４の回路図を示す。尚、説明便宜上、第７実施形態と
同じ部分については符号を同じにして詳細な説明を省略
する。
【０１３１】図１７において、ダミーロード回路４４
は、駆動用のＮＭＯＳトランジスタQ41のソースに定電
流回路を構成するＮＭＯＳトランジスタQ44を介して電
源線Lnに接続されている。ＮＭＯＳトランジスタQ44の
ゲートは、電流制御信号SGを入力する。電流制御信号SG
は、ＮＭＯＳトランジスタQ44のトレイン電流、即ち、
ダミーロード電流Idを調整する信号である。電流制御信
号SGは、ＳＤＲＡＭ１内の図示しない内部回路で生成さ
れる。
【０１３２】従って、本実施形態によれば、第７実施形
態の特徴に加えて、ダミーロード電流Idを調整でき、よ
り高精度の内部クロック信号CKを生成することができ、
内部クロック信号CKのジッターを抑制することができ
る。
【０１３３】（第９実施形態）本発明の第９実施形態に
ついて図１８及び図１９に従って説明する。尚、本実施
形態は、ダミーロード回路に特徴があるためその部分に
ついて説明する。図１８は本実施形態のダミーロード回
路４５の回路図を示し、ダミーロード回路４５は出力部
４６と発振部４７とを備えている。
【０１３４】出力部４６は、ＰＭＯＳトランジスタQ50
とＮＭＯＳトランジスタQ51を備えている。ＰＭＯＳト
ランジスタQ50のソースは高電位電圧電源VDDに接続さ
れ、ソースは発振部４７に接続されている。ＰＭＯＳト
ランジスタQ50のゲートは制御信号INZを入力する。ＮＭ
ＯＳトランジスタQ51のソースは低電位電圧電源VSSに接
続され、ドレインは発振部４７に接続されている。ＮＭ
ＯＳトランジスタQ51のゲートは制御信号INXを入力す
る。
【０１３５】前記遅延回路部４１が非動作期間T2になる
と、制御信号INZはＬレベルとなり、制御信号INXはＨレ
ベルとなる。従って、遅延回路部４１の最後段の遅延回
路DMnから外部クロック信号CLKnが出力されると、ＰＭ
ＯＳトランジスタQ50及びＮＭＯＳトランジスタQ51がオ
ンしそのオンを発振部４７に出力する。つまり、ＰＭＯ
ＳトランジスタQ50はＨレベルの信号を、ＮＭＯＳトラ
ンジスタQ51はＬレベルの信号を発振部４７に出力す
る。
【０１３６】発振部４７は、複数個（本実施形態では４
個）の差動型のインバータ回路４７ａ〜４７ｄとから構
成されている。各インバータ回路４７ａ〜４７ｄは、共
に同じ回路構成であって、差動増幅用のＮＭＯＳトラン
ジスタQ52，Q53、定電流用のＮＭＯＳトランジスタQ5
4、及び抵抗よりなる２個の負荷RLを有している。そし
て、初段のインバータ回路４７ａのＮＭＯＳトランジス
タQ52のゲートは前記ＮＭＯＳトランジスタQ51のドレイ
ンに接続されている。又、初段のインバータ回路４７ａ
のＮＭＯＳトランジスタQ53のゲートは前記ＰＭＯＳト
ランジスタQ50のドレインに接続されている。
【０１３７】又、初段のインバータ回路４７ａの出力端
子と２段のインバータ回路４７ｂの入力端子、２段のイ
ンバータ回路４７ｂの出力端子と３段のインバータ回路
４７ｃの入力端子、及び、３段のインバータ回路４７ｃ
の出力端子と最終段のインバータ回路４７ｄの入力端子
との間の接続は、同相となるように接続されている。そ
して、最終段のインバータ回路４７ｄの出力端子と初段
のインバータ回路４７ａの入力端子との間の接続だけ
は、逆相となるように接続されている。
【０１３８】従って、初段のインバータ回路４７ａの一
方の入力端子（ＮＭＯＳトランジスタQ52のゲート）に
Ｌレベル、他方の入力端子（ＮＭＯＳトランジスタQ53
のゲート）にＨレベルの信号が入力すると、次段のイン
バータ回路４７ｂの各入力端子に同相の信号が入力さ
れ、この状態が最終段のインバータ回路４７ｄまで続
く。そして、最終段のインバータ回路４７ｄから出力れ
る出力信号は、初段のインバータ回路４７ａに出力され
る。この時、最終段のインバータ回路４７ｄと初段のイ
ンバータ回路４７ａは逆相となるように接続されている
ため、初段のインバータ回路４７ａは反転動作する。初
段のインバータ回路４７ａが反転動作すると、次段のイ
ンバータ回路４７ｂが反転動作し、この状態が最終段の
インバータ回路４７ｄまで続く。以後、発振部４７はこ
の状態が繰り返されることになる。
【０１３９】又、各インバータ回路４７ａ〜４７ｄの定
電流用の各ＮＭＯＳトランジスタQ54のゲートには、イ
ネーブル信号φが入力される。イネーブル信号φは、遅
延回路部４１が非動作期間T2にはＨレベル、動作期間T1
にはＬレベルとなる信号である。尚、このイネーブル信
号φと前記制御信号INZ，INXは、図示しないダミー制御
回路にて生成される。このダミー制御回路は、前記外部
クロック信号CLK0，CLKnに基づいて生成されるようにな
っている。
【０１４０】尚、負荷RLは、本実施形態では抵抗で説明
したが、ＰＭＯＳトランジスタを使ってカレントミラー
回路にしてもよい。従って、遅延回路部４１の最後段の
遅延回路DMnから外部クロック信号CLKnが出力されて遅
延回路部４１が非動作期間T2に入ると、イネーブル信号
φ及び制御信号INZ，INXに基づいてＭＯＳトランジスタ
Q50，Q51，Q54がオンされる。従って、発振部４７は発
振動作を開始する。つまり、遅延回路部４１が非動作期
間T2には、ダミーロード回路４５は動作し同ダミーロー
ド回路４５において電流が消費される。
【０１４１】そして、やがて、遅延回路部４１の初段の
遅延回路DM1に新たな外部クロック信号CLK0が入力され
て遅延回路部４１が動作期間T1に入ると、イネーブル信
号φ及び制御信号INZ，INXに基づいてＭＯＳトランジス
タQ50，Q51，Q54がオフされる。このＭＯＳトランジス
タQ50，Q51，Q54のオフに基づいて、発振部４７は発振
動作を停止する。つまり、遅延回路部４１が動作期間T1
には、ダミーロード回路４５は停止し同ダミー回路４５
において電流が消費されない。
【０１４２】このように、本実施形態によれば、第７実
施形態と同様に、より高精度の内部クロック信号CKを生
成することができ、内部クロック信号CKのジッターを抑
制することができる。
【０１４３】尚、発明の実施の形態は、上記各実施形態
に限定されるものではなく、以下のように実施してもよ
い。 ○上記実施形態の遅延回路部３ｂ，４０，４１は、１つ
の外部クロック信号CLKを入力し、各遅延回路DM1〜DMn
を使って該外部クロック信号CLKを遅延させが、図１９
に示す、相補外部クロック信号CLKZ，CLKXを入力し、該
相補外部クロック信号CLKZ，CLKXを遅延させる遅延回路
部４８に応用してもよい。
【０１４４】因みに、図１９に示す遅延回路部４８の各
遅延回路４９ａ，４９ｂ，４９ｃ，４９ｄ…は、差動型
のインバータ回路からなる。各遅延回路４９ａ，４９
ｂ，４９ｃ，４９ｄ…は、差動増幅用のＮＭＯＳトラン
ジスタQ61，Q62、定電流用のＮＭＯＳトランジスタQ6
3、及び抵抗よりなる２個の負荷RL1を有している。そし
て、各遅延回路４９ａ，４９ｂ，４９ｃ，４９ｄ…間の
出力端子と入力端子は同相となるように接続されてい
る。又、定電流用のＮＭＯＳトランジスタQ63のゲート
には、前記スタンバイ信号SBが入力されている。尚、負
荷RL1はＰＭＯＳトランジスタよりなるカレントミラー
回路で構成してもよい。
【０１４５】○図２０に示すように、２つの第１及び第
２擬似インターフェース回路４９ａ，４９ｂを設けて、
相補擬似I/Oインターフェース信号dDQX，dDQXを生成す
るようにしたＳＤＲＡＭ４９に応用してもよい。この場
合、次段の擬似信号入力バッファ３ｄにおいて、相補擬
似I/Oインターフェース信号dDQX，dDQXを比較して１つ
の擬似I/Oインターフェース信号を生成して判定回路部
３ｅに出力する。又、クロック入力バッファ３ａは、相
補外部クロック信号CLKZ，CLKXを入力し、相補外部クロ
ック信号CLKZ，CLKXを比較し、１つの外部クロック信号
を生成して判定回路部３ｅに出力する。
【０１４６】○上記実施形態では、タイミング信号発生
回路をＤＬＬ回路３の擬似インターフェース回路３ｃに
具体化したがこれに限定されるものではない。例えば、
ＤＬＬ回路３以外のクロック信号制御回路に本発明のタ
イミング信号発生回路を応用してもよい。
【０１４７】○上記実施形態では、タイミング信号発生
回路をＤＬＬ回路３の擬似インターフェース回路３ｃに
具体化し、その擬似インターフェース回路３ｃはＣＭＯ
ＳレベルからＳＳＴＬレベルへの変換を行うものであっ
たがが、それ以外のレベル変換のための擬似インターフ
ェース回路に応用してもよい。
【０１４８】○上記実施形態のタイミング信号発生回路
としての擬似インターフェース回路３ｃでは、能動回路
としてのＰＭＯＳトランジスタQ21が第１レベルとして
のＨレベルを設定し、受動回路としての抵抗R21，R22等
が第２レベルとしてのＬレベルを設定し、信号遷移加速
回路１２が第１レベルとしてのＨレベルから第２レベル
としてのＬレベルの遷移を急峻にするように構成した
が、これを能動回路がＬレベルを設定し、受動回路がＨ
レベルを設定し、信号遷移加速回路がＬレベルからＨレ
ベルの遷移を急峻にするようにしたタイミング信号発生
回路及びこのタイミング信号発生回路を備えたＤＬＬ回
路に応用してもよい。
【０１４９】○上記実施形態では、ＤＬＬ回路３をＳＤ
ＲＡＭ１に具体化したが、ＳＤＲＡＭ以外の半導体記憶
装置及び半導体記憶装置以外の半導体装置に具体化して
もよい。
【０１５０】○上記実施形態では、本発明の可変遅延回
路をＤＬＬ回路３の遅延回路部３ｂ，４０，４１に具体
化したが、ＤＬＬ回路以外のクロック信号制御回路に応
用してｔｔｔもよい。
【０１５１】上記実施形態から把握することができる特
許請求の範囲に記載した発明以外の技術的思想を以下に
記載する。 （１） 請求項５に記載の可変遅延回路において、前記
フィルタ素子は容量素子であることを特徴とする可変遅
延回路。この可変遅延回路によれば、電源電圧変動やノ
イズによる各遅延素子の動作変動のバラツキを低減で
き、精度の精度の高い内部クロック信号の位相制御を行
うことができる。
【０１５２】（２） 請求項５に記載の可変遅延回路に
おいて、前記フィルタ素子はローパスフィルタであるこ
とを特徴とする可変遅延回路。この可変遅延回路によれ
ば、電源電圧変動やノイズによる各遅延素子の動作変動
のバラツキを低減でき、精度の精度の高い内部クロック
信号の位相制御を行うことができる。
【０１５３】（３） 所定方向に延在する一対の電源配
線間に、内部クロック信号の位相を制御するための複数
の遅延素子が前記所定方向に沿って配置接続され、その
各遅延素子がその一対の電源配線を介してそれぞれ電源
供給を受けるようにした可変遅延回路において、前記各
遅延素子に対してノイズ低減用のフィルタ素子を設ける
とともに、前記一対の電源配線間に、前記各遅延素子の
非動作時に各遅延素子に代わって電力消費する電力消費
回路を設けたことを特徴とする可変遅延回路。この可変
遅延回路によれば、電源電圧変動やノイズによる各遅延
素子の動作変動のバラツキを低減でき、精度の精度の高
い内部クロック信号の位相制御を行うことができる。
【０１５４】
【発明の効果】請求項１及び請求項２に記載の発明によ
れば、精度の高いタイミング信号が生成することができ
る。
【０１５５】請求項３に記載の発明によれば、精度の高
い内部クロック信号を生成することができる。請求項４
に記載の発明によれば、精度の高い内部クロック信号を
生成することができ、より高速動作を可能にするこてが
できる。
【０１５６】請求項５及び６に記載の発明によれば、精
度の精度の高い内部クロック信号の位相制御を行うこと
ができる。
【図面の簡単な説明】
【図１】実施形態のＳＤＲＡＭのブロック回路図
【図２】実施形態の擬似インターフェース回路部の回路
図
【図３】実施形態の遅延回路部の回路図
【図４】遅延回路部を構成する各遅延回路の回路図
【図５】擬似I/Oインターフェース信号の波形図
【図６】各遅延回路に対する供給電圧及び遅延時間との
関係をを示す図
【図７】第２実施形態の擬似インターフェース回路部の
回路図
【図８】第３実施形態の擬似インターフェース回路部の
回路図
【図９】第４実施形態の擬似インターフェース回路部の
回路図
【図１０】第５実施形態の擬似インターフェース回路部
の回路図
【図１１】第６実施形態の遅延回路部の回路図
【図１２】第６実施形態の各遅延回路に対する供給電圧
及び遅延時間との関係をを示す図
【図１３】第７実施形態の遅延回路部の回路図
【図１４】第７実施形態のダミーロード回路の回路図
【図１５】第７実施形態の遅延回路部を説明するための
波形図
【図１６】ダミーロード回路のない遅延回路部を説明す
るための波形図
【図１７】第８実施形態のダミーロード回路の回路図
【図１８】第９実施形態のダミーロード回路の回路図
【図１９】遅延回路の別例を示す回路図
【図２０】本発明を具体化したＳＤＲＡＭの別例を示す
ブロック回路図
【図２１】従来のＳＤＲＡＭを説明するためのブロック
回路図
【図２２】ＳＳＴＬインターフェースの回路図
【図２３】ＳＳＴＬインターフェースの等価回路図
【図２４】従来の擬似インターフェース回路部の回路図
【図２５】従来の擬似インターフェース回路部の回路図
【図２６】従来の遅延回路部の回路図
【図２７】従来の別の遅延回路部の回路図
【図２８】外部I/Oインターフェース信号の波形図
【図２９】擬似I/Oインターフェース信号の波形図
【図３０】擬似I/Oインターフェース信号の波形図
【図３１】従来の遅延回路部に設けた各遅延回路に対す
る供給電圧及び遅延時間との関係をを示す図
【図３２】従来の別の遅延回路部に設けた各遅延回路に
対する供給電圧及び遅延時間との関係をを示す図
【符号の説明】
１，４９ ＳＤＲＡＭ ２ａ データ出力バッファ ３ ＤＬＬ回路 ３ａ クロック入力バッファ ３ｂ，４０，４１ 遅延回路部 ３ｃ，２１，２２，３０，３１ 擬似インターフェース
回路部 ３ｄ 擬似信号入力バッファ ３ｅ 判定回路部 ３ｆ 遅延制御回路部 １２ 信号遷移加速回路 １２ａ 放電制御回路 ４２，４４，４５ ダミーロード回路 ４３ ダミー制御回路 ５６ ＳＳＴＬインターフェース DM1〜DMn 遅延回路 VDD 高電位電圧電源 VSS 低電位電圧電源 CK 内部クロック信号 CLK 外部クロック信号 dDQ 擬似I/Oインターフェース信号 Q21 ＰＭＯＳトランジスタ Q22 ＮＭＯＳトランジスタ R21，R22 抵抗 C21 容量 SX 制御信号 te 遅延時間 Lp，Ln 電源線 Cs1〜Csn 安定化容量

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号から該クロック信号の論理
    振幅値と異なる振幅値のタイミング信号を発生するタイ
    ミング信号発生回路であって、 前記クロック信号が理論振幅の一方の第１レベルから他
    方の第２レベルに遷移するとき、そのクロック信号にて
    駆動して前記タイミング信号の一方の第１レベルを設定
    する能動回路と、 前記クロック信号が第２レベルから第１レベルに遷移す
    るとき、前記タイミング信号の他方の第２レベルを設定
    する受動回路と、 前記受動回路にて前記タイミング信号について第２レベ
    ルを設定する際、該第２レベルへの遷移を加速させる信
    号遷移加速回路とを備えたことを特徴とするタイミング
    信号発生回路。
  2. 【請求項２】 請求項１に記載のタイミング信号発生回
    路において、前記能動回路はＭＯＳトランジスタで構成
    し、前記受動回路は抵抗分割回路で構成したことを特徴
    とするタイミング信号発生回路。
  3. 【請求項３】 内部クロック信号から該クロック信号の
    論理振幅値と異なる振幅値のタイミング信号を発生する
    タイミング信号発生回路を備え、そのタイミング信号と
    外部からの外部クロック信号の位相を比較し、その比較
    結果に基づいて該外部クロック信号の位相を制御しその
    位相制御された外部クロック信号を前記内部クロックと
    して出力するようにしたＤＬＬ回路であって、 前記タイミング信号発生回路は、 前記内部クロック信号が該内部クロック信号の理論振幅
    の一方の第１レベルから他方の第２レベルに遷移すると
    き、その内部クロック信号にて駆動して前記タイミング
    信号の一方の第１レベルを設定する能動回路と、 前記内部クロック信号が第２レベルから第１レベルに遷
    移するとき、前記タイミング信号の他方の第２レベルを
    設定する受動回路と、 前記受動回路にて前記タイミング信号について第２レベ
    ルを設定する際、該第２レベルへの遷移を加速させる信
    号遷移加速回路とを備えたことを特徴とするＤＬＬ回
    路。
  4. 【請求項４】 タイミング信号発生回路が生成する内部
    クロック信号から該クロック信号の論理振幅値と異なる
    振幅値のタイミング信号と、外部からの外部クロック信
    号との位相を判定回路部にて比較し、その比較結果に基
    づいて遅延制御回路部が遅延回路部を介して外部クロッ
    ク信号の位相を制御しその位相制御された外部クロック
    信号を前記内部クロック信号として出力するようにした
    ＤＬＬ回路を備えた半導体記憶装置であって、 前記タイミング信号発生回路は、 前記内部クロック信号が該内部クロック信号の論理振幅
    の一方の第１レベルから他方の第２レベルに遷移すると
    き、その内部クロック信号にて駆動して前記タイミング
    信号の一方の第１レベルを設定する能動回路と、 前記内部クロック信号が第２レベルから第１レベルに遷
    移するとき、前記タイミング信号の他方の第２レベルを
    設定する受動回路と、 前記受動回路にて前記タイミング信号について第２レベ
    ルを設定する際、該第２レベルへの遷移を加速させる信
    号遷移加速回路とを備えたことを特徴とする半導体記憶
    装置。
  5. 【請求項５】 所定方向に延在する一対の電源配線間
    に、内部クロック信号の位相を制御するための複数の遅
    延素子が前記所定方向に沿って配置接続され、その各遅
    延素子がその一対の電源配線を介してそれぞれ電源供給
    を受けるようにした可変遅延回路において、 前記各遅延素子に対してノイズ低減用のフィルタ素子を
    設けたことを特徴とする可変遅延回路。
  6. 【請求項６】 所定方向に延在する一対の電源配線間
    に、内部クロック信号の位相を制御するための複数の遅
    延素子が前記所定方向に沿って配置接続され、その各遅
    延素子がその一対の電源配線を介してそれぞれ電源供給
    を受けるようにした可変遅延回路において、 前記一対の電源配線間に、前記各遅延素子の非動作時に
    各遅延素子に代わって電力消費する電力消費回路を設け
    たことを特徴とする可変遅延回路。
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