JP2002190196A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
のデューティ比がずれた場合でも、デューティ比を調整
できる半導体記憶装置を提供する。 【解決手段】 外部クロックと内部クロックを同期させ
て、内部クロックのデューティ比が所定値からずれてい
ることを検出して、内部クロックのデューティ比ずれを
電位に変換する回路5と、前記電位を用いて内部クロッ
クのデューティ比を補正する回路6と、デューティ比が
補正されたクロックを増幅する回路7と、電位に変換さ
れたデューティ比ずれにフューズもしくはレジスタ回路
からの情報により任意のトリミングを行うトリミング回
路8とを有する半導体記憶装置である。
Description
装置に係り、特に高速動作が可能な半導体記憶装置に関
するものである。
ートシンクロナスDRAMやランバスDRAMのような
クロック同期型半導体装置においては、外部クロックと
同期した内部クロックを用いてデータの取り込みもしく
は出力を行っている。
やランバスDRAM等の外部クロックの立ち上がりエッジと
立ち下がりエッジを両方とも用いてデータ転送を行うタ
イプの半導体記憶装置は、主に位相比較を行うクロック
エッジ側は精度良く外部クロックと同期をとることがで
きる。
エッジは、プロセス変動などによって外部クロックとの
同期が外れる傾向がある。
に同期する高速動作を行う半導体記憶装置では、位相比
較を行わないクロックエッジの変動により、入力時のセ
ットアップホールドタイム及び出力時のデータウィンド
ウのマージンを削ることになる。
を検出し、そのずれ量をもとにデューティサイクルレシ
オを自動的50%にする機能を有する半導体記憶装置が
ある。
図15に示されるようにクロック信号の1周期(tcyc)
に占めるクロック信号の立ち上がりのタイミングから立
下りのタイミングまでの時間の割合を指す。
ば、図15(A)に示されるようにクロック信号の1周
期(tcyc)において、クロック信号の立ち上がりのタイミ
ングから立下りのタイミングまでの時間が1周期(tcy
c)の半分になる。
であれば、図15(B)に示されるようにクロック信号
の1周期(tcyc)において、クロック信号の立ち上がり
のタイミングから立下りのタイミングまでの時間が1周
期(tcyc)の40%分になる。
であれば、図15(C)に示されるようにクロック信号
の1周期(tcyc)において、クロック信号の立ち上がり
のタイミングから立下りのタイミングまでの時間が1周
期(tcyc)の60%分になる。
ック位相同期回路におけるデューティ比補正回路のブロ
ック図を図13に示す。入力バッファ(InBuf)100
は、半導体記憶装置の外部から入力される外部クロック
extclkを波形整形して、半導体記憶装置内部で用いる信
号レベルに変換する。
extclkと内部クロックINCLKの位相比較を行い、内部ク
ロックINCLKが外部クロックextclkに対して進んでいる
か遅れているかを判断する。
0の出力信号であるpclkを受けて、任意の遅延制御を行
い、クロック信号CLKinを出力する。すなわち、外部ク
ロックextclkにある遅延を加えている。一般的にディレ
イロックドループ回路(DLL)やクロック同期型遅延回路
を用いて行われる。
相比較器101の出力を受けて、遅延段102を制御す
るための制御信号に変換する。
は、内部クロックINCLKのデューティ比をモニタし、そ
のデューティ比ずれを毎サイクル積分動作を行うことに
よりduty_dcという電位へ置き換える。
デューティ比電位変換回路(DVC)104から得られる電
位情報duty_dcによって、遅延段102の出力であるク
ロック信号CLKinのデューティ比を補正する。
ィ比補正回路(DCB)104の出力である信号drvclkを
増幅して、内部クロックINCLKとして出力する。
ックINCLKまでの遅延は入力バッファ(InBuf)100、
遅延段(VDLY)102、デューティコレクトバッファ
(DCB)104、バッファ(Buf)106それぞれにおけ
る遅延の合計になる。すなわち、それぞれの遅延時間を
T_inbuf、T_vdly、T_dcc、T_bufとし、外部クロッ
クextclkの周期をTcycとすると、それぞれの遅延時間の
和が外部クロックの周期のn(nは自然数)倍という遅延
時間が生成される。
換回路(DVC)104、デューティ比補正回路(DCB)10
5、バッファ(Buf)106について説明する。外部ク
ロックextclkと同期するのは内部クロックINCLKである
が、このクロックのデューティ比が50%であることがク
ロックの両エッジをデータ転送に用いるダブルデータレ
ートシンクロナスDRAMやランバスDRAMにおいて求められ
ている。そのため、内部クロックINCLKの位相が外部ク
ロックextclkの位相と同期していることが必要である。
ューティ比補正回路105とバッファ(Buf)106と
による遅延時間がそれぞれT_dcc、T_bufとすると、ク
ロック信号CLKinの位相は、クロック信号INCLKよりもT
_bufと T_dccとの和分だけ早い。
て任意の遅延を生成する際に、半導体記憶装置内部のプ
ロセスばらつき等によりデューティサイクル比が大きく
変動する可能性がある。
104を用いて、クロック信号INCLKのデューティ比ず
れをduty_dcという電位へ置き換える。電位duty_dcを
用いて、デューティ比補正回路105において、入力さ
れるクロック信号CLKinのデューティサイクル比を補正
することによりクロック信号INCLKのデューティ比を5
0%へ近づけることができる。
104の一例を示す。図14(A)に示される相補バッ
ファは図13中の遅延段(VDLY)102により、任意の
遅延が加えられたクロック信号CLKinが入力されて、ク
ロック信号pp、pnが生成される。
Kinと同相で、一定の遅延が加わったクロックである。
また、クロック信号pnはクロック信号CLKinと逆相で、
クロック信号ppと等しい遅延が加えられている。
変換回路(DVC)104に図14(A)に示される相補バ
ッファの出力であるクロック信号pp、pnがトランジスタ
P5、P6、N5、N6で構成される差動アンプに入力される。
この差動アンプはトランジスタN5、N6のそれぞれのソー
スには直流電源I1が接続されている。
ドレインはトランスファゲートTF1に入力されている。
このトランスファゲートTF1の出力が信号VHDUTYHとなっ
ている。この出力には容量C1が接続されている。トラン
ジスタP6とトランジスタN6のドレインはトランスファゲ
ートTF2に入力されている。このトランスファゲートTF2
の出力が信号VHDUTYLとなっている。この出力には容量C
2が接続されている。
場合には、トランジスタN5がオンしている期間が1周期
の中では短くなる。逆にトランジスタN6がオンしている
期間は1周期の中で長くなる。その結果VHDUTYLは上昇
していく。逆にVHDUTYHは下降していく。その結果VHDUT
YH,VHDUTYLの間に電位差が生じることになる。
導体記憶装置では、以下の課題が生じる。
半導体記憶装置においては、以下のような製造バラツキ
によるデューティ比補正が正しく行われない場合が存在
する。
比電位変換回路(DVC)104においては、トランジスタP
5、トランジスタP6、トランジスタN5、トランスタN6そ
れぞれの製造バラツキや寄生容量によるバラツキが存在
する。
は、クロック信号CLKinの立ち上がりエッジからクロッ
ク信号ppの立ち上がりエッジまのでの時間とクロック信
号CLKinの立ち上がりエッジからクロック信号pnの立ち
下がりエッジの時間との製造バラツキも存在する。
きにより、デューティ比が50%に正しく補正されない
半導体記憶装置が製造されてしまう。
ャネルトランジスタとPチャネルトランジスタの電流能
力と実際に製造したトランジスタの能力が大きく異なる
場合に回路修正による最適化を行うことがあるが、一度
回路修正を行うと決定してから実際の製品に適用される
までに時間がかかり、かつ回路修正によるコスト増も生
じる。
保するために、デューティ比を狂わせる原因となってい
る回路を特定し、その回路に対する修正をホトレジスト
マスク作成により実現できる。
用という製造フローの中でこのような修正を行うと、製
造コストが増加して、開発から製造完了までに多大な時
間を要してしまう。
の期間が延び、市場への製品投入が遅れる。また、試作
経費が増大することで、製品投入時の製造コストが上昇
してしまう。
とは設計の初期段階で行う必要があり、試作後のテスト
で、トランジスタサイズを変更して必要な特性を得よう
とすることは設計から製造までの時間を長期化させて、
半導体記憶装置の効率的な開発の妨げとなってしまう。
ル幅を大きくして設定するとトランジスタごとのばらつ
きが小さくなるが回路面積が大きくなり、高集積化の妨
げとなってしまう。
することを目的とし、特に、プロセスばらつきにより、
内部クロック信号のデューティ比がずれた場合でも、デ
ューティ比を調整できる半導体記憶装置を提供すること
である。
に、本発明は外部クロック信号が遅延された信号が入力
され、デューティ比を補正する第1デューティ比補正回
路と、この第1デューティ比補正回路の出力信号に基づ
いて、デューティ比ずれを検出するデューティ比電位変
換回路と、このデューティ比電位変換回路の出力信号が
入力され、デューティ比を補正制御するデューティ比ト
リミング回路と、このデューティ比トリミング回路の出
力信号に基づいて、前記外部クロック信号が遅延された
信号に対してデューティ比を補正して、内部クロック信
号を出力する第2デューティ比補正回路とを有する半導
体記憶装置である。
と内部クロックを同期させて、内部クロックのデューテ
ィ比が所定値からずれていることを検出して、内部クロ
ックのデューティ比ずれを電位に変換する回路と、前記
電位を用いて内部クロックのデューティ比を補正する回
路と、デューティ比が補正されたクロックを増幅する回
路と、電位に変換されたデューティ比ずれにフューズも
しくはレジスタ回路からの情報により任意のトリミング
を行うトリミング回路とを有する半導体記憶装置であ
る。
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。
のブロック図を示す。
置の外部から入力される外部クロックextclkを波形整形
して、半導体記憶装置内部で用いる信号レベルに変換し
て、クロック信号pclkを出力する。
lkと内部クロックINCLKの位相比較を行い、クロック信
号CMPCLKが外部クロックextclkに対して進んでいるか遅
れているかを判断する。
信号であるクロック信号pclkを受けて、任意の遅延制御
を行い、クロック信号CLKinを出力する。すなわち、外
部クロックextclkに所定の遅延を加えている。一般的に
ディレイロックドループ回路(DLL)やクロック同期型遅
延回路を用いて行われる。
較器2の出力を受けて、遅延段4を制御するための制御
信号に変換する。
ロック信号CMPCLKのデューティ比をモニタし、そのデュ
ーティ比ずれを毎サイクル積分動作を行うことによりdu
ty_dcという電位へ置き換える。
デューティ比電位変換回路(DVC)5から得られる電位情
報duty_dcによって、遅延段3の出力であるクロック信
号CLKinのデューティ比を補正する。
ーティ比補正回路(DCB)6の出力である信号drvclkを
増幅して、クロック信号CMPCLKとして出力する。
ィ比電位変換回路(DVC)5の出力である電位情報duty_d
cが入力され、デューティ比電位変換回路(DVC)5で得ら
れた出力にトリミングを加え電位情報trim_dcに変換
し、出力する。
延段3の出力であるクロック信号CLKin及びトリミング
回路(Trim_DC)8の出力trim_dcが入力され、この出力
trim_dcにより、任意のオフセット動作が行われて、出
力信号tdrvclkが出力される。
ティ比補正回路(DCB)9の出力tdrvclkを受け、遅延動作
を行って、内部クロックINCLKを出力する。
ックINCLKまでの遅延は入力バッファ(InBuf)1、遅延
段(VDLY)3、第1デューティコレクトバッファ(DC
B)6、第1バッファ(Buf)7それぞれにおける遅延の
合計に加えて、第2デューティコレクトバッファ(DC
B)9、第2バッファ(Buf)10における遅延時間の合
計となる。すなわち、それぞれの遅延時間をT_inbuf、
T_vdly、T_dcc、T_buf、T_dcc_t、T_buf_tと
し、外部クロックextclkの周期をTcycとすると、それぞ
れの遅延時間の和が外部クロックの周期のn(nは自然
数)倍という遅延時間が生成される。
バッファ(Buf)はクロック信号CMPCLKを出力する経路
に接続された第1デューティ比補正回路(DCB)6と第
1バッファ(Buf)7と、内部クロックINCLKを出力する
経路に接続された第2デューティ比補正回路(DCB)9
と第2バッファ(Buf)10とで、同一回路構成となっ
ている。
に注目したブロック図を示す。
行う系であるクロックCMPCLKを生成するために、下記の
信号経路をたどる。遅延段3の出力であるクロックCLKi
nが入力されて、信号def.bitsによって遅延量を固定し
た基準遅延発生回路(base buf)11によって遅延させ
て、クロックRCLKinが出力される。
変換アンプ(CAmp2)12によってさらにT_dcc 分遅延さ
せて出力する。この第1CMOSレベル変換アンプ(Cam
p)12の出力を受けて、第1バッファ(Buf)7はグロ
ーバルクロックをドライブするための入力信号を増幅し
て、クロックCMPCLKを出力する。
較にも用いられる。本来ならばこのクロックCMPCLKをI/
Oピンを駆動する制御クロックとしたいところである
が、プロセス変動によりデューティ比がばらつく。
の経路に用いたバッファ群と同じ回路を用いるが、それ
ぞれの遅延段にトリミングできるようにする。
デューティ比電位変換回路(DVC)5から生成されるデュ
ーティ比を電位差として表現した信号を、トリミング用
制御信号trim(3:0)を入力することで任意にオフセット
をつけることのできる第1トリミング回路(Trim_DC)1
3を配置する。
2側に入力するデューティ比補正情報duty_dcは、第2
トリミング回路(Trim_DC)14を配置して、信号def.bi
tsによって遅延量を固定して、デューティ比電位変換回
路(DVC)5の出力をそのままミラーしたものを用いる。
ューティ比電位変換回路(DVC)5の出力に対して、基準
となるbit情報、すなわちトリミング用制御信号trim(3:
0)を与えることで実現できる。
換アンプ(CAmp3)15には、第1トリミング回路(Trim_D
C)13の出力情報であるトリミング用制御信号trim_dc
を与えることでデューティ比を補正することができる。
3)15には、トリミングバッファ(trim buf.)16の出
力TCLKinが入力されている。
には、遅延段3の出力であるクロックCLKinが入力さ
れ、基準となるbit情報、すなわちトリミング用制御信
号trim(7:4)信号が入力されて、クロックTCLKinが出力
されている。
e buf)11、第1CMOSレベル変換アンプ(CAmp2)1
2、第2トリミング回路(Trim_DC)14が図1に示され
た第1デューティ比補正回路(DCB)6に相当する。
回路(Trim_DC)13は、図1に示されたトリミング回路
(Trim_DC)8に相当する。
p3)15及びトリミングバッファ(trim buf.)16は、
図1に示された第2デューティ比補正回路(DCB)9に
相当する。
れた後で修正が加えられているため,半導体記憶装置内
部へデューティ比が50%となっていない状態で伝送さ
れる。しかし、半導体記憶装置の設定により、デューテ
ィ比が50%になるまで内部クロック信号を使用しない
ようにすることで、問題は回避される。
され、半導体チップ17上にメモリセルアレイ18が4
バンクとなって配置され、メモリセルアレイ18間にセ
ンターパッド19が設けられ、メモリセルアレイ18間
の中央部にバッファ20が設けられている。
部が含まれるデータ変換回路21は、センターパッド1
9付近に設けられ、生成された内部クロック信号は半導
体記憶装置外部からのデータの入出力の際のシリアルパ
ラレル変換のタイミング調整に用いられる。すなわち、
外部からはパラレルに複数データが入力され、パラレル
シリアル変換されて、内部の各メモリセルへ一括して、
シリアルに入力される。
形式で、バンク形式の場合は、その内部クロック信号は
各バンク内の各メモリセルの対して同一タイミングで読
み書きされるようにクロック信号線の長さが均等となる
ことが好ましい。このため、内部クロック生成回路はセ
ンターパッド付近で、半導体記憶装置のなるべく中央部
付近に設けられることが好ましい。
5、デューティ比補正回路(DCB)6、第1バッファ(B
uf)7の一回路例を図4に示す。ここでは、デューティ
比補正回路6は、直列に2段接続されたクロックドイン
バータP1〜P4、N1〜N4で構成され、クロック信号CLKin
がトランジスタP2、N1のゲートに入力されている。第1
段のクロックドインバータの出力が第2段のクロックド
インバータのP4、N3のゲートに入力されている。
デューティ比電位変換回路(DVC)5の出力である信号VHD
UTYLが入力されている。また、トランジスタP3、N4のゲ
ートには、デューティ比電位変換回路(DVC)5の出力で
ある信号VHDUTYHが入力されている。
ープ(DLL)回路等によりデューティ比が50%からずれて
いる可能性がある。従って単純にバッファを通して増幅
しただけであると、クロックCMPCLKはデューティ比が50
%から、ずれたままになる。
ニタしてデューティ比のズレを電位差として表現する回
路であるデューティ比電位変換回路(DVC)5によって、V
HDUTYHとVHDUTYLという差動信号を得る。
デューティ比が50%より大きい場合、VHDUTYHがVHDUTYL
よりも大となり、逆にデューティ比が50%より小さい場
合VHDUTYHが VHDUTYLよりも小となる。
0パーセントよりも高い場合、VHDUTYHが上昇し、かつV
HDUTYLが減少するため、トランジスタP1のゲート−ソー
ス間電圧(VGS)が上昇し、かつトランジスタN2のゲー
ト−ソース間電圧(VGS)が低下するため、トランジス
タP1、P2、N1、N2で構成される第1段目のクロックドイ
ンバータの出力はクロック信号CLKinのデューティ比を
単純にインバータで反転出力した場合よりもデューティ
比が大きくなる。
れる第2段目のクロックドインバータにおいて、VHDUTY
Hが増加するためトランジスタP3のゲート−ソース間電
圧(VGS)は低下し、トランジスタN4のゲート−ソース
間電圧(VGS)は上昇する。
タの効果により、VHDUTYHが VHDUTYLよりも大となる場
合には、デューティ比補正回路6の出力であるdrvclkの
デューティ比が低下するようになる。逆にVHDUTYH がVH
DUTYLよりも小となる場合にはデューティ比補正回路6
の出力であるdrvclkのデューティ比が上昇する。
構成の一例を示す。
るトリミング用信号を用いて、トリミング信号tm_0、t
m_1、tm_2、tm_3を生成する回路例が示される。こ
こでは、2段直列に接続されたインバータを用いてい
る。
_1、tm_2、tm_3と、このトリミング信号の各反転
信号tm_0b、tm_1b、tm_2b、tm_3b、第1トリミング
回路(Trim_DC)13の出力であるduty_dc(VHDUTYH,VH
DUTYL)とが入力され、trim_dc(VTRIMH,VTRIML)を出
力している。
ング用信号を用いて、def.bits(この場合trim(3:0)=(0
101);0は論理Low、1は論理Highである。)と異なる値
にすることでトリミングを行うことができる。
に対する応答がVTRIMHは最大限に上昇し、VTRIMLは最小
になる。逆にtrim(3:0)=(0000)とした場合、VTRIMHは最
小になり、VTRIMLは最大となる。この図5中には4bits
のトリミングコードが実現されているが、n bitsのトリ
ミングも容易に実現できる。
た場合、クロックCMPCLKの位相と内部クロックINCLKの
位相が一致しないことになる。位相が変化する理由は、
図4に示すようなP1〜P4、N1〜N4で構成される2段のク
ロックドインバータのゲート電位がCMPCLK側とINCLK側
で異なるためである。
換アンプ(CAmp2)12における遅延時間T_dccの期間を
基準とする場合に、Trimbitsにより変化した電位差trim
ed_dc信号により、T_dccに任意時間αを加えた値であ
るT_dcc_tとなる。この差分であるT_dcc_tからT_d
ccの差であるα期間分の遅延をトリミングバッファ(tri
m buf.)16によって補正する。
rim buf.)16の回路例を図6に示す。
1インバータINV14が設けられている。この第1イン
バータINV14の出力が第5トランスファゲートTF5の
一端に接続されている。トリム信号trim5はこの第5ト
ランスファゲートTF5の一方のゲートに入力され、さら
に第2インバータINV18により、位相が反転されて第
5トランスファゲートTF5の他方のゲートに入力されて
いる。この第5トランスファゲートTF5の他端は、電源
電位と接地電位との間に直列に接続された第1キャパシ
タC9、第2キャパシタC5の中間ノードに接続されてい
る。
4トランスファゲートTF4の一端に入力されている。ト
リム信号trim7は、この第4トランスファゲートTF4の
一方のゲートに入力され、さらに第3インバータINV1
6により、位相が反転されて第4トランスファゲートTF
4の他方のゲートに入力されている。この第4トランス
ファゲートTF4の他端は、電源電位と接地電位との間に
直列に接続された第3キャパシタC7、第4キャパシタC3
の中間ノードに接続されている。
4インバータINV15に入力されている。この第4イン
バータINV15の出力は第7トランスファゲートTF7の
一端に接続されている。トリム信号trim4は、この第7
トランスファゲートTF7の一方のゲートに入力され、さ
らに第5インバータINV19により、位相が反転されて
第7トランスファゲートTF7の他方のゲートに入力され
ている。この第7トランスファゲートTF7の他端は、電
源電位と接地電位との間に直列に接続されている第5キ
ャパシタC10、第6キャパシタC6の中間ノードに接続さ
れている。
6トランスファゲートTF6の一端に接続されている。ト
リム信号trim6は、この第6トランスファゲートTF6の
一方のゲートに入力され、さらに第6インバータINV1
7により、位相が反転されて第6トランスファゲートTF
6の他方のゲートに接続されている。この第6トランス
ファゲートTF6の他端は、電源電位と接地電位との間に
直列に接続されている第7キャパシタC8、第8キャパシ
タC4の中間ノードに接続されている。
7、C8、C9、C10はそれぞれMOSキャパシタで構成されて
いる。
ューティ比の補正の度合いによってトリム信号trim(3:
0)への入力を切り替える。ここでは4bitsの例を示した
が、nbitsのトリミングも容易に実現できる。
0)が、(0101)となるように入力を固定する。すなわち、
デフォルトビットdef.bitsが入力されて、クロックCLKi
nを遅延している。
ング動作を行う際に、トリミングの対象となる回路を切
り替える動作を行う。
ード)レジスタで行う場合がある。その切り替えを行う
回路のブロック図を図7に示す。
ラッチ信号latchR、レジスタ用入力res(7:0)が入力され
るレジスタセット(RES1)30、フューズプログラム信号
F_prgmが入力されるフューズセット(FU1)31、フュー
ズディスエーブル信号F_disable及びこのフューズセッ
ト(FU1)31からのフューズイネーブル信号Fuse_enabl
eとが入力されるエクスクルーシブオア回路(EX-OR1)3
2とを有している。
OR1)32の出力SEL_Fuse、フューズセット(FU1) 31
の出力Ftrim(7:0)、レジスタセット(RES1)30の出力Rt
rim(7:0)が入力され、trim(7:0)を出力するマルチプレ
クサ(MUX1) 33、レジスタセット(RES1)30の出力Rt
rim(7:0)が入力され、出力レジスタ信号outres(7:0)を
出力するバッファ34とを有している。
セット(RES1)30からの出力をマルチプレクサ(MUX1)3
3に入力する。このとき、信号SEL_Fuseが“H”レベル
であるならば信号Ftrim(7:0)が信号trim(7:0)と接続さ
れ、フューズが有効になる。
るならば、信号Rtrim(7:0)が信号trim(7:0)と接続さ
れ、レジスタが有効になる。
ableと信号Fuse_disableの排他的論理和EX-OR1をとる
ことで実現される。例えばフューズを有効とする信号F
_enableをフューズ切断レベルとしている場合でも、テ
ストレジスタもしくはモードレジスタの信号F_disable
を"H"レベルとすることでレジスタの値を有効とするこ
とができる。
場合、レジスタセット(RES1)30において、入力される
信号が入力Ftrim(7:0)からレジスタセット(RES1)30に
入力される外部からのレジスタ用入力res(7:0)へと切り
替わる。
0)の値は決まっており、信号F_disableがディセーブル
でかつ、信号latchRをイネーブルにすることで信号Ftri
m(7:0)の値が信号Rtrim(7:0)へ転送される。
0)に転送したい場合には、信号latchRを一度ディセーブ
ルにし、信号F_disableをイネーブルとして、信号res
(7:0)を入力する。そして再度、信号latchRをイネーブ
ルとして信号res(7:0)の値である信号Rtrim(7:0)へ転送
する。
ており信号Rtrim(7:0)は信号trim(7:0)に接続されてい
るため、結局信号res(7:0)の値が信号trim(7:0)へ転送
される。
は、出力レジスタ信号outres(7:0)を読み出せばよい。
記憶装置内部クロックのデューティサイクル比を静的な
電位によって50%に補正する回路(デューティ比補正回
路)を持ち、フューズ回路もしくはレジスタ回路を用い
て任意のデューティサイクル比を生成する。さらにプロ
セスばらつきにより半導体記憶装置内部のクロックのデ
ューティ比がずれた場合に、デューティ比補正回路のト
リミングを行うことにより、半導体記憶装置外部から見
た動作としてデューティ比が50%になるように補正す
る。
ユーザーが使用しない特殊モードのフューズプログラム
信号を入力して、フューズの切り替え動作を行う。
行う場合は、フューズは切断しない。テストの際にレジ
スタの内容を書き換えて、レジスタの値を読み出し、製
造段階でそのレジスタの値に基づいて、フューズを切断
して、トリミングを行う。
階で、デューティ比を補正することが可能であり、さら
に半導体チップとして分離してパッージ化した後の状態
でも電気フューズを用いて、半導体記憶装置の外部から
電気信号を与えることでデューティ比を補正することが
可能である。
比をトリミング出来ることで、試作から量産までの期間
の短縮と、プロセス変動によるチップ毎のバラツキを補
正することが出来る。
比ズレの情報が電位であることから、トリミングに用い
る手法をカレントミラータイプにすることで安定したト
リミング効果が期待できる。
クが電源電位VDDから接地電位GNDまでスイングするよう
な、CMOSレベルクロックに対応することが可能である。
比をトリミングによって補正すると、デューティ比の補
正度に従って位相比較系クロックと内部クロックの位相
差が大きくなる。それを補正することができる。
更する際に、負荷をドライブするインバータを増減させ
るタイプよりも遅延量の細かい制御が可能である。図8
に示されるようなデフォルト状態に対して、トランスフ
ァゲート40のスイッチング動作を行うことで、インバ
ータINV30、INV31を並列に接続して、オンオフ動作
を行う場合には、ステップが大きくなってしまう。これ
に対し、図6に示されるようなキャパシタを用いて電位
レベルを調整しているため図と比べてより、きめ細かい
制御ができる。
切断されていても、レジスタを設定することで任意のト
リミング量に設定することができる。
れるように構成することで、第1の実施の形態におい
て、発生させる内部クロックINCLKがひとつであったも
のを、複数の内部クロックを発生させることができる。
(1、...、n:nは自然数)を発生させるようにト
リミング回路(Trim_DC)8が内部クロックの個数に応じ
て設けられている。各トリミング回路(Trim_DC)8に
は、デューティ比電位変換回路(DVC)5の出力である電
位情報duty_dcが入力され、デューティ比電位変換回路
(DVC)5で得られた出力にトリミングを加え、電位情報t
rim_dc(n)(1、...、n:nは自然数)に変換し、
出力する。また、各トリミング回路(Trim_DC)8には、
トリミングコード信号trimcode(n) (1、...、n:
nは自然数)が入力されている。
延段3の出力であるクロック信号CLKin及びトリミング
回路(Trim_DC)8の出力trim_dc(n)が入力され、この
出力trim_dc(n)により、任意のオフセット動作が行わ
れて、出力信号tdrvclk(n)が出力される。
ューティ比補正回路(DCB)9の出力tdrvclk(n)を受け、
遅延動作を行って、内部クロックINCLK(n)を出力する。
ば、多数の内部クロックを第1の実施の形態の効果を得
ながら生成することができる。
ば、比較的小振幅(数百mV程度)のクロックに対するデ
ューティ比補正へ適用できる。
部に注目したブロック図を示す。なお、全体構成は図1
に示される第1の実施の形態と同様に構成される。
CMPCLKは、入力となるクロックCLKinにデューティ比補
正を行う第1アナログアンプ(AAmp1)50で増幅され、C
MOSレベルクロックへ移行するための第1レベルシフト
回路(level_shift)51にて、信号pCMPCLKとして出力
される。このpCMPCLKは、第1バッファ7で増幅され
て、クロックCMPCLKとして生成される。
電位変換回路(DVC)5により、クロックCMPCLKのデュー
ティ比ずれをモニタして、そのデューティ比ずれをDC
レベルの電位に変換する。
1トリミング回路(Trim_DC)52によりバッファして、
信号duty_dcとして第1アナログアンプ(AAmp1)50へ
入力される。
NCLKを生成する回路系列は、クロックCMPCLKを生成する
回路系列と同様の回路構成になっているが、第2トリミ
ング回路(Trim_DC)53への入力がデフォルトビットde
f.bitsではなく、トリミング信号trim(3:0)となってい
る。第2トリミング回路(Trim_DC)53の回路構成は第
1の実施の形態同様、図5に示されるような構成となっ
ている。
出力である信号trim_dcが第2アナログアンプ(AAMP2)
54に入力される。この第2アナログアンプ(AAMP2)5
4には、クロックCLKin及びトリミング信号trim(7:4)
が入力される。
出力が第2レベルシフト回路(level_shift)55へ入力
され、クロックpINCLKとして出力される。
3)10へ入力されて、内部クロックINCLKとして出力さ
れる。
示した第2トリミング回路の機能により、任意のオフセ
ットを加えることが出来る。
が補正される第2アナログアンプ回路(Aamp2)54の回
路図の一例を図11に示す。
信号Trim1が、インバータINV20で位相が反転されてト
リミング信号Trim1bが生成される。同様にトリミング
信号Trim0が、インバータINV21で位相が反転されてト
リミング信号Trim0bが生成される。
ロックが相補である場合である。
ャネルトランジスタN26〜N31で構成される差動対にクロ
ック入力in、inbと、デューティ比補正用信号VHDUTYH、
VHDUTYLとが入力される。このクロック入力inは、図1
0におけるクロックCLKinに相当する。また,クロック入
力inbはクロックCLKinの反転信号に相当する。
い場合には、デューティ比電位変換回路(DVC)5の機能
によりVHDUTYHが増大し、VHDUTYLが減少して、電位差が
生じている。
増大してオフセットがかかる。この出力out、outbが同
電位となる2種のポイント(out<outbとoutb>out)同士
が等しくなる。この出力out、outbは図10におけるレ
ベルシフト回路55へ入力される第2アナログアンプ(A
AMP2)54の出力に相当する。
に、上記のデューティ比補正により第1アナログアンプ
(AAMP1)50における遅延時間T_dccと第2アナログア
ンプ(AAMP2)54における遅延時間T_dcc_tとの遅延時
間に差が生じるため、図11(C)に示されるトランジ
スタP17、P20、N32〜N35、N40、トランスファゲートTF8
〜TF10及びインバータINV20、INV21で構成されるアナロ
グアンプ遅延量トリミング回路によるトリミングによっ
て遅延量を補正する。
によってダイオード接続することで、基準となる電位re
fbiasを生成する。ソースがそれぞれ接地電位に接続さ
れたNチャネルトランジスタN33〜N35の電流源のうち、
NチャネルトランジスタN33、N34をデフォルトでオンさ
せて、nbiasとpbiasを生成する。
れるNチャネルトランジスタN28、Pチャネルトラン
ジスタP15のゲートへそれぞれ入力される。
るとpbiasが増大し、nbiasが減少して、Nチャネルトラ
ンジスタN28、N31、PチャネルトランジスタP15、P16の
それぞれのゲート・ソース間電位が低下する。
の遅延時間が増大する。逆にトランスファゲートTF9、T
F10をオンさせると、pbiasが減少し、かつ、nbiasが増
大して、図11(A)に示される差動対の遅延時間が短
くなる。ここでは2 bitsで表現しているが、n bitsも容
易に実現出来る。
体的回路例を示す。定電流源I3、I4は等しい電流を流
す。またNチャネルトランジスタN36〜N39のカレントミ
ラー構成により、出力ノードout、outbから接地電位GND
へのそれぞれの電流経路の流す電流量が等しくなる。
電位に接続されたPチャネルトランジスタP18、P19から
流れ込む電流のみである。PチャネルトランジスタP1
8、P19のゲートに入力される信号IN、INBが第2アナロ
グアンプ54の出力out、outbに相当し、クロック動作
を行う。このため、このレベルシフタ回路55の出力ノ
ードout、outbがインバータINV22、INV23の回路しきい
値を越える。
MOSCLKはCMOSレベルのクロックに増幅される。このCMOS
CLKは第2バッファ10にpINCLKとして入力される。
効果を有する。
正回路への入力が小振幅である場合に対応できる。
入力するような差動対タイプのアンプをアナログアンプ
として利用しているため、基準電流を用いていて、遅延
量のバラツキを小さくすることができる。トリミングも
その基準電流の比例倍であるためバラツキが少ない。
クロックのデューティ比を50%として生成していた
が、必ずしも50%に限られるものではない。設計の都
合により、50%より大きいデューティ比又は小さいデ
ューティ比の内部クロックを本実施の形態を用いて生成
することもできる。
り、内部クロック信号のデューティ比がずれた場合で
も、デューティ比を調整できる半導体記憶装置を提供す
ることができる。
形態に係る半導体記憶装置のブロック図。
ルクロックが入力される場合のデューティ比補正回路の
ブロック図。
憶装置の全体構成図。
ィ比補正部と内部クロックデューティ比モニタ回路のブ
ロック図。
形態におけるデューティ比ズレ電位変換回路の出力をト
リミングによりレベル変換する回路図。
グ可能な位相補正回路の回路図。
形態におけるフューズもしくはレジスタの選択回路のブ
ロック図。
明するための従来の遅延量変更回路。
CMOSレベルクロックが入力される場合のデューティ比補
正回路のブロック図。
クロックが入力される場合のデューティ比補正回路のブ
ロック図。
けるトリミング信号の反転信号発生回路の回路図であ
り、(B)は、本発明の第2の実施の形態における第2
アナログアンプの出力部の回路図であり、(C)は、本
発明の第2の実施の形態における第2アナログアンプの
入力部の回路図である。
シフト回路の回路図。
のブロック図。
ロックデューティ比モニタ回路で用いられるバッファの
回路図であり、(B)は、従来の半導体記憶装置内部ク
ロックデューティ比モニタ回路の回路図である。
クロック信号を表す波形図であり、(B)は、デューテ
ィ比が40%の場合のクロック信号を表す波形図であ
り、(C)は、デューティ比が60%の場合のクロック
信号を表す波形図である。
Claims (12)
- 【請求項1】外部クロック信号が遅延された信号が入力
され、デューティ比を補正する第1デューティ比補正回
路と、 この第1デューティ比補正回路の出力信号に基づいて、
デューティ比ずれを検出するデューティ比電位変換回路
と、 このデューティ比電位変換回路の出力信号が入力され、
デューティ比を補正制御するデューティ比トリミング回
路と、 このデューティ比トリミング回路の出力信号に基づい
て、前記外部クロック信号が遅延された信号に対してデ
ューティ比を補正して、内部クロック信号を出力する第
2デューティ比補正回路とを有することを特徴とする半
導体記憶装置。 - 【請求項2】前記第1デューティ比補正回路の出力は入
力信号を増幅して出力する第1バッファー回路に入力さ
れ、この第1バッファー回路の出力が前記デューティ比
電位変換回路に入力されていて、前記第2デューティ比
補正回路の出力は入力信号を増幅して出力する第2バッ
ファー回路に入力され、この第2バッファー回路の出力
が前記内部クロック信号であることを特徴とする請求項
1記載の半導体記憶装置。 - 【請求項3】前記第1デューティ比補正回路は、入力信
号を一定時間遅延させて出力する第1基準遅延発生回路
と、この第1基準遅延発生回路からの信号を遅延させて
出力する第1CMOSレベル変換アンプとを有し、 前記第2デューティ比補正回路は、入力信号をトリミン
グ量に応じて遅延させて出力するトリミング遅延回路
と、このトリミング遅延回路からの信号を遅延させて出
力する第2CMOSレベル変換アンプとを有することを特徴
とする請求項1又は2いずれか1項記載の半導体記憶装
置。 - 【請求項4】切り替え制御信号に基づいて、有効又は無
効が設定されるフューズ及びレジスタをさらに有するこ
とを特徴とする請求項1乃至3いずれか1項記載の半導
体記憶装置。 - 【請求項5】前記第1デューティ比補正回路は、入力信
号を遅延させて出力する第1アナログレベル変換回路
と、この第1アナログレベル変換回路の出力信号をCMOS
レベルクロックへ変換して出力する第1レベルシフト回
路とを有し、 前記第2デューティ比補正回路は、入力信号をトリミン
グ量に応じて遅延させて出力する第2アナログレベル変
換回路と、この第2アナログレベル変換回路の出力信号
をCMOSレベルクロックへ変換して出力する第2レベルシ
フト回路とを有することを特徴とする請求項1又は2い
ずれか1項記載の半導体記憶装置。 - 【請求項6】外部クロックと内部クロックを同期させ
て、内部クロックのデューティ比が所定値からずれてい
ることを検出して、内部クロックのデューティ比ずれを
電位に変換する回路と、 前記電位を用いて内部クロックのデューティ比を補正す
る回路と、 デューティ比が補正されたクロックを増幅する回路と、 電位に変換されたデューティ比ズレにフューズもしくは
レジスタ回路からの情報により任意のトリミングを行う
トリミング回路とを有することを特徴とする半導体記憶
装置。 - 【請求項7】前記デューティ比補正回路は、デューティ
比に任意のトリミングを行うために位相比較するための
内部クロックを参照して別系列のクロックを生成するた
めのアンプを有し、前記トリミング回路はデューティ比
を電位に表現した値をさらにトリミング情報により変化
させるカレントミラー回路とを有することを特徴とする
請求項6記載の半導体記憶装置。 - 【請求項8】前記デューティ比補正回路はクロックドイ
ンバータと、デューティ比を補正することにより位相比
較クロックと内部クロックの位相ずれが生じた場合にト
リミングにより位相ずれを補正する回路とを有すること
を特徴とした請求項7記載の半導体記憶装置。 - 【請求項9】位相ずれを補正する回路は、インバータ出
力に接続される容量の大小によって遅延量を変える回路
を有することを特徴とする請求項8記載の半導体記憶装
置。 - 【請求項10】フューズプログラム信号により状態が設
定されるフューズ回路と、レジスタ用入力により状態が
設定されるレジスタ回路と、制御信号の論理によってフ
ューズ回路とレジスタ回路の切り替えを任意に行う切り
替え器とをさらに有することを特徴とする請求項8又は
9いずれか1項記載の半導体記憶装置。 - 【請求項11】デューティ比ずれの電位差を用いて出力
にオフセットを加えることによりデューティ補正を行う
回路をさらに有することを特徴とする請求項7記載の半
導体記憶装置。 - 【請求項12】前記トリミング回路の出力信号を増幅し
てCMOSレベル信号を出力するレベルシフト回路をさらに
有することを特徴とする請求項11記載の半導体記憶装
置。
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Application Number | Priority Date | Filing Date | Title |
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