JP2002190196A

JP2002190196A - 半導体記憶装置

Info

Publication number: JP2002190196A
Application number: JP2000386271A
Authority: JP
Inventors: Naoaki Kanekawa; 直晃金川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-12-20
Filing date: 2000-12-20
Publication date: 2002-07-05

Abstract

(57)【要約】【課題】プロセスばらつきにより、内部クロック信号
のデューティ比がずれた場合でも、デューティ比を調整
できる半導体記憶装置を提供する。【解決手段】外部クロックと内部クロックを同期させ
て、内部クロックのデューティ比が所定値からずれてい
ることを検出して、内部クロックのデューティ比ずれを
電位に変換する回路５と、前記電位を用いて内部クロッ
クのデューティ比を補正する回路６と、デューティ比が
補正されたクロックを増幅する回路７と、電位に変換さ
れたデューティ比ずれにフューズもしくはレジスタ回路
からの情報により任意のトリミングを行うトリミング回
路８とを有する半導体記憶装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大容量半導体記憶
装置に係り、特に高速動作が可能な半導体記憶装置に関
するものである。

【０００２】

【従来の技術】シンクロナスＤＲＡＭ、ダブルデータレ
ートシンクロナスＤＲＡＭやランバスＤＲＡＭのような
クロック同期型半導体装置においては、外部クロックと
同期した内部クロックを用いてデータの取り込みもしく
は出力を行っている。

【０００３】特にダブルデータレートシンクロナスDRAM
やランバスDRAM等の外部クロックの立ち上がりエッジと
立ち下がりエッジを両方とも用いてデータ転送を行うタ
イプの半導体記憶装置は、主に位相比較を行うクロック
エッジ側は精度良く外部クロックと同期をとることがで
きる。

【０００４】それに対して位相比較を行わないクロック
エッジは、プロセス変動などによって外部クロックとの
同期が外れる傾向がある。

【０００５】数百メガヘルツ以上の高周波数のクロック
に同期する高速動作を行う半導体記憶装置では、位相比
較を行わないクロックエッジの変動により、入力時のセ
ットアップホールドタイム及び出力時のデータウィンド
ウのマージンを削ることになる。

【０００６】内部クロックのデューティサイクルレシオ
を検出し、そのずれ量をもとにデューティサイクルレシ
オを自動的５０%にする機能を有する半導体記憶装置が
ある。

【０００７】ここで、デューティサイクルレシオとは、
図１５に示されるようにクロック信号の１周期（tcyc）
に占めるクロック信号の立ち上がりのタイミングから立
下りのタイミングまでの時間の割合を指す。

【０００８】デューティサイクルレシオが５０%であれ
ば、図１５（Ａ）に示されるようにクロック信号の１周
期(tcyc)において、クロック信号の立ち上がりのタイミ
ングから立下りのタイミングまでの時間が１周期（tcy
c）の半分になる。

【０００９】また、デューティサイクルレシオが４０%
であれば、図１５（Ｂ）に示されるようにクロック信号
の１周期（tcyc）において、クロック信号の立ち上がり
のタイミングから立下りのタイミングまでの時間が１周
期（tcyc）の４０%分になる。

【００１０】また、デューティサイクルレシオが６０%
であれば、図１５（Ｃ）に示されるようにクロック信号
の１周期（tcyc）において、クロック信号の立ち上がり
のタイミングから立下りのタイミングまでの時間が１周
期（tcyc）の６０%分になる。

【００１１】従来の半導体記憶装置内に設けられたクロ
ック位相同期回路におけるデューティ比補正回路のブロ
ック図を図１３に示す。入力バッファ（InBuf）１００
は、半導体記憶装置の外部から入力される外部クロック
extclkを波形整形して、半導体記憶装置内部で用いる信
号レベルに変換する。

【００１２】位相比較器（PD）１０１は、外部クロック
extclkと内部クロックINCLKの位相比較を行い、内部ク
ロックINCLKが外部クロックextclkに対して進んでいる
か遅れているかを判断する。

【００１３】遅延段（VDLY）１０２は入力バッファ１０
０の出力信号であるpclkを受けて、任意の遅延制御を行
い、クロック信号CLKinを出力する。すなわち、外部ク
ロックextclkにある遅延を加えている。一般的にディレ
イロックドループ回路(DLL)やクロック同期型遅延回路
を用いて行われる。

【００１４】遅延量コントローラ（DCTL）１０３は、位
相比較器１０１の出力を受けて、遅延段１０２を制御す
るための制御信号に変換する。

【００１５】デューティ比電位変換回路(DVC)１０４
は、内部クロックINCLKのデューティ比をモニタし、そ
のデューティ比ずれを毎サイクル積分動作を行うことに
よりduty＿dcという電位へ置き換える。

【００１６】デューティ比補正回路（DCB）１０５は、
デューティ比電位変換回路(DVC)１０４から得られる電
位情報duty＿dcによって、遅延段１０２の出力であるク
ロック信号CLKinのデューティ比を補正する。

【００１７】バッファ（Buf）１０６は、このデューテ
ィ比補正回路（DCB）１０４の出力である信号drvclkを
増幅して、内部クロックINCLKとして出力する。

【００１８】ここで、外部クロックextclkから内部クロ
ックINCLKまでの遅延は入力バッファ（InBuf）１００、
遅延段（VDLY）１０２、デューティコレクトバッファ
（DCB）１０４、バッファ（Buf）１０６それぞれにおけ
る遅延の合計になる。すなわち、それぞれの遅延時間を
T＿inbuf、T＿vdly、T＿dcc、T＿bufとし、外部クロッ
クextclkの周期をTcycとすると、それぞれの遅延時間の
和が外部クロックの周期のn（nは自然数）倍という遅延
時間が生成される。

【００１９】次に、図１３におけるデューティ比電位変
換回路(DVC)１０４、デューティ比補正回路（DCB）１０
５、バッファ（Buf）１０６について説明する。外部ク
ロックextclkと同期するのは内部クロックINCLKである
が、このクロックのデューティ比が50%であることがク
ロックの両エッジをデータ転送に用いるダブルデータレ
ートシンクロナスDRAMやランバスDRAMにおいて求められ
ている。そのため、内部クロックINCLKの位相が外部ク
ロックextclkの位相と同期していることが必要である。

【００２０】ここで、クロック信号CLKinの位相は、デ
ューティ比補正回路１０５とバッファ（Buf）１０６と
による遅延時間がそれぞれT＿dcc、T＿bufとすると、ク
ロック信号CLKinの位相は、クロック信号INCLKよりもT
＿bufと T＿dccとの和分だけ早い。

【００２１】このクロック信号CLKinは、DLL回路によっ
て任意の遅延を生成する際に、半導体記憶装置内部のプ
ロセスばらつき等によりデューティサイクル比が大きく
変動する可能性がある。

【００２２】そのためデューティ比電位変換回路(DVC)
１０４を用いて、クロック信号INCLKのデューティ比ず
れをduty＿dcという電位へ置き換える。電位duty＿dcを
用いて、デューティ比補正回路１０５において、入力さ
れるクロック信号CLKinのデューティサイクル比を補正
することによりクロック信号INCLKのデューティ比を５
０%へ近づけることができる。

【００２３】図１４にデューティ比電位変換回路(DVC)
１０４の一例を示す。図１４（Ａ）に示される相補バッ
ファは図1３中の遅延段（VDLY）１０２により、任意の
遅延が加えられたクロック信号CLKinが入力されて、ク
ロック信号pp、pnが生成される。

【００２４】ここで、クロック信号ppはクロック信号CL
Kinと同相で、一定の遅延が加わったクロックである。
また、クロック信号pnはクロック信号CLKinと逆相で、
クロック信号ppと等しい遅延が加えられている。

【００２５】図１４（Ｂ）に示されるデューティ比電位
変換回路(DVC)１０４に図１４（Ａ）に示される相補バ
ッファの出力であるクロック信号pp、pnがトランジスタ
P5、P6、N5、N6で構成される差動アンプに入力される。
この差動アンプはトランジスタN5、N6のそれぞれのソー
スには直流電源I1が接続されている。

【００２６】また、トランジスタP5とトランジスタN5の
ドレインはトランスファゲートTF1に入力されている。
このトランスファゲートTF1の出力が信号VHDUTYHとなっ
ている。この出力には容量C1が接続されている。トラン
ジスタP6とトランジスタN6のドレインはトランスファゲ
ートTF2に入力されている。このトランスファゲートTF2
の出力が信号VHDUTYLとなっている。この出力には容量C
2が接続されている。

【００２７】クロック信号CLKinのデューティ比が低い
場合には、トランジスタN5がオンしている期間が１周期
の中では短くなる。逆にトランジスタN6がオンしている
期間は１周期の中で長くなる。その結果VHDUTYLは上昇
していく。逆にVHDUTYHは下降していく。その結果VHDUT
YH,VHDUTYLの間に電位差が生じることになる。

【００２８】

【発明が解決しようとする課題】以上のような従来の半
導体記憶装置では、以下の課題が生じる。

【００２９】従来のデューティ比を補正する機能を持つ
半導体記憶装置においては、以下のような製造バラツキ
によるデューティ比補正が正しく行われない場合が存在
する。

【００３０】すなわち、図１４（B）に示すデューティ
比電位変換回路(DVC)１０４においては、トランジスタP
5、トランジスタP6、トランジスタN5、トランスタN6そ
れぞれの製造バラツキや寄生容量によるバラツキが存在
する。

【００３１】図１４（A）に示す相補バッファにおいて
は、クロック信号CLKinの立ち上がりエッジからクロッ
ク信号ppの立ち上がりエッジまのでの時間とクロック信
号CLKinの立ち上がりエッジからクロック信号pnの立ち
下がりエッジの時間との製造バラツキも存在する。

【００３２】このようなトランジスタなどの特性ばらつ
きにより、デューティ比が５０％に正しく補正されない
半導体記憶装置が製造されてしまう。

【００３３】また設計時において製造時に予測したＮチ
ャネルトランジスタとＰチャネルトランジスタの電流能
力と実際に製造したトランジスタの能力が大きく異なる
場合に回路修正による最適化を行うことがあるが、一度
回路修正を行うと決定してから実際の製品に適用される
までに時間がかかり、かつ回路修正によるコスト増も生
じる。

【００３４】このような場合、タイミングマージンを確
保するために、デューティ比を狂わせる原因となってい
る回路を特定し、その回路に対する修正をホトレジスト
マスク作成により実現できる。

【００３５】ホトレジストマスクの作製及び製品への適
用という製造フローの中でこのような修正を行うと、製
造コストが増加して、開発から製造完了までに多大な時
間を要してしまう。

【００３６】上記のような手法を用いていると製品設計
の期間が延び、市場への製品投入が遅れる。また、試作
経費が増大することで、製品投入時の製造コストが上昇
してしまう。

【００３７】また、トランジスタのサイズを変更するこ
とは設計の初期段階で行う必要があり、試作後のテスト
で、トランジスタサイズを変更して必要な特性を得よう
とすることは設計から製造までの時間を長期化させて、
半導体記憶装置の効率的な開発の妨げとなってしまう。

【００３８】なお、トランジスタのチャネル長、チャネ
ル幅を大きくして設定するとトランジスタごとのばらつ
きが小さくなるが回路面積が大きくなり、高集積化の妨
げとなってしまう。

【００３９】本発明の目的は、上述のような課題を解決
することを目的とし、特に、プロセスばらつきにより、
内部クロック信号のデューティ比がずれた場合でも、デ
ューティ比を調整できる半導体記憶装置を提供すること
である。

【００４０】

【課題を解決するための手段】上記課題を解決するため
に、本発明は外部クロック信号が遅延された信号が入力
され、デューティ比を補正する第１デューティ比補正回
路と、この第１デューティ比補正回路の出力信号に基づ
いて、デューティ比ずれを検出するデューティ比電位変
換回路と、このデューティ比電位変換回路の出力信号が
入力され、デューティ比を補正制御するデューティ比ト
リミング回路と、このデューティ比トリミング回路の出
力信号に基づいて、前記外部クロック信号が遅延された
信号に対してデューティ比を補正して、内部クロック信
号を出力する第２デューティ比補正回路とを有する半導
体記憶装置である。

【００４１】本発明の別の特徴によれば、外部クロック
と内部クロックを同期させて、内部クロックのデューテ
ィ比が所定値からずれていることを検出して、内部クロ
ックのデューティ比ずれを電位に変換する回路と、前記
電位を用いて内部クロックのデューティ比を補正する回
路と、デューティ比が補正されたクロックを増幅する回
路と、電位に変換されたデューティ比ずれにフューズも
しくはレジスタ回路からの情報により任意のトリミング
を行うトリミング回路とを有する半導体記憶装置であ
る。

【００４２】

【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。

【００４３】（第１の実施の形態）図１に本実施の形態
のブロック図を示す。

【００４４】入力バッファ(InBuf)１は、半導体記憶装
置の外部から入力される外部クロックextclkを波形整形
して、半導体記憶装置内部で用いる信号レベルに変換し
て、クロック信号pclkを出力する。

【００４５】位相比較器（PD）２は、外部クロックextc
lkと内部クロックINCLKの位相比較を行い、クロック信
号CMPCLKが外部クロックextclkに対して進んでいるか遅
れているかを判断する。

【００４６】遅延段（VDLY）3は入力バッファ１の出力
信号であるクロック信号pclkを受けて、任意の遅延制御
を行い、クロック信号CLKinを出力する。すなわち、外
部クロックextclkに所定の遅延を加えている。一般的に
ディレイロックドループ回路(DLL)やクロック同期型遅
延回路を用いて行われる。

【００４７】遅延量コントローラ（DCTL）４は、位相比
較器２の出力を受けて、遅延段４を制御するための制御
信号に変換する。

【００４８】デューティ比電位変換回路(DVC)５は、ク
ロック信号CMPCLKのデューティ比をモニタし、そのデュ
ーティ比ずれを毎サイクル積分動作を行うことによりdu
ty＿dcという電位へ置き換える。

【００４９】第１デューティ比補正回路（DCB）６は、
デューティ比電位変換回路(DVC)５から得られる電位情
報duty＿dcによって、遅延段３の出力であるクロック信
号CLKinのデューティ比を補正する。

【００５０】第１バッファ（Buf）７は、この第１デュ
ーティ比補正回路（DCB）６の出力である信号drvclkを
増幅して、クロック信号CMPCLKとして出力する。

【００５１】トリミング回路(Trim＿DC)８は、デューテ
ィ比電位変換回路(DVC)５の出力である電位情報duty＿d
cが入力され、デューティ比電位変換回路(DVC)５で得ら
れた出力にトリミングを加え電位情報trim＿dcに変換
し、出力する。

【００５２】第２デューティ比補正回路(DCB)９は、遅
延段３の出力であるクロック信号CLKin及びトリミング
回路(Trim＿DC)８の出力trim＿dcが入力され、この出力
trim＿dcにより、任意のオフセット動作が行われて、出
力信号tdrvclkが出力される。

【００５３】第２バッファ（Buf）１０は、第２デュー
ティ比補正回路(DCB)９の出力tdrvclkを受け、遅延動作
を行って、内部クロックINCLKを出力する。

【００５４】ここで、外部クロックextclkから内部クロ
ックINCLKまでの遅延は入力バッファ（InBuf）１、遅延
段（VDLY）３、第１デューティコレクトバッファ（DC
B）６、第１バッファ（Buf）７それぞれにおける遅延の
合計に加えて、第２デューティコレクトバッファ（DC
B）９、第２バッファ（Buf）１０における遅延時間の合
計となる。すなわち、それぞれの遅延時間をT＿inbuf、
T＿vdly、T＿dcc、T＿buf、T＿dcc＿t、T＿buf＿tと
し、外部クロックextclkの周期をTcycとすると、それぞ
れの遅延時間の和が外部クロックの周期のn（nは自然
数）倍という遅延時間が生成される。

【００５５】ここで、デューティ比補正回路（DCB）と
バッファ（Buf）はクロック信号CMPCLKを出力する経路
に接続された第１デューティ比補正回路（DCB）６と第
１バッファ（Buf）７と、内部クロックINCLKを出力する
経路に接続された第２デューティ比補正回路（DCB）９
と第２バッファ（Buf）１０とで、同一回路構成となっ
ている。

【００５６】図２に本実施の形態のデューティ比補正部
に注目したブロック図を示す。

【００５７】外部クロックと内部クロックの位相比較を
行う系であるクロックCMPCLKを生成するために、下記の
信号経路をたどる。遅延段３の出力であるクロックCLKi
nが入力されて、信号def.bitsによって遅延量を固定し
た基準遅延発生回路(base buf)１１によって遅延させ
て、クロックRCLKinが出力される。

【００５８】このクロックRCLKinは第１ＣＭＯＳレベル
変換アンプ(CAmp2)１２によってさらにT＿dcc 分遅延さ
せて出力する。この第１ＣＭＯＳレベル変換アンプ(Cam
p)１２の出力を受けて、第１バッファ（Buf）７はグロ
ーバルクロックをドライブするための入力信号を増幅し
て、クロックCMPCLKを出力する。

【００５９】ここで生成されたクロックCMPCLKは位相比
較にも用いられる。本来ならばこのクロックCMPCLKをI/
Oピンを駆動する制御クロックとしたいところである
が、プロセス変動によりデューティ比がばらつく。

【００６０】そこでクロックCMPCLKを生成したクロック
の経路に用いたバッファ群と同じ回路を用いるが、それ
ぞれの遅延段にトリミングできるようにする。

【００６１】まずデューティ比をトリミングするため、
デューティ比電位変換回路(DVC)５から生成されるデュ
ーティ比を電位差として表現した信号を、トリミング用
制御信号trim(3:0)を入力することで任意にオフセット
をつけることのできる第1トリミング回路(Trim＿DC)１
３を配置する。

【００６２】第１ＣＭＯＳレベル変換アンプ(CAmp2)１
２側に入力するデューティ比補正情報duty＿dcは、第２
トリミング回路(Trim＿DC)１４を配置して、信号def.bi
tsによって遅延量を固定して、デューティ比電位変換回
路(DVC)５の出力をそのままミラーしたものを用いる。

【００６３】第1トリミング回路(Trim＿DC)１３は、デ
ューティ比電位変換回路(DVC)５の出力に対して、基準
となるbit情報、すなわちトリミング用制御信号trim(3:
0)を与えることで実現できる。

【００６４】トリミングを加える第２ＣＭＯＳレベル変
換アンプ(CAmp3)１５には、第1トリミング回路(Trim＿D
C)１３の出力情報であるトリミング用制御信号trim＿dc
を与えることでデューティ比を補正することができる。

【００６５】この第２ＣＭＯＳレベル変換アンプ(CAmp
3)１５には、トリミングバッファ(trim buf.)１６の出
力TCLKinが入力されている。

【００６６】このトリミングバッファ(trim buf.)１６
には、遅延段３の出力であるクロックCLKinが入力さ
れ、基準となるbit情報、すなわちトリミング用制御信
号trim(7:4)信号が入力されて、クロックTCLKinが出力
されている。

【００６７】この図２に示された基準遅延発生回路(bas
e buf)１１、第１ＣＭＯＳレベル変換アンプ(CAmp2)１
２、第２トリミング回路(Trim＿DC)１４が図１に示され
た第１デューティ比補正回路（DCB）６に相当する。

【００６８】また、この図２に示された第１トリミング
回路(Trim＿DC)１３は、図１に示されたトリミング回路
(Trim＿DC)８に相当する。

【００６９】また、第２ＣＭＯＳレベル変換アンプ(CAm
p3)１５及びトリミングバッファ(trim buf.)１６は、
図１に示された第２デューティ比補正回路（DCB）９に
相当する。

【００７０】ここで、内部クロック信号は一旦、生成さ
れた後で修正が加えられているため,半導体記憶装置内
部へデューティ比が５０％となっていない状態で伝送さ
れる。しかし、半導体記憶装置の設定により、デューテ
ィ比が５０％になるまで内部クロック信号を使用しない
ようにすることで、問題は回避される。

【００７１】また、図３に本実施の形態の全体構成が示
され、半導体チップ１７上にメモリセルアレイ１８が４
バンクとなって配置され、メモリセルアレイ１８間にセ
ンターパッド１９が設けられ、メモリセルアレイ１８間
の中央部にバッファ２０が設けられている。

【００７２】ここで、本実施の形態のデューティ比補正
部が含まれるデータ変換回路２１は、センターパッド１
９付近に設けられ、生成された内部クロック信号は半導
体記憶装置外部からのデータの入出力の際のシリアルパ
ラレル変換のタイミング調整に用いられる。すなわち、
外部からはパラレルに複数データが入力され、パラレル
シリアル変換されて、内部の各メモリセルへ一括して、
シリアルに入力される。

【００７３】ここで、半導体記憶装置がセンターパッド
形式で、バンク形式の場合は、その内部クロック信号は
各バンク内の各メモリセルの対して同一タイミングで読
み書きされるようにクロック信号線の長さが均等となる
ことが好ましい。このため、内部クロック生成回路はセ
ンターパッド付近で、半導体記憶装置のなるべく中央部
付近に設けられることが好ましい。

【００７４】次に、デューティ比電位変換回路(DVC)
５、デューティ比補正回路（DCB）６、第１バッファ（B
uf）７の一回路例を図４に示す。ここでは、デューティ
比補正回路６は、直列に２段接続されたクロックドイン
バータP1〜P4、N1〜N4で構成され、クロック信号CLKin
がトランジスタP2、N1のゲートに入力されている。第１
段のクロックドインバータの出力が第２段のクロックド
インバータのP4、N3のゲートに入力されている。

【００７５】また、トランジスタP1、N2のゲートには、
デューティ比電位変換回路(DVC)５の出力である信号VHD
UTYLが入力されている。また、トランジスタP3、N4のゲ
ートには、デューティ比電位変換回路(DVC)５の出力で
ある信号VHDUTYHが入力されている。

【００７６】クロック信号CLKinはディレイロックドル
ープ（DLL）回路等によりデューティ比が50%からずれて
いる可能性がある。従って単純にバッファを通して増幅
しただけであると、クロックCMPCLKはデューティ比が50
%から、ずれたままになる。

【００７７】ここでクロックCMPCLKのデューティ比をモ
ニタしてデューティ比のズレを電位差として表現する回
路であるデューティ比電位変換回路(DVC)５によって、V
HDUTYHとVHDUTYLという差動信号を得る。

【００７８】これらの信号は内部クロック信号INCLKの
デューティ比が50%より大きい場合、VHDUTYHがVHDUTYL
よりも大となり、逆にデューティ比が50%より小さい場
合VHDUTYHが VHDUTYLよりも小となる。

【００７９】例えばクロックCMPCLKのデューティ比が５
０パーセントよりも高い場合、VHDUTYHが上昇し、かつV
HDUTYLが減少するため、トランジスタP1のゲート−ソー
ス間電圧（VGS）が上昇し、かつトランジスタN2のゲー
ト−ソース間電圧（VGS）が低下するため、トランジス
タP1、P2、N1、N2で構成される第１段目のクロックドイ
ンバータの出力はクロック信号CLKinのデューティ比を
単純にインバータで反転出力した場合よりもデューティ
比が大きくなる。

【００８０】またトランジスタP3、P4、N3、N4で構成さ
れる第２段目のクロックドインバータにおいて、VHDUTY
Hが増加するためトランジスタP3のゲート−ソース間電
圧（VGS）は低下し、トランジスタN4のゲート−ソース
間電圧（VGS）は上昇する。

【００８１】その結果、２段構成のクロックドインバー
タの効果により、VHDUTYHが VHDUTYLよりも大となる場
合には、デューティ比補正回路６の出力であるdrvclkの
デューティ比が低下するようになる。逆にVHDUTYH がVH
DUTYLよりも小となる場合にはデューティ比補正回路６
の出力であるdrvclkのデューティ比が上昇する。

【００８２】図５にトリミング回路(Trim＿DC)８の回路
構成の一例を示す。

【００８３】図５（A）には、trim(3:0)として入力され
るトリミング用信号を用いて、トリミング信号tm＿0、t
m＿１、tm＿２、tm＿3を生成する回路例が示される。こ
こでは、２段直列に接続されたインバータを用いてい
る。

【００８４】図５（B）には、トリミング信号tm＿0、tm
＿１、tm＿２、tm＿3と、このトリミング信号の各反転
信号tm＿0b、tm＿1b、tm＿2b、tm＿3b、第１トリミング
回路(Trim＿DC)１３の出力であるduty＿dc（VHDUTYH,VH
DUTYL）とが入力され、trim＿dc（VTRIMH,VTRIML）を出
力している。

【００８５】ここでtrim(3:0)として入力されるトリミ
ング用信号を用いて、def.bits（この場合trim(3:0)=(0
101)；0は論理Low、１は論理Highである。）と異なる値
にすることでトリミングを行うことができる。

【００８６】例えばtrim(3:0)=(1111)とした場合、入力
に対する応答がVTRIMHは最大限に上昇し、VTRIMLは最小
になる。逆にtrim(3:0)=(0000)とした場合、VTRIMHは最
小になり、VTRIMLは最大となる。この図５中には4bits
のトリミングコードが実現されているが、n bitsのトリ
ミングも容易に実現できる。

【００８７】上記のようにデューティ比をトリミングし
た場合、クロックCMPCLKの位相と内部クロックINCLKの
位相が一致しないことになる。位相が変化する理由は、
図４に示すようなP1〜P4、N1〜N4で構成される２段のク
ロックドインバータのゲート電位がCMPCLK側とINCLK側
で異なるためである。

【００８８】例えば図２において第１ＣＭＯＳレベル変
換アンプ(CAmp2)１２における遅延時間T＿dccの期間を
基準とする場合に、Trimbitsにより変化した電位差trim
ed＿dc信号により、T＿dccに任意時間αを加えた値であ
るT＿dcc＿tとなる。この差分であるT＿dcc＿tからT＿d
ccの差であるα期間分の遅延をトリミングバッファ(tri
m buf.)１６によって補正する。

【００８９】この遅延補償を行うトリミングバッファ(t
rim buf.)１６の回路例を図６に示す。

【００９０】ここでは、クロックCLKinが入力された第
１インバータINV１４が設けられている。この第１イン
バータINV１４の出力が第５トランスファゲートTF５の
一端に接続されている。トリム信号trim5はこの第５ト
ランスファゲートTF５の一方のゲートに入力され、さら
に第２インバータINV１８により、位相が反転されて第
５トランスファゲートTF５の他方のゲートに入力されて
いる。この第５トランスファゲートTF５の他端は、電源
電位と接地電位との間に直列に接続された第１キャパシ
タC9、第２キャパシタC5の中間ノードに接続されてい
る。

【００９１】第１インバータINV１６の出力はさらに第
４トランスファゲートTF4の一端に入力されている。ト
リム信号trim7は、この第４トランスファゲートTF４の
一方のゲートに入力され、さらに第３インバータINV１
６により、位相が反転されて第４トランスファゲートTF
4の他方のゲートに入力されている。この第４トランス
ファゲートTF４の他端は、電源電位と接地電位との間に
直列に接続された第３キャパシタC7、第４キャパシタC3
の中間ノードに接続されている。

【００９２】第１インバータINV１６の出力はさらに第
４インバータINV１５に入力されている。この第４イン
バータINV１５の出力は第７トランスファゲートTF７の
一端に接続されている。トリム信号trim4は、この第７
トランスファゲートTF７の一方のゲートに入力され、さ
らに第５インバータINV１９により、位相が反転されて
第７トランスファゲートTF７の他方のゲートに入力され
ている。この第７トランスファゲートTF７の他端は、電
源電位と接地電位との間に直列に接続されている第５キ
ャパシタC10、第６キャパシタC6の中間ノードに接続さ
れている。

【００９３】第４インバータINV１５の出力はさらに第
６トランスファゲートTF６の一端に接続されている。ト
リム信号trim6は、この第６トランスファゲートTF６の
一方のゲートに入力され、さらに第６インバータINV１
７により、位相が反転されて第６トランスファゲートTF
６の他方のゲートに接続されている。この第６トランス
ファゲートTF６の他端は、電源電位と接地電位との間に
直列に接続されている第７キャパシタC8、第８キャパシ
タC4の中間ノードに接続されている。

【００９４】ここで、各キャパシタC3、C4、C5、C6、C
7、C8、C9、C10はそれぞれMOSキャパシタで構成されて
いる。

【００９５】トリミングバッファ(trim buf.)１６はデ
ューティ比の補正の度合いによってトリム信号trim(3:
0)への入力を切り替える。ここでは4bitsの例を示した
が、nbitsのトリミングも容易に実現できる。

【００９６】基準遅延発生回路base buf１１はtrim(3:
0)が、(0101)となるように入力を固定する。すなわち、
デフォルトビットdef.bitsが入力されて、クロックCLKi
nを遅延している。

【００９７】実際には図２に示す回路において、トリミ
ング動作を行う際に、トリミングの対象となる回路を切
り替える動作を行う。

【００９８】その際、フューズで行う場合とテスト（モ
ード）レジスタで行う場合がある。その切り替えを行う
回路のブロック図を図７に示す。

【００９９】フューズディスエーブル信号F＿disable、
ラッチ信号latchR、レジスタ用入力res(7:0)が入力され
るレジスタセット(RES1)３０、フューズプログラム信号
F＿prgmが入力されるフューズセット(FU1)３１、フュー
ズディスエーブル信号F＿disable及びこのフューズセッ
ト(FU1)３１からのフューズイネーブル信号Fuse＿enabl
eとが入力されるエクスクルーシブオア回路(EX-OR1)３
２とを有している。

【０１００】さらにこのエクスクルーシブオア回路(EX-
OR1)３２の出力SEL＿Fuse、フューズセット(FU1) ３１
の出力Ftrim(7:0)、レジスタセット(RES1)３０の出力Rt
rim(7:0)が入力され、trim(7:0)を出力するマルチプレ
クサ(MUX1) ３３、レジスタセット(RES1)３０の出力Rt
rim(7:0)が入力され、出力レジスタ信号outres(7:0)を
出力するバッファ３４とを有している。

【０１０１】まずフューズセット(FU1)３１とレジスタ
セット(RES1)３０からの出力をマルチプレクサ(MUX1)３
３に入力する。このとき、信号SEL＿Fuseが“H”レベル
であるならば信号Ftrim(7:0)が信号trim(7:0)と接続さ
れ、フューズが有効になる。

【０１０２】また逆に信号SEL＿Fuseが“L”レベルであ
るならば、信号Rtrim(7:0)が信号trim(7:0)と接続さ
れ、レジスタが有効になる。

【０１０３】これらを切り替えることは、信号Fuse＿en
ableと信号Fuse＿disableの排他的論理和EX-OR1をとる
ことで実現される。例えばフューズを有効とする信号F
＿enableをフューズ切断レベルとしている場合でも、テ
ストレジスタもしくはモードレジスタの信号F＿disable
を"H"レベルとすることでレジスタの値を有効とするこ
とができる。

【０１０４】また信号F＿disableが"H"レベルとなった
場合、レジスタセット(RES1)３０において、入力される
信号が入力Ftrim(7:0)からレジスタセット(RES1)３０に
入力される外部からのレジスタ用入力res(7:0)へと切り
替わる。

【０１０５】半導体チップに電源投入後、信号Ftrim(7:
0)の値は決まっており、信号F＿disableがディセーブル
でかつ、信号latchRをイネーブルにすることで信号Ftri
m(7:0)の値が信号Rtrim(7:0)へ転送される。

【０１０６】次に外部入力res(7:0)の値を信号trim(7:
0)に転送したい場合には、信号latchRを一度ディセーブ
ルにし、信号F＿disableをイネーブルとして、信号res
(7:0)を入力する。そして再度、信号latchRをイネーブ
ルとして信号res(7:0)の値である信号Rtrim(7:0)へ転送
する。

【０１０７】このとき信号Sel＿Fuseは"L"レベルとなっ
ており信号Rtrim(7:0)は信号trim(7:0)に接続されてい
るため、結局信号res(7:0)の値が信号trim(7:0)へ転送
される。

【０１０８】またレジスタ内部の値を参照したいときに
は、出力レジスタ信号outres(7:0)を読み出せばよい。

【０１０９】このように本実施の形態によれば、半導体
記憶装置内部クロックのデューティサイクル比を静的な
電位によって50%に補正する回路（デューティ比補正回
路）を持ち、フューズ回路もしくはレジスタ回路を用い
て任意のデューティサイクル比を生成する。さらにプロ
セスばらつきにより半導体記憶装置内部のクロックのデ
ューティ比がずれた場合に、デューティ比補正回路のト
リミングを行うことにより、半導体記憶装置外部から見
た動作としてデューティ比が50%になるように補正す
る。

【０１１０】フューズセット回路へは半導体記憶装置の
ユーザーが使用しない特殊モードのフューズプログラム
信号を入力して、フューズの切り替え動作を行う。

【０１１１】チップごとのデューティ比のトリミングを
行う場合は、フューズは切断しない。テストの際にレジ
スタの内容を書き換えて、レジスタの値を読み出し、製
造段階でそのレジスタの値に基づいて、フューズを切断
して、トリミングを行う。

【０１１２】本実施の形態によれば、半導体ウエーハ段
階で、デューティ比を補正することが可能であり、さら
に半導体チップとして分離してパッージ化した後の状態
でも電気フューズを用いて、半導体記憶装置の外部から
電気信号を与えることでデューティ比を補正することが
可能である。

【０１１３】本実施の形態によれば、任意にデューティ
比をトリミング出来ることで、試作から量産までの期間
の短縮と、プロセス変動によるチップ毎のバラツキを補
正することが出来る。

【０１１４】さらに本実施の形態によれば、デューティ
比ズレの情報が電位であることから、トリミングに用い
る手法をカレントミラータイプにすることで安定したト
リミング効果が期待できる。

【０１１５】本実施の形態によれば、遅延させるクロッ
クが電源電位VDDから接地電位GNDまでスイングするよう
な、CMOSレベルクロックに対応することが可能である。

【０１１６】さらに本実施の形態によれば、デューティ
比をトリミングによって補正すると、デューティ比の補
正度に従って位相比較系クロックと内部クロックの位相
差が大きくなる。それを補正することができる。

【０１１７】さらに本実施の形態によれば、遅延量を変
更する際に、負荷をドライブするインバータを増減させ
るタイプよりも遅延量の細かい制御が可能である。図８
に示されるようなデフォルト状態に対して、トランスフ
ァゲート４０のスイッチング動作を行うことで、インバ
ータINV３０、INV３１を並列に接続して、オンオフ動作
を行う場合には、ステップが大きくなってしまう。これ
に対し、図６に示されるようなキャパシタを用いて電位
レベルを調整しているため図と比べてより、きめ細かい
制御ができる。

【０１１８】さらに本実施の形態によれば、フューズが
切断されていても、レジスタを設定することで任意のト
リミング量に設定することができる。

【０１１９】（第１の実施の形態の変形例）図９に示さ
れるように構成することで、第１の実施の形態におい
て、発生させる内部クロックINCLKがひとつであったも
のを、複数の内部クロックを発生させることができる。

【０１２０】ここでは、ｎ種類の内部クロックINCLK
（１、．．．、ｎ：ｎは自然数）を発生させるようにト
リミング回路(Trim＿DC)８が内部クロックの個数に応じ
て設けられている。各トリミング回路(Trim＿DC)８に
は、デューティ比電位変換回路(DVC)５の出力である電
位情報duty＿dcが入力され、デューティ比電位変換回路
(DVC)５で得られた出力にトリミングを加え、電位情報t
rim＿dc(n)（１、．．．、ｎ：ｎは自然数）に変換し、
出力する。また、各トリミング回路(Trim＿DC)８には、
トリミングコード信号trimcode(n) （１、．．．、ｎ：
ｎは自然数）が入力されている。

【０１２１】第２デューティ比補正回路(DCB)９は、遅
延段３の出力であるクロック信号CLKin及びトリミング
回路(Trim＿DC)８の出力trim＿dc(n)が入力され、この
出力trim＿dc(n)により、任意のオフセット動作が行わ
れて、出力信号tdrvclk(n)が出力される。

【０１２２】各第２バッファ（Buf）１０は、各第２デ
ューティ比補正回路(DCB)９の出力tdrvclk(n)を受け、
遅延動作を行って、内部クロックINCLK(n)を出力する。

【０１２３】このように、本実施の形態の変形例によれ
ば、多数の内部クロックを第１の実施の形態の効果を得
ながら生成することができる。

【０１２４】（第２の実施の形態）本実施の形態によれ
ば、比較的小振幅（数百mV程度）のクロックに対するデ
ューティ比補正へ適用できる。

【０１２５】図１０に本実施の形態のデューティ比補正
部に注目したブロック図を示す。なお、全体構成は図１
に示される第１の実施の形態と同様に構成される。

【０１２６】位相比較を行うクロック系であるクロック
CMPCLKは、入力となるクロックCLKinにデューティ比補
正を行う第１アナログアンプ(AAmp1)５０で増幅され、C
MOSレベルクロックへ移行するための第１レベルシフト
回路(level＿shift)５１にて、信号ｐCMPCLKとして出力
される。このｐCMPCLKは、第１バッファ７で増幅され
て、クロックCMPCLKとして生成される。

【０１２７】第１の実施の形態と同様に、デューティ比
電位変換回路(DVC)５により、クロックCMPCLKのデュー
ティ比ずれをモニタして、そのデューティ比ずれをＤＣ
レベルの電位に変換する。

【０１２８】デフォルトビットdef.bitsが入力される第
１トリミング回路(Trim＿DC)５２によりバッファして、
信号duty＿dcとして第１アナログアンプ(AAmp1)５０へ
入力される。

【０１２９】実際のI/O回路で用いられる内部クロックI
NCLKを生成する回路系列は、クロックCMPCLKを生成する
回路系列と同様の回路構成になっているが、第２トリミ
ング回路(Trim＿DC)５３への入力がデフォルトビットde
f.bitsではなく、トリミング信号trim(3:0)となってい
る。第２トリミング回路(Trim＿DC)５３の回路構成は第
１の実施の形態同様、図５に示されるような構成となっ
ている。

【０１３０】この第２トリミング回路(Trim＿DC)５３の
出力である信号trim＿dcが第２アナログアンプ(AAMP2)
５４に入力される。この第２アナログアンプ(AAMP2)５
４には、クロックCLKin及びトリミング信号trim(７:４)
が入力される。

【０１３１】この第２トリミング回路(Trim＿DC)５３の
出力が第２レベルシフト回路(level＿shift)５５へ入力
され、クロックｐINCLKとして出力される。

【０１３２】このクロックｐINCLKが第２バッファ(Buf
3)１０へ入力されて、内部クロックINCLKとして出力さ
れる。

【０１３３】ここで、第１の実施の形態と同様に図５に
示した第２トリミング回路の機能により、任意のオフセ
ットを加えることが出来る。

【０１３４】次に、信号trim＿dcを受けてデューティ比
が補正される第２アナログアンプ回路(Aamp2)５４の回
路図の一例を図１１に示す。

【０１３５】図１１（Ａ）に示されるようにトリミング
信号Trim１が、インバータINV20で位相が反転されてト
リミング信号Trim１bが生成される。同様にトリミング
信号Trim０が、インバータINV21で位相が反転されてト
リミング信号Trim０bが生成される。

【０１３６】図１１（Ｂ）に示される例では、小振幅ク
ロックが相補である場合である。

【０１３７】ＰチャネルトランジスタP15、P16及びＮチ
ャネルトランジスタN26〜N31で構成される差動対にクロ
ック入力in、inbと、デューティ比補正用信号VHDUTYH、
VHDUTYLとが入力される。このクロック入力inは、図１
０におけるクロックCLKinに相当する。また,クロック入
力inbはクロックCLKinの反転信号に相当する。

【０１３８】ここでクロックin,inbのデューティ比が高
い場合には、デューティ比電位変換回路(DVC)５の機能
によりVHDUTYHが増大し、VHDUTYLが減少して、電位差が
生じている。

【０１３９】これにより出力outは減少し、出力outbは
増大してオフセットがかかる。この出力out、outbが同
電位となる２種のポイント（out<outbとoutb>out）同士
が等しくなる。この出力out、outbは図１０におけるレ
ベルシフト回路５５へ入力される第２アナログアンプ(A
AMP2)５４の出力に相当する。

【０１４０】第１の実施の形態において示したのと同様
に、上記のデューティ比補正により第１アナログアンプ
(AAMP1)５０における遅延時間T＿dccと第２アナログア
ンプ(AAMP2)５４における遅延時間T＿dcc＿tとの遅延時
間に差が生じるため、図１１（C）に示されるトランジ
スタP17、P20、N32〜N35、N40、トランスファゲートTF8
〜TF10及びインバータINV20、INV21で構成されるアナロ
グアンプ遅延量トリミング回路によるトリミングによっ
て遅延量を補正する。

【０１４１】基準電流I2をＮチャネルトランジスタN32
によってダイオード接続することで、基準となる電位re
fbiasを生成する。ソースがそれぞれ接地電位に接続さ
れたＮチャネルトランジスタN33〜N35の電流源のうち、
ＮチャネルトランジスタN33、N34をデフォルトでオンさ
せて、nbiasとpbiasを生成する。

【０１４２】このnbiasとpbiasとが図１１（Ｂ）に示さ
れるＮチャネルトランジスタＮ２８、Ｐチャネルトラン
ジスタＰ１５のゲートへそれぞれ入力される。

【０１４３】ここで、トランスファゲートTF9がオフす
るとpbiasが増大し、nbiasが減少して、Ｎチャネルトラ
ンジスタN28、N31、ＰチャネルトランジスタP15、P16の
それぞれのゲート・ソース間電位が低下する。

【０１４４】この結果、図１１（Ａ）に示される差動対
の遅延時間が増大する。逆にトランスファゲートTF9、T
F10をオンさせると、pbiasが減少し、かつ、nbiasが増
大して、図１１（Ａ）に示される差動対の遅延時間が短
くなる。ここでは2 bitsで表現しているが、n bitsも容
易に実現出来る。

【０１４５】次に、図１２にレベルシフタ回路５５の具
体的回路例を示す。定電流源I3、I4は等しい電流を流
す。またＮチャネルトランジスタN36〜N39のカレントミ
ラー構成により、出力ノードout、outbから接地電位GND
へのそれぞれの電流経路の流す電流量が等しくなる。

【０１４６】ここで電流に差が生じるのはソースが電源
電位に接続されたＰチャネルトランジスタP18、P19から
流れ込む電流のみである。ＰチャネルトランジスタP1
8、P19のゲートに入力される信号IN、INBが第２アナロ
グアンプ５４の出力out、outbに相当し、クロック動作
を行う。このため、このレベルシフタ回路５５の出力ノ
ードout、outbがインバータINV22、INV23の回路しきい
値を越える。

【０１４７】その結果、インバータINV23の出力であるC
MOSCLKはCMOSレベルのクロックに増幅される。このCMOS
CLKは第２バッファ１０にｐINCLKとして入力される。

【０１４８】本実施の形態では第１の実施の形態同様の
効果を有する。

【０１４９】さらに、本実施の形態では、デューティ補
正回路への入力が小振幅である場合に対応できる。

【０１５０】さらに、本実施の形態では、小振幅信号を
入力するような差動対タイプのアンプをアナログアンプ
として利用しているため、基準電流を用いていて、遅延
量のバラツキを小さくすることができる。トリミングも
その基準電流の比例倍であるためバラツキが少ない。

【０１５１】なお、上記各実施の形態においては、内部
クロックのデューティ比を５０％として生成していた
が、必ずしも５０％に限られるものではない。設計の都
合により、５０％より大きいデューティ比又は小さいデ
ューティ比の内部クロックを本実施の形態を用いて生成
することもできる。

【０１５２】

【発明の効果】本発明によれば、プロセスばらつきによ
り、内部クロック信号のデューティ比がずれた場合で
も、デューティ比を調整できる半導体記憶装置を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態及び第２の実施の
形態に係る半導体記憶装置のブロック図。

【図２】本発明の第１の実施の形態におけるCMOSレベ
ルクロックが入力される場合のデューティ比補正回路の
ブロック図。

【図３】本発明の第１の実施の形態における半導体記
憶装置の全体構成図。

【図４】本発明の第１の実施の形態におけるデューテ
ィ比補正部と内部クロックデューティ比モニタ回路のブ
ロック図。

【図５】本発明の第１の実施の形態及び第２の実施の
形態におけるデューティ比ズレ電位変換回路の出力をト
リミングによりレベル変換する回路図。

【図６】本発明の第１の実施の形態におけるトリミン
グ可能な位相補正回路の回路図。

【図７】本発明の第１の実施の形態及び第２の実施の
形態におけるフューズもしくはレジスタの選択回路のブ
ロック図。

【図８】本発明の第１の実施の形態における効果を説
明するための従来の遅延量変更回路。

【図９】本発明の第１の実施の形態の変形例における
CMOSレベルクロックが入力される場合のデューティ比補
正回路のブロック図。

【図１０】本発明の第２の実施の形態における小振幅
クロックが入力される場合のデューティ比補正回路のブ
ロック図。

【図１１】（Ａ）は、本発明の第２の実施の形態にお
けるトリミング信号の反転信号発生回路の回路図であ
り、（Ｂ）は、本発明の第２の実施の形態における第２
アナログアンプの出力部の回路図であり、（Ｃ）は、本
発明の第２の実施の形態における第２アナログアンプの
入力部の回路図である。

【図１２】本発明の第２の実施の形態におけるレベル
シフト回路の回路図。

【図１３】従来の半導体記憶装置のクロック発生回路
のブロック図。

【図１４】（Ａ）は、従来の半導体記憶装置の内部ク
ロックデューティ比モニタ回路で用いられるバッファの
回路図であり、（Ｂ）は、従来の半導体記憶装置内部ク
ロックデューティ比モニタ回路の回路図である。

【図１５】（Ａ）は、デューティ比が５０%の場合の
クロック信号を表す波形図であり、（Ｂ）は、デューテ
ィ比が４０%の場合のクロック信号を表す波形図であ
り、（Ｃ）は、デューティ比が６０%の場合のクロック
信号を表す波形図である。

【符号の説明】

１入力バッファInBuf ２位相比較器PD ３遅延段VDLY ４遅延量コントローラDCTL ５デューティ比電位変換回路DVC ６第１デューティコレクトバッファDCB ７第１バッファBuf ８トリミング回路Trim＿DC ９第２デューティコレクトバッファDCB １０第２バッファBuf １１基準遅延発生回路base buf. １２第１CMOSレベル変換アンプCAmp2 １３第１トリミング回路Trim＿DC １４第２トリミング回路Trim＿DC １５第２CMOSレベル変換アンプCamp3 １６トリミングバッファtrim buf. １７半導体チップ１８メモリセルアレイ１９パッド２０、３４バッファBuf ２１データ変換回路３０レジスタRES1 ３１フューズセットFU1 ３２排他的論理和回路EX-OR1 ３３切り替え器MUX1 ４０トランスファゲート５０第１アナログアンプAamp1 ５１第１レベルシフト回路level＿shift ５２第１トリミング回路Trim＿DC ５３第２トリミング回路Trim＿DC ５４第２アナログアンプAAmp2 ５５第２レベルシフト回路level＿shift N1〜N40 Ｎチャネル型トランジスタ P1〜P20 Ｐチャネル型トランジスタ I1〜I4 定電流素子 C1〜C10 MOS型キャパシタ INV1〜INV23 インバータ TF1〜TF10 トランスファゲート

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｋ 19/00 １０１ＥＦターム(参考） 2G032 AA07 AB06 AD04 AE10 AK11 AK19 AL00 AL14 5B024 AA15 BA21 BA23 BA29 CA07 CA11 CA15 5J001 AA05 BB00 BB02 BB12 BB13 BB25 DD04 5J056 AA19 AA26 BB38 CC00 CC01 CC02 CC05 DD13 DD28 DD29 EE11 FF09 GG06 5L106 AA01 CC08 CC09 CC13 GG03

Claims

【特許請求の範囲】

【請求項１】外部クロック信号が遅延された信号が入力
され、デューティ比を補正する第１デューティ比補正回
路と、この第１デューティ比補正回路の出力信号に基づいて、
デューティ比ずれを検出するデューティ比電位変換回路
と、このデューティ比電位変換回路の出力信号が入力され、
デューティ比を補正制御するデューティ比トリミング回
路と、このデューティ比トリミング回路の出力信号に基づい
て、前記外部クロック信号が遅延された信号に対してデ
ューティ比を補正して、内部クロック信号を出力する第
２デューティ比補正回路とを有することを特徴とする半
導体記憶装置。
【請求項２】前記第１デューティ比補正回路の出力は入
力信号を増幅して出力する第１バッファー回路に入力さ
れ、この第１バッファー回路の出力が前記デューティ比
電位変換回路に入力されていて、前記第２デューティ比
補正回路の出力は入力信号を増幅して出力する第２バッ
ファー回路に入力され、この第２バッファー回路の出力
が前記内部クロック信号であることを特徴とする請求項
１記載の半導体記憶装置。
【請求項３】前記第１デューティ比補正回路は、入力信
号を一定時間遅延させて出力する第１基準遅延発生回路
と、この第１基準遅延発生回路からの信号を遅延させて
出力する第１CMOSレベル変換アンプとを有し、前記第２デューティ比補正回路は、入力信号をトリミン
グ量に応じて遅延させて出力するトリミング遅延回路
と、このトリミング遅延回路からの信号を遅延させて出
力する第２CMOSレベル変換アンプとを有することを特徴
とする請求項１又は２いずれか１項記載の半導体記憶装
置。
【請求項４】切り替え制御信号に基づいて、有効又は無
効が設定されるフューズ及びレジスタをさらに有するこ
とを特徴とする請求項１乃至３いずれか１項記載の半導
体記憶装置。
【請求項５】前記第１デューティ比補正回路は、入力信
号を遅延させて出力する第１アナログレベル変換回路
と、この第１アナログレベル変換回路の出力信号をCMOS
レベルクロックへ変換して出力する第１レベルシフト回
路とを有し、前記第２デューティ比補正回路は、入力信号をトリミン
グ量に応じて遅延させて出力する第２アナログレベル変
換回路と、この第２アナログレベル変換回路の出力信号
をCMOSレベルクロックへ変換して出力する第２レベルシ
フト回路とを有することを特徴とする請求項１又は２い
ずれか１項記載の半導体記憶装置。
【請求項６】外部クロックと内部クロックを同期させ
て、内部クロックのデューティ比が所定値からずれてい
ることを検出して、内部クロックのデューティ比ずれを
電位に変換する回路と、前記電位を用いて内部クロックのデューティ比を補正す
る回路と、デューティ比が補正されたクロックを増幅する回路と、電位に変換されたデューティ比ズレにフューズもしくは
レジスタ回路からの情報により任意のトリミングを行う
トリミング回路とを有することを特徴とする半導体記憶
装置。
【請求項７】前記デューティ比補正回路は、デューティ
比に任意のトリミングを行うために位相比較するための
内部クロックを参照して別系列のクロックを生成するた
めのアンプを有し、前記トリミング回路はデューティ比
を電位に表現した値をさらにトリミング情報により変化
させるカレントミラー回路とを有することを特徴とする
請求項６記載の半導体記憶装置。
【請求項８】前記デューティ比補正回路はクロックドイ
ンバータと、デューティ比を補正することにより位相比
較クロックと内部クロックの位相ずれが生じた場合にト
リミングにより位相ずれを補正する回路とを有すること
を特徴とした請求項７記載の半導体記憶装置。
【請求項９】位相ずれを補正する回路は、インバータ出
力に接続される容量の大小によって遅延量を変える回路
を有することを特徴とする請求項８記載の半導体記憶装
置。
【請求項１０】フューズプログラム信号により状態が設
定されるフューズ回路と、レジスタ用入力により状態が
設定されるレジスタ回路と、制御信号の論理によってフ
ューズ回路とレジスタ回路の切り替えを任意に行う切り
替え器とをさらに有することを特徴とする請求項８又は
９いずれか１項記載の半導体記憶装置。
【請求項１１】デューティ比ずれの電位差を用いて出力
にオフセットを加えることによりデューティ補正を行う
回路をさらに有することを特徴とする請求項７記載の半
導体記憶装置。
【請求項１２】前記トリミング回路の出力信号を増幅し
てCMOSレベル信号を出力するレベルシフト回路をさらに
有することを特徴とする請求項１１記載の半導体記憶装
置。