KR100401522B1 - 듀티 보정 회로 - Google Patents

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KR100401522B1
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Abstract

본 발명은 클록신호와 상기 클록신호로부터 180° 위상 천이된 클록바신호가 50%의 듀티를 갖도록 듀티를 보정하는 회로에 관한 것이다. 본 발명에 의한 듀티 보정 회로는 클록신호의 듀티가 50%인지, 50% 미만인지, 또는 50% 초과인지를 판정하는 듀티 체크부(duty chech block)와, 클록신호의 듀티가 50% 미만이면 클록신호를 50%의 듀티를 갖도록 지연시킨 후에 클록신호를 출력하고, 클록신호의 듀티가 50% 초과이면 클록바신호가 50%의 듀티를 갖도록 지연시킨 후에 클록바신호를 출력하며, 클록신호의 듀티가 50%이면 그대로 출력하는 듀티 보정부(duty correction block)를 구비하는 것을 특징으로 한다.

Description

듀티 보정 회로{A DUTY CORRECTION CIRCUIT}
본 발명은 듀티 보정 회로에 관한 것으로서, 특히 DDR DRAM, RAMBUS DRAM 등에서 사용되는 입력 클록이 50%에 매우 가까운 듀티를 가지도록 보정하는 회로에 관한 것이다.
종래의 DDR(double data rate) DRAM의 경우는 듀티 보정을 하지 않고 있으며, 입력 클록의 듀티 오차의 규격(spec.)은 ±5%이고, 지터(jitter) 규격은 ±10%이다. 이를 주파수로 나타내면 166㎒인 경우에 지터 규격은 ±600㎰이고, 입력 클록의 듀티 오차는 ±300㎰가 된다. 입력 클록의 듀티 오차가 출력 클록과 출력 데이터에 그대로 나타난다고 하면 실제로 우리가 고려할 수 있는 지터 규격은 ±300㎰가 되어 실제로 회로 설계시 여유(margin)가 별로 없게 된다.
그래서 많은 듀티 보정 회로들이 개발되었는데, CMOS 클록의 듀티를 보정하는 회로를 디지털로 구성하는 것은 쉬운 일이 아니다. 이런 회로들은 클록 신호(clk)와 클록 바 신호(clkb)가 서로 같은 듀티 오차를 가지는 경우는 보정을 하지만, 서로 다른 듀티 즉, 완전히 상보적인 관계에 있는 경우, 예를 들어 clk의 듀티가 40%이고, clkb의 듀티가 60%인 경우는 한쪽의 듀티만을 보정하는 문제점이 발생하게 된다.
따라서 본 발명은 CMOS 클럭의 듀티를 보정하는 회로를 제공하는 것을 목적으로 한다.
도 1은 본 발명에 의한 듀티 보정 회로의 블록도.
도 2는 본 발명에 의한 듀티 체크부의 회로도.
도 3은 본 발명에 의한 듀티 보정부의 블록도.
도 4는 본 발명에 의한 위상 블렌딩 회로의 회로도.
도 5는 본 발명에 의한 위상 블렌딩 회로의 동작을 설명하는 신호 파형도.
도 6은 본 발명에 의한 듀티 보정부의 동작을 설명하는 신호 파형도.
도 7은 본 발명에 의한 클록 버퍼의 회로도.
전술한 바와 같은 목적과 관련하여 본 발명은 클록신호와 상기 클록신호로부터 180° 위상 천이된 클록바신호가 50%의 듀티를 갖도록 듀티를 보정하는 회로에 있어서, 클록신호의 듀티가 50%인지, 50% 미만인지, 또는 50% 초과인지를 판정하는 듀티 체크부(duty chech block)와, 클록신호의 듀티가 50% 미만이면 클록신호를 50%의 듀티를 갖도록 지연시킨 후에 클록신호를 출력하고, 클록신호의 듀티가 50% 초과이면 클록바신호가 50%의 듀티를 갖도록 지연시킨 후에 클록바신호를 출력하며, 클록신호의 듀티가 50%이면 그대로 출력하는 듀티 보정부(duty correctionblock)를 구비하는 것을 특징으로 한다.
듀티 체크부는 클록신호에 의해 제어되는 제1 스위치와, 클록바신호에 의해 제어되는 제2 스위치와, 제1 스위치의 온 또는 오프에 따라 충방전되는 제1 커패시터와, 제2 스위치의 온 또는 오프에 따라 충방전되는 제2 커패시터를 구비한다. 또한 듀티 체크부는 제1 커패시터에 걸리는 전압과 제2 커패시터에 걸리는 전압의 크기를 비교하는 비교기를 더 구비하는 것이 바람직하다.
듀티 보정부는 클록신호 또는 클록바신호가 소정 경사를 갖으면서 역전되도록 하는 제1 위상 블렌딩 회로와, 클록신호 또는 클록바신호를 듀티 보정을 위해 소정 기간 지연시키는 지연회로와, 지연회로의 출력신호가 소정 경사를 갖으면서 역전되도록 하는 제2 위상 블렌딩 회로와, 제1 위상 블렌딩 회로의 출력단자 및 제2 위상 블렌딩 회로의 출력단자와 결합된 출력단자를 구비한다.
또한 듀티 보정부로부터의 클록신호 또는 클록바신호를 입력받아서 180°의 위상차를 갖는 새로운 클록신호 및 클록바신호를 생성하여 출력하는 클록 버퍼부(clock buffer block)를 더 구비한다. 클록 버퍼부는 듀티 보정부로부터의 출력신호를 동일하게 입력신호로 받는 2개의 인버터 체인으로 이루어지며, 2개의 인버터 체인 중 하나는 짝수개의 인버터를 갖으며, 다른 하나의 홀수개의 인버터를 갖는다.
이와 같은 구성의 본 발명에 의하면 고속 메모리 소자에서 사용되는 입력 클록의 듀티 오차를 체크하여 이 클록들이 50% 이상의 듀티를 가지는지, 또는 50% 미만의 듀티를 가지는지를 먼저 확인한 후에 듀티 보정을 한다. 즉 어느 클록이 어느쪽으로 오차가 발생했는지를 감지할 수 있는 회로를 이용하여 한 클록에 대해 듀티를 보정한 후에, 다시 이 클록을 두 개의 클록으로 만들어서 서로 듀티가 50%에 가깝도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 본 발명에 대한 이해를 돕기 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 또는 신호를 가리키는 것으로 하였다.
먼저 도 1은 본 발명에 의한 듀티 보정 회로의 블록도이다. 도 1에 도시되어 있는 바와 같이 본 발명에 의한 듀티 보정 회로는 듀티 체크부(101), 듀티 보정부(103), 클록 버퍼(105)를 구비하고 있다. 도 1에서 clk는 클록신호를, clkb는 clk로부터 180° 위상 천이된 클록바신호를, duty40%는 클록신호(clk)의 듀티가 50% 미만인 경우에 활성화되는 신호를, duty50%는 클록신호(clk)의 듀티가 50%인 경우에 활성화되는 신호를, duty60%는 클록신호(clk)의 듀티가 50%를 초과하는 경우에 활성화되는 신호를, clkin는 듀티 보정부(103)에 의해 보정된 클록신호를, clkout와 clkoutb는 clkin을 입력으로 하여 클록버퍼(105)에 의해 생성되며, 서로 180°의 위상차를 갖는 클록신호를 각각 가리킨다.
듀티 체크부(101)는 클록신호(clk, clkb)를 입력으로 수신하여 클록신호(clk)의 듀티가 50% 미만인지, 50% 초과인지, 아니면 50%인지를 판정한다. 클록신호(clk)의 듀티가 50% 미만이면 duty40%라는 신호가 활성화되어 듀티 보정부(103)를 제어하는 신호로 사용된다. 클록신호(clk)의 듀티가 50% 초과이면 duty60%라는 신호가 활성화되어 듀티 보정부(103)를 제어하는 신호로 사용된다. 그리고 클록신호(clk)의 듀티가 50%이면 duty50%라는 신호가 활성화되어 듀티 보정부(103)를 제어하는 신호로 사용된다.
듀티 보정부(103)는 듀티 체크부(101)로부터의 제어신호(duty40%, duty50%, duty60%)를 이용하여 클록신호(clk, clkb)를 적절히 지연시킴으로써 듀티를 보정한다. 먼저 클록신호(clk)의 듀티가 50% 미만이면 듀티 체크부(101)에 의해 duty40%라는 신호가 활성화되고, 이 duty40%라는 신호는 듀티 보정부(103)로 하여금 클록신호(clk)를 듀티가 50%가 되도록 소정 기간 지연시킨 후에 클록버퍼(105)로 출력하도록 한다. 클록신호(clk)의 듀티가 50% 초과이면 듀티 체크부(101)에 의해 duty60%라는 신호가 활성화되고, 이 duty60%라는 신호는 듀티 보정부(103)로 하여금 클록바신호(clkb)를 듀티가 50%가 되도록 소정 기간 지연시킨 후에 클록버퍼(105)로 출력하도록 한다. 클록신호(clk)의 듀티가 50%이면 그대로 출력되도록 한다. 따라서 듀티 보정부(105)의 출력신호(clkin)는 duty40% 신호가 활성화되는 경우에는 클록신호(clk)가 지연된 것이고, duty50% 신호가 활성화되는 경우에는 클록바신호(clkb)가 지연된 것으로서, 50%에 매우 가까운 듀티를 갖는다.
클록 버퍼부(105)는 듀티 보정부(103)로부터의 출력신호(clkin)를 입력받아서 180°의 위상차를 갖는 새로운 클록신호(clkout) 및 클록바신호(clkoutb)를 생성하여 출력한다.
도 2는 본 발명에 의한 듀티 체크부의 회로도이다. 듀티 체크부는 입력 클록의 듀티가 어느 쪽으로 오차를 가지는지를 판단하는 회로이다. 도 2에 도시되어 있는 바와 같이, 듀티 체크부는 클록신호(clk)에 의해 제어되는 제1 스위치로서의NMOS 트랜지스터(N4)와, 클록바신호(clkb)에 의해 제어되는 제2 스위치로서의 NMOS 트랜지스터(N3)와, NMOS(N4)의 온 또는 오프에 따라 충방전되는 커패시터(C1)와, NMOS(N3)의 온 또는 오프에 따라 충방전되는 커패시터(C0)를 주요 구성요소로 하고 있다. 커패시터(C0, C1)는 NMOS 트랜지스터에 의해 구성되며, 아주 큰 값의 커패시턴스를 갖도록 한다.
클록신호의 듀티가 50%보다 큰 클록의 경우는 방전량보다 충전량이 많으므로 커패시터에 전하가 계속 충전되고, 듀티가 50% 이하인 클록의 경우는 충전량보다 방전량이 많으므로 계속이 방전이 이루어진다. 예를 들어, 클록(clk)이 하이 레벨인 구간이 50% 이상인 경우는 충전량이 더 많아서 노드(dcc)의 레벨은 올라가게 되며, 반대로 노드(dccb)의 레벨은 내려가게 된다. 클록(clkb)이 하이 레벨인 구간이 50% 이상인 경우는 그 반대가 된다. 여기서 dcc, dccb는 혼동의 여지가 없는 경우 해당 노드의 전압 신호를 가리키는 것으로도 사용된다. 전압 신호 dcc와 dccb를 이용하면 입력으로 들어오는 클록의 듀티 오차가 어느 쪽으로 발생했는지를 판단할 수 있게 되며, 이를 이용하여 위상 브렌딩 블록에서 clk와 clkb 중에서 어떤 클록을 이용할 것인지를 판단할 수 있다.
도 2에는 도시되어 있지 않지만, 커패시터(C0)에 걸리는 전압(dcc)과 커패시터(C0)에 걸리는 전압(dccb)의 크기를 비교하는 비교기를 더 구비함으로써, 듀티가 50% 미만일 경우는 duty40% 라는 신호를 출력하고, 듀티가 50% 이상일 경우는 duty60% 라는 신호를 출력한다. 물론 듀티가 정확하게 50%일 경우는 duty50% 라는 신호를 출력한다. 이 출력신호들은 전술한 바와 같이 듀티 보정부(103)를 제어하는제어 신호로 사용된다.
도 3은 본 발명에 의한 듀티 보정부의 블록도이다. 도 3에 도시되어 있는 바와 같이, 듀티 보정부는 전송 게이트(301, 303)와 지연회로(305, 307)와 위상 블렌딩 회로(309, 311, 313, 315)를 구비하고 있다. 도 3에서 clk와 clkb는 외부로부터 입력되는 클록신호를, duty40%와 duty60%는 듀티 체크부(101)로부터 생성되는 제어신호를, pclk는 클록신호(clk)가 위상 블렌딩 회로(309)를 경유한 후의 클록신호를, pdclk는 클록신호(clk)가 지연회로(305)와 위상 블렌딩 회로(311)를 경유한 후의 클록신호를, pclkb는 클록신호(clkb)가 위상 블렌딩 회로(315)를 경유한 후의 클록신호를, pdclkb는 클록신호(clkb)가 지연회로(307)와 위상 블렌딩 회로(313)를 경유한 후의 클록신호를 각각 가리킨다.
위상 블렌딩 회로(309, 315)는 클록신호(clk) 또는 클록바신호(clkb)가 소정값의 경사를 갖으면서 역전되도록 한다. 지연회로(305, 307)는 클록신호(clk) 또는 클록바신호(clkb)를 듀티 보정을 위해 소정 기간 지연시킨다. 다른 위상 블렌딩 회로(311, 313)는 지연회로(305, 307)의 출력신호가 각각 소정값의 경사를 갖으면서 역전되도록 한다. 위상 블렌딩 회로(309)와 위상 블렌딩 회로(311)는 그 출력단자가 물리적으로 결합되어 듀티 보정부(103)의 출력단자를 구성한다. 또한 위상 블렌딩 회로(313)와 위상 블렌딩 회로(315)는 그 출력단자가 물리적으로 결합되어 듀티 보정부(103)의 출력단자를 구성한다.
전송게이트(301)는 duty40%라는 신호에 의하여 제어되며, 전송게이트(303)는 duty60%라는 신호에 의하여 제어된다. 따라서 duty40%라는 신호가 전술한 바와 같이 클록신호(clk)의 듀티가 50% 미만인 경우에 활성화되면 클록신호(clk)는 전송게이트(301)를 경유하여 위상 블렌딩 회로(309)와 지연부(305)로 제공된다. 지연회로(305)에 제공된 클록신호(clk)는 듀티 보정을 위해 선택된 소정의 기간만큼 지연되어 위상 블렌딩 회로(311)로 제공된다. 위상 블렌딩 회로(309, 311)는 후술하는 바와 같이 입력신호를 반전시키는 인버터인데, 단순히 반전시키는 것이 아니라 클록신호의 상승에지와 하강에지가 어느 정도의 경사를 갖도록 한다. 이렇게 경사를 갖도록 하는 것은 출력단자에서 신호(pclk)와 신호(pdclk), 또는 신호(pclkb)와 신호(pdclkb)가 잘 합쳐지도록 하기 위해서이다. 이러한 신호의 합침을 통하여 듀티 보정이 이루어지는 것이다.
전술한 바와 같이, duty40% 라는 신호는 clk를, duty60% 라는 신호는 clkb를 입력으로 제어한다. 도 3에 도시되어 있는 바와 같이, clk와 clkb의 듀티를 보정하는 회로가 동일하기 때문에 한쪽의 듀티를 50%로 보정하게 되면 다른 쪽은 듀티가 더 나빠진다. 이를 방지하기 위하여 전술한 바와 같이 도 1의 듀티 체크 블록을 이용하여 듀티가 어느 쪽으로 오차를 가지는지를 먼저 판정하여, duty40%, duty50% 또는 duty60% 중 어느 하나를 활성화시켜 clk 또는 clkb 중 어느 하나를 선택하여 듀티를 보정한다. 듀티 오차의 보정이 원래의 클록과 지연된 클록이 합쳐지면서 이루어지기 때문에 항상 듀티 오차가 50% 미만인 경우만 보정이 원활하게 이루어진다. 이런 이유 때문에 듀티 체크 블록이 필요하게 되고, 이 때 발생된 duty40%와 duty60% 신호를 이용하여 항상 듀티가 50% 미만인 신호를 선택하게 되는 것이다. duty50%일 경우는 보정 블록을 거치지 않고 바로 출력으로 내보내면 된다.
도 4는 본 발명에 의한 위상 블렌딩 회로의 회로도이다. 도 4에 도시된 바와 같이, 위상 블렌딩 회로는 NMOS 트랜지스터(MN1, MN2, MN3)와 PMOS 트랜지스터(MP1, MP2, MP3)를 구비하고 있다. 도 4에서 clk는 도 3에 도시된 바와 같은 클록신호이며, 도 4에 도시된 위상 블렌딩 회로는 clk가 입력되는 위상 블렌딩 회로(309)를 예시한 것이다. /dclk는 clk가 지연되고 역전된 클록신호를 가리킨다. clk로부터 /dclk를 생성하는 회로는 당업자들에게는 너무나 당연한 것이므로 도 4에 도시되어 있지는 않다.
도 4에서 PMOS 트랜지스터(MP2)는 다른 PMOS 트랜지스터(MP1, MP3)에 비해 긴 길이와 작은 폭을 갖는 약한 트랜지스터이고, NMOS 트랜지스터(MN2)는 다른 NMOS 트랜지스터(MN1, MN3)에 비해 긴 길이와 작은 폭을 갖는 약한 트랜지스터이다. PMOS 트랜지스터(MP2)는 그 게이트가 접지되므로 항상 온(ON) 상태에 있으며, PMOS 트랜지스터(MP1)가 오프 상태인 경우에도 회로에 전류가 흐를 수 있도록 경로를 형성한다. NMOS 트랜지스터(MN2)는 그 게이트가 전원단자에 연결되어 있으므로 항상 온 상태에 있으며, NMOS 트랜지스터(MN1)가 오프 상태인 경우에도 회로에 전류가 흐를 수 있도록 경로를 형성한다. PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN3)의 게이트에는 클록신호(clk)가 입력되며, PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)의 게이트에는 클록신호(/dclk)가 입력된다.
도 4에 도시된 회로의 동작은 도 5를 참고하여 설명한다. 도 5에 도시되어 있는 바와 같이, 출력신호(out)는 클록신호(clk)가 반전된 신호와 유사하다. 도 5에서 빗금친 부분(t1, t3)은 클록신호(/dclk)가 클록신호(clk)에 비해 지연되어 생기는 구간인데, 이 구간에서는 도 4에 도시된 위상 블렌딩 회로는 보통의 인버터처럼 동작한다. 그러나 다른 부분(t2, t4)에서는 출력신호(out)가 약한 트랜지스터(MN2, MP2)에 의해 경사가 느슨하게 된다. 출력신호(out)의 경사를 느슨하게 하는 것은 도 3과 관련하여 전술한 바와 같이 출력단에서의 신호 합침이 효과적으로 이루어지도록 하기 위해서이다. 즉, 위상 블렌딩 회로는 클록의 경사를 조정하는 역할을 하며, 적절히 조정된 경사를 가지는 입력 클록들이 서로 합쳐지면서 입력 클록의 듀티를 조정하게 된다.
도 6은 본 발명에 의한 듀티 보정부의 동작을 설명하는 신호 파형도이다. 도 6은 예를 들어, 도 3에서 위상 블렌딩 회로(309)의 출력신호(pclk)와 위상 블렌딩 회로(311)의 출력신호(pdclk)가 합쳐져서 클록신호(clkin40%)를 생성하는 원리를 설명한다.
도 7은 본 발명에 의한 클록 버퍼부의 회로도이다. 도 7에 도시되어 있는 바와 같이, 클록 버퍼부는 홀수개의 인버터를 구비한 제1 가지(first branch : 701)와, 짝수개의 인버터를 구비한 제2 가지(703)를 구비하고 있다. 도 7에서 clkin은 도 3에서의 출력신호(clkin40%, clkin60%)를, clkout는 제1 가지(701)의 출력신호를, clkoutb는 제2 가지(703)의 출력신호를 각각 가리킨다. clkoutb와 clkout는 서로간에 180°의 위상차를 갖는다.
듀티 보정부((103)를 통해 듀티가 보정된 클록은 도 7의 클록 버퍼 회로를 통해 다시 2개의 클록을 생성하는데 사용된다. 클록 버퍼 회로를 설계할 때에는 커패시터를 이용하여 두 출력(clkout, clkoutb)의 타이밍이 정확하게 맞도록 한다.
전술한 바와 같은 구성은 예시적인 것으로서, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 상기 구성에 대한 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
전술한 바와 같은 구성에 의하면, 아날로그 타입의 듀티 보정 회로에 비해 간단하므로 레이아웃의 면적을 축소시키는 것이 가능할 뿐만 아니라, 설계가 용이하다는 이점이 있다.

Claims (7)

  1. 클록신호와 상기 클록신호로부터 180° 위상 천이된 클록바신호가 50%의 듀티를 갖도록 듀티를 보정하는 회로에 있어서,
    상기 클록신호의 듀티가 50%인지, 50% 미만인지, 또는 50% 초과인지를 판정하는 듀티 체크부(duty check block)와,
    상기 클록신호의 듀티가 50% 미만이면 상기 클록신호를 50%의 듀티를 갖도록 지연시킨 후에 상기 클록신호를 출력하고, 상기 클록신호의 듀티가 50% 초과이면 상기 클록바신호가 50%의 듀티를 갖도록 지연시킨 후에 상기 클록바신호를 출력하며, 상기 클록신호의 듀티가 50%이면 그대로 출력하는 듀티 보정부(duty correction block)를
    구비하는 것을 특징으로 하는 듀티 보정 회로.
  2. 제1항에 있어서,
    상기 듀티 체크부는
    상기 클록신호에 의해 제어되는 제1 스위치와,
    상기 클록바신호에 의해 제어되는 제2 스위치와,
    상기 제1 스위치의 온 또는 오프에 따라 충방전되는 제1 커패시터와,
    상기 제2 스위치의 온 또는 오프에 따라 충방전되는 제2 커패시터를
    구비하는 것을 특징으로 하는 듀티 보정 회로.
  3. 제2항에 있어서,
    상기 듀티 체크부는 상기 제1 커패시터에 걸리는 전압과 상기 제2 커패시터에 걸리는 전압의 크기를 비교하는 비교기를 더 구비하는 것을 특징으로 하는 듀티 보정 회로.
  4. 제1항에 있어서,
    상기 듀티 보정부는
    상기 클록신호 또는 클록바신호가 소정 경사를 갖으면서 역전되도록 하는 제1 위상 블렌딩 회로와,
    상기 클록신호 또는 클록바신호를 듀티 보정을 위해 소정 기간 지연시키는 지연회로와,
    상기 지연회로의 출력신호가 소정 경사를 갖으면서 역전되도록 하는 제2 위상 블렌딩 회로와,
    상기 제1 위상 블렌딩 회로의 출력단자 및 상기 제2 위상 블렌딩 회로의 출력단자와 결합된 출력단자를
    구비하는 것을 특징으로 하는 듀티 보정 회로.
  5. 제1항에 있어서,
    상기 듀티 보정부로부터의 상기 클록신호 또는 클록바신호를 입력받아서 180°의 위상차를 갖는 새로운 클록신호 및 클록바신호를 생성하여 출력하는 클록 버퍼부(clock buffer block)를 더 구비하는 것을 특징으로 하는 듀티 보정 회로.
  6. 제5항에 있어서,
    상기 클록 버퍼부는 상기 듀티 보정부로부터의 출력신호를 동일하게 입력신호로 받는 2개의 인버터 체인으로 이루어지며, 상기 2개의 인버터 체인 중 하나는 짝수개의 인버터를 갖으며, 다른 하나의 홀수개의 인버터를 갖는 것을 특징으로 하는 듀티 보정 회로.
  7. 클록신호와 상기 클록신호로부터 180° 위상 천이된 클록바신호가 50%의 듀티를 갖도록 듀티를 보정하는 회로에 있어서,
    상기 클록신호의 듀티가 50%인지, 50% 미만인지, 또는 50% 초과인지를 판정하는 듀티 체크부(duty check block)와,
    상기 클록신호의 듀티가 50% 미만이면 상기 클록신호를 50%의 듀티를 갖도록 지연시킨 후에 상기 클록신호를 출력하고, 상기 클록신호의 듀티가 50% 초과이면 상기 클록바신호가 50%의 듀티를 갖도록 지연시킨 후에 상기 클록바신호를 출력하며, 상기 클록신호의 듀티가 50%이면 그대로 출력하는 듀티 보정부(duty correction block)와,
    상기 듀티 보정부로부터의 상기 클록신호 또는 클록바신호를 입력받아서 180°의 위상차를 갖는 새로운 클록신호 및 클록바신호를 생성하여 출력하는 클록 버퍼부(clock buffer block)를 구비하며,
    상기 듀티 체크부는
    상기 클록신호에 의해 제어되는 제1 스위치와,
    상기 클록바신호에 의해 제어되는 제2 스위치와,
    상기 제1 스위치의 온 또는 오프에 따라 충방전되는 제1 커패시터와,
    상기 제2 스위치의 온 또는 오프에 따라 충방전되는 제2 커패시터와,
    상기 제1 커패시터에 걸리는 전압과 상기 제2 커패시터에 걸리는 전압의 크기를 비교하는 비교기를 구비하고,
    상기 듀티 보정부는
    상기 클록신호 또는 클록바신호가 소정 경사를 갖으면서 역전되도록 하는 제1 위상 블렌딩 회로와,
    상기 클록신호 또는 클록바신호를 듀티 보정을 위해 소정 기간 지연시키는 지연회로와,
    상기 지연회로의 출력신호가 소정 경사를 갖으면서 역전되도록 하는 제2 위상 블렌딩 회로와,
    상기 제1 위상 블렌딩 회로의 출력단자 및 상기 제2 위상 블렌딩 회로의 출력단자와 결합된 출력단자를 구비하는
    것을 특징으로 하는 듀티 보정 회로.
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