KR100685606B1 - 지연 동기 루프의 듀티 사이클 보정회로 - Google Patents

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Abstract

듀티 사이클이 다른 제1 클럭 신호와 제2 클럭 신호에 가중치를 다르게 주어서 상기 제1 및 제2 클럭신호들의 위상 차를 줄여 나가는 적어도 셋 또는 그 이상의 듀티 사이클 보정부; 및 상기 제1 및 제2 클럭신호에 가중치를 같게 주어서 상기 제1 및 제2 클럭신호의 위상 차를 없애는 적어도 하나 또는 그 이상의 듀티 사이클 보정부를 이용해서 듀티가 5:5인 클럭신호를 발생시킬 수 있는 디지털 듀티 사이클 보정회로에 관한 것이다.
듀티 사이클, 보정, 클럭,

Description

지연 동기 루프의 듀티 사이클 보정회로{Duty cycle corrector of delay locked loop}
도 1은 종래의 듀티 사이클 보정회로를 도시한 회로도이다.
도 2는 도 1의 신호들의 파형을 도시한 타이밍도이다.
도 3은 본 발명의 바람직한 실시예에 따른 듀티 사이클 보정회로를 도시한 회로도이다.
도 4는 도 3의 신호들의 파형을 도시한 타이밍도이다.
본 발명은 지연 동기 루프(Delay Locked Loop)의 디지털 듀티 사이클 보정회로에 관한 것으로서, 특히 입력되는 클럭신호의 듀티를 50:50의 비율로 보정해 주는 디지털 듀티 사이클 보정회로에 관한 것이다.
현재 사용되고 있는 일반적인 클럭신호의 듀티를 보정하는 방법으로는 아날로그 듀티 사이클 보정회로를 사용하여 클럭신호의 듀티를 보정하는 방법과 지연 동기 루프의 디지털 듀티 보정 회로를 사용하여 클럭신호의 듀티를 보정하는 방법이 있다.
도 1은 종래의 디지털 듀티 사이클 보정회로를 도시한 회로도이고, 도 2는 도 1의 신호들의 파형을 나타낸 타이밍도이다.
도 1을 참조하면, 디지털 듀티 사이클 보정회로는 입력버퍼(110, 120), 듀티 사이클 보정부(130), 및 출력부(140)를 포함한다.
입력버퍼(110)는 클럭신호(CLK)를 입력받아 일시 저장하여 출력하고, 입력버퍼(120)는 클럭신호(CLKZ)를 입력받아 일시 저장하여 출력한다.
듀티 사이클 보정부(130)는 입력버퍼(110, 120)의 출력신호를 입력받아 믹싱(mixing)하여 클럭신호(OUTX)를 출력하는 인버터(131, 132)와, 입력버퍼(110, 120)의 출력신호를 입력받아 믹싱하여 클럭신호(OUTY)를 출력하는 인버터(133, 134)를 포함한다.
출력부(140)는 클럭신호(OUTX)를 반전시켜서 클럭신호(OUT)를 출력하는 인버터(141)와, 클럭신호(OUTY)를 반전시켜서 클럭신호(OUTZ)를 출력하는 인버터(142)를 포함한다.
이러한 디지털 듀티 사이클 보정회로는 팬아웃(Fanout)을 크게 하여(여기서는 팬 아웃을 6이상으로 함), 클럭신호(CLK, CLKZ)의 라이징 타임(rising time) 혹은 폴링 타임(falling time)을 크게 함으로써, 두 클럭신호(CLK, CLKZ)가 왜곡되지 않고 믹싱이 잘 되도록 한다(도 2 참조). 즉, 두 클럭신호(CLK, CLKZ)을 믹싱하여 발생된 클럭신호(OUT, OUTZ)가 왜곡되지 않도록 클럭신호(CLK, CLKZ)의 라이징 타임 혹은 폴링 타임을 크게 한다.
그러나, 클럭신호(CLK, CLKZ)의 라이징 타임 혹은 폴링 타임이 커지게 되면 전원 노이즈(power supply noise)에 취약하게 되고 동작 주파수가 증가하게 되면 라이징 타임(rising time) 혹은 폴링 타임이 클럭신호의 반주기보다 커지게 된다. 그러면, 클럭신호(CLK, CLKZ)가 풀 스윙을 하지 못하여 듀티 보정 동작을 할 수 없게 된다. 그 결과, 클럭신호(CLK, CLKZ)의 주파수가 증가하면 상술한 종래의 듀티 사이클 보정회로는 사용할 수 없게 되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 듀티 사이클이 다른 제1 및 제2 클럭 신호에 가중치를 서로 다르게 주고, 마지막에는 제1 및 제2 클럭 신호에 가중치를 같게 주어서, 듀티가 50:50인 클럭신호를 발생시킬 수 있는 디지털 듀티 사이클 보정회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 지연 동기 루프의 듀티 사이클 보정회로는 듀티 사이클이 다른 제1 클럭 신호와 제2 클럭 신호에 가중치를 다르게 주어서 상기 제1 및 제2 클럭신호들의 위상 차를 줄여 나가는 적어도 셋 또는 그 이상의 듀티 사이클 보정부; 및 상기 제1 및 제2 클럭신호에 가중치를 같게 주어서 상기 제1 및 제2 클럭신호의 위상 차를 없애는 적어도 하 나 또는 그 이상의 듀티 사이클 보정부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 바람직한 실시예에 따른 디지털 듀티 사이클 보정회로를 나타내고, 도 4는 도 3의 디지털 듀티 사이클 보정회로의 신호들의 파형을 나타낸 것으로서, 라이징 위상 차는 일치되고 폴링 위상 차는 큰 클럭신호(RCLK,FCLK)가 인가되어 있다.
도 3을 참조하면, 디지털 듀티 사이클 보정회로는, 팬아웃(Fanout)을 작게 하여, 예컨대 팬아웃을 2 혹은 3으로 하여, 클럭신호(RCLK, FCLK)의 라이징 타임(rising time) 혹은 폴링 타임(falling time)을 작게 한다.
이런 디지털 듀티 사이클 보정회로는, 입력 버퍼(210, 220), 클럭신호(RCLK, FCLK)에 가중치를 다르게 부여하여 클럭신호(RCLK, FCLK)의 위상 차를 조금씩 줄여 나가는 제1 내지 제 3 듀티 사이클 보정부(230-250), 및 클럭신호(RCLK, FCLK)에 가중치를 같게 부여해서 클럭신호(RCLK, FCLK)의 위상 차를 없애는 제4 듀티 사이클 보정부(260)를 포함한다.
먼저, 입력버퍼(210)는 클럭 신호(RCLK)를 일시 저장하여 출력하는 직렬 연결된 2개의 인버터로 구성되고, 입력버퍼(220)는 클럭 신호(FCLK)를 일시 저장하여 출력하는 직렬 연결된 2개의 인버터로 구성된다.
제1 듀티 사이클 보정부(230)는 클럭신호(RCLK)에 가중치를 크게 하기 위해 MOS의 사이즈를 크게 한 인버터(231), 클럭 신호(FCLK)에 가중치를 작게 하기 위해 MOS의 사이즈를 작게 한 인버터(232), 클럭신호(FCLK)에 가중치를 크게 하기 위해서 MOS의 사이즈를 크게 한 인버터(233), 및 클럭 신호(RCLK)에 가중치를 작게 하기 위해서 MOS의 사이즈를 작게 한 인버터(234)로 구성된다.
만약, 가중치를 크게 하기 위한 인버터(231, 233)의 PMOS와 NMOS의 사이즈 비가 8:4라면, 가중치를 작게 하기 위한 인버터(232, 234)의 PMOS와 NMOS의 사이즈 비는 4:2가 된다.
인버터(231, 232)는 클럭신호(RCLK)에 가중치를 크게 하고 클럭신호(FCLK)에 가중치를 작게 한 후에 두 클럭신호(RCLK, FCLK)를 혼합하여 혼합 클럭신호(OUT1)를 발생시킨다. 인버터(233, 234)는 클럭신호(FCLK)에 가중치를 크게 하고 클럭신호(RCLK)에 가중치를 작게 한 후에 두 클럭신호(RCLK, FCLK)를 혼합하여 혼합 클럭신호(OUT2)를 발생시킨다. 여기서, 혼합 클럭 신호(OUT1)는 클럭신호(RCLK)에 가깝게 되고, 혼합 클럭 신호(OUT2)는 클럭 신호(FCLK)에 가깝게 된다. 그러나, 혼합 클럭 신호(OUT1, OUT2)의 위상 차는 클럭신호(RCLK, FLCKD)의 위상차보다 작다(도 4의 두번째 단 참조).
제2 듀티 사이클 보정부(240)는 혼합 클럭신호(OUT1)에 가중치를 크게 하기 위해 MOS 사이즈를 크게 한 인버터(241), 혼합 클럭 신호(OUT2)에 가중치를 작게 하기 위해 MOS 사이즈를 작게 한 인버터(242), 혼합 클럭신호(OUT2)에 가중치를 크게 하기 위해서 MOS 사이즈를 크게 한 인버터(243), 및 혼합 클럭 신호(OUT1)에 가중치를 작게 하기 위해서 MOS 사이즈를 작게 한 인버터(244)로 구성된다.
만약, 가중치를 크게 하기 위한 인버터(241, 243)의 PMOS와 NMOS의 사이즈 비가 8:4라면, 가중치를 작게 하기 위한 인버터(242, 244)의 PMOS와 NMOS의 사이즈 비는 4:2가 된다.
인버터(241, 242)는 혼합 클럭신호(OUT1)에 가중치를 크게 하고, 혼합 클럭 신호(OUT2)에 가중치를 작게 한 후에 두 혼합 클럭신호(OUT1, OUT2)를 혼합하여 혼합 클럭 신호(OUT3)를 발생시킨다. 인버터(243, 244)는 클럭신호(OUT2)에 가중치를 크게 하고, 혼합 클럭 신호(OUT1)에 가중치를 작게 한 후에 두 클럭신호(OUT1, OUT2)를 혼합하여 혼합 클럭 신호(OUT4)를 발생시킨다. 여기서, 혼합 클럭신호(OUT3)는 혼합 클럭 신호(OUT1)에 가깝게 되고, 혼합 클럭 신호(OUT4)는 혼합 클럭 신호(OUT2)에 가깝게 되다. 그러나, 혼합 클럭 신호(OUT3, OUT4)의 위상 차는 혼합 클럭 신호(OUT1, OUT2)의 위상차보다 작다(도 4의 세번째 단 참조).
제3 듀티 사이클 보정부(250)는 혼합 클럭신호(OUT3)에 가중치를 크게 하기 위해 MOS의 사이즈를 크게 한 인버터(251), 혼합 클럭 신호(OUT4)에 가중치를 작게 하기 위해 MOS의 사이즈를 작게 한 인버터(252), 혼합 클럭신호(OUT4)에 가중치를 크게 하기 위해서 MOS의 사이즈를 크게 한 인버터(253), 및 혼합 클럭 신호(OUT3)에 가중치를 작게 하기 위해 MOS의 사이즈를 작게 한 인버터(254)로 구성된다.
만약, 가중치를 크게 하기 위한 인버터(251, 253)의 PMOS와 NMOS의 사이즈 비가 8:4라면, 가중치를 작게 하기 위한 인버터(252, 254)의 PMOS와 NMOS의 사이즈 비는 4:2가 된다.
인버터(251, 252)는 혼합 클럭 신호(OUT3)에 가중치를 크게 하고, 혼합 클럭 신호(OUT4)에 가중치를 작게 한 후에 두 클럭신호(OUT3, OUT4)를 혼합하여 혼합 클럭 신호(OUT5)를 발생시킨다. 인버터(253, 254)는 혼합 클럭신호(OUT4)에 가중치를 크게 하고, 클럭신호(OUT3)에 가중치를 작게 한 후에 두 혼합 클럭 신호(OUT3, OUT4)를 혼합하여 혼합 클럭 신호(OUT6)를 발생시킨다. 여기서, 혼합 클럭 신호(OUT5)는 혼합 클럭 신호(OUT3)에 가깝게 되고, 혼합 클럭 신호(OUT6)는 혼합 클럭 신호(OUT4)에 가깝게 되다. 그러나, 혼합 클럭 신호(OUT5, OUT6)의 위상 차는 혼합 클럭 신호(OUT3, OUT4)의 위상차보다 작다(도 4의 네번째 단 참조).
제 4 듀티 사이클 보정부(260)는 혼합 클럭 신호(OUT5, OUT6)에 가중치를 같게 하기 위해서 MOS의 사이즈를 5:5로 한 인버터(261, 262, 263, 264)로 구성된다.
즉, 인버터(261-264) 각각의 PMOS와 NMOS의 사이즈 비는 5:5가 된다.
인버터(261, 262)는 혼합 클럭 신호(OUT5, OUT6)에 가중치를 같게 한 후에, 이 두 혼합 클럭신호(OUT5, OUT6)를 혼합하여 혼합 클럭 신호(OUT7)를 발생시킨다. 인버터(263, 264)는 혼합 클럭 신호(OUT5, OUT6)에 가중치를 같게 한 후에, 이 혼합 두 클럭신호(OUT5, OUT6)를 혼합하여 혼합 클럭 신호(OUT8)를 발생시킨다. 이렇게 발생된 혼합 클럭신호(OUT7, OUT8)는 위상차가 없어(도 4의 다섯번째 단 참조), 로직 하이와 로직 로우의 듀티가 50:50이 된다.
상술한 바와 같이, 본 발명에 의하면, 듀티 사이클이 다른 제1 클럭 신호와 제2 클럭 신호에 가중치를 서로 다르게 주고, 마지막에는 제1 클럭 신호와 제2 클 럭 신호에 가중치를 같게 주어서, 넓은 주파수 범위에서도 듀티 사이클이 다르게 입력되는 클럭신호들의 듀티를 50:50로 만들 수 있는 이점이 있다.
또한, 클럭신호의 라이징 타임 혹은 폴링 타임을 작게 함으로써 전원 노이즈에 취약한 문제점을 해결하 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (11)

  1. 클럭신호의 듀티 사이클을 보정하는 듀티 사이클 보정회로에 있어서,
    듀티 사이클이 다른 제1 및 제2 클럭 신호에 가중치를 다르게 부여해서 상기 제1 및 제2 클럭신호들의 위상 차를 줄여 나가는 적어도 셋 또는 그 이상의 제 1 듀티 사이클 보정부; 및
    상기 제 1 듀티 사이클 보정부에서 출력되는 제1 및 제2 클럭신호에 동일한 가중치를 부여해서 위상 차를 없애는 적어도 하나 또는 그 이상의 제 2 듀티 사이클 보정부를 포함하는 지연 동기 루프의 듀티 사이클 보정회로.
  2. 제 1 항에 있어서,
    상기 제 1 듀티 사이클 보정부 각각은 상기 제1 및 제2 클럭 신호의 위상 차보다 더 작은 위상 차를 갖는 제1 및 제2 혼합 클럭 신호를 발생시키는 지연 동기 루프의 듀티 사이클 보정회로.
  3. 제 2 항에 있어서,
    상기 제1 듀티 사이클 보정부 각각은 상기 제1 클럭 신호에 가중치를 크게 하기 위해서 MOS의 사이즈를 크게 한 제1 인버터와 상기 제2 클럭 신호에 가중치를 작게 하기 위해서 MOS의 사이즈를 작게 한 제2 인버터로 구성되어, 상기 제1 혼합 클럭 신호를 출력하는 제1 혼합기; 및
    상기 제2 클럭 신호에 가중치를 크게 하기 위해서 MOS의 사이즈를 크게 한 제3 인버터와 제1 클럭 신호에 가중치를 작게 하기 위해서 MOS의 사이즈를 작게 한 제4 인버터로 구성되어, 상기 제2 혼합 클럭 신호를 출력하는 제2 혼합기를 포함하는 지연 동기 루프의 듀티 사이클 보정회로.
  4. 제 2 항에 있어서,
    상기 제 1 듀티 사이클 보정부 각각은 앞단의 듀티 사이클 보정부에서 발생되는 상기 제1 및 제2 혼합 클럭 신호의 위상 차보다 더 작은 위상 차를 갖는 제3 및 제4 혼합 클럭 신호를 발생시키는 지연 동기 루프의 듀티 사이클 보정회로.
  5. 제 4 항에 있어서,
    상기 제 1 듀티 사이클 보정부 각각은 상기 제1 혼합 클럭 신호에 가중치를 크게 하기 위해서 MOS의 사이즈를 크게 한 제5 인버터와 상기 제2 혼합 클럭 신호에 가중치를 작게 하기 위해서 MOS의 사이즈를 작게 한 제6 인버터로 구성되어, 상기 제3 혼합 클럭 신호를 출력하는 제3 혼합기; 및
    상기 제2 혼합 클럭 신호에 가중치를 크게 하기 위해서 MOS의 사이즈를 크게 한 제7 인버터와 상기 제1 혼합 클럭 신호에 가중치를 작게 하기 위해서 MOS의 사이즈를 작게 한 제8 인버터로 구성되어, 상기 제4 혼합 클럭 신호를 출력하는 제4 혼합기를 포함하는 지연 동기 루프의 듀티 사이클 보정회로.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 2 듀티 사이클 보정부는 상기 제 1 듀티 사이클 보정부에서 출력되는 제 3, 4 혼합 클럭신호에 가중치를 같게 부여해서 듀티가 50:50의 비율인 제7 및 제8 혼합 클럭 신호를 발생시키는 지연 동기 루프의 듀티 사이클 보정회로.
  9. 제 8 항에 있어서,
    상기 제 2 듀티 사이클 보정부는 상기 제3 혼합 클럭 신호를 입력받는 제9 인버터와 상기 제4 혼합 클럭 신호를 입력받는 제10 인버터로 구성되어, 상기 제5 혼합 클럭신호를 출력하는 제5 혼합기; 및
    상기 제3 혼합 클럭 신호를 입력받는 제11 인버터와 상기 제4 혼합 클럭신호를 입력받는 제12 인버터로 구성되어, 상기 제6 혼합 클럭 신호를 출력하는 제6 혼합기를 포함하는 지연 동기 루프의 듀티 사이클 보정회로.
  10. 제 9 항에 있어서,
    상기 제9 내지 제12 인버터는 MOS의 사이즈 비가 서로 같은 지연 동기 루프의 듀티 사이클 보정 회로.
  11. 제 2 항에 있어서,
    팬아웃을 작게 하여 상기 제1 및 제2 클럭 신호의 라이징 타임 혹은 폴링 타임을 작게 하는 지연 동기 루프의 듀티 사이클 보정회로.
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