KR100594258B1

KR100594258B1 - 위상 합성된 출력신호를 이용하여 지터를 줄이는 듀티싸이클 보정 회로 및 그 방법

Info

Publication number: KR100594258B1
Application number: KR1020040013009A
Authority: KR
Inventors: 박광일
Original assignee: 삼성전자주식회사
Priority date: 2004-02-26
Filing date: 2004-02-26
Publication date: 2006-06-30
Also published as: KR20050087286A; CN1734943A; US7176734B2; US20050189979A1; CN1734943B

Abstract

위상 합성된 출력신호를 이용하여 지터를 줄이는 듀티 싸이클 보정 회로 및 그 방법이 개시된다. 상기 듀티 싸이클 보정 회로는 다수의 위상차를 가지는 신호들이 합성된 출력 클럭 신호를 DLL로 피드백되는 신호로 이용하여, 입력 클럭 신호의 지터와 DLL 내부 노이즈에 의한 지터를 감소시켜 입력 클럭 신호의 듀티 싸이클을 정확히 보정한 출력 클럭 신호를 생성한다.

Description

위상 합성된 출력신호를 이용하여 지터를 줄이는 듀티 싸이클 보정 회로 및 그 방법{Duty cycle correction circuit and method reducing jitters using phase-mixed output signal}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 종래의 듀티 싸이클 보정 회로를 나타내는 블록도이다.

도 2는 DLL에서의 지터 피킹 현상을 설명하기 위한 도면이다.

도 3은 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로를 나타내는 블록도이다.

도 4는 도 3의 DLL의 구체적인 블록도이다.

도 5는 도 3의 위상 합성 회로의 구체적인 블록도이다.

도 6은 도 3의 듀티 싸이클 보정 회로의 동작 설명을 위한 타이밍도이다.

도 7은 본 발명의 다른 실시예에 따른 듀티 싸이클 보정 회로를 나타내는 블록도이다.

본 발명은 듀티 싸이클(duty cycle) 보정 회로에 관한 것으로, 특히 지터와 같은 듀티 싸이클 왜곡(distortion)을 저감하는 듀티 싸이클 보정 회로 및 그 방법에 관한 것이다.

RDRAM(Rambus Dynamic Random Access Memory), DDR(Double Data Rate) 메모리와 같은 반도체 메모리 장치, 비디오 신호, 오디오 신호를 처리하는 시스템, 또는 통신 시스템 등 대분분의 시스템에는, 정확한 클럭 신호를 만들기 위하여 DLL(Delay Locked Loop)를 이용하는 듀티 싸이클 보정 회로가 채용되어 있다. 듀티 싸이클 보정 회로는 입력 클럭 신호를 처리하여 일정 듀티 계수(duty factor)를 가지는 새로운 클럭 신호를 생성한다. 듀티 계수는 어떤 클럭 신호에 대하여 논리 하이 상태의 펄스 폭이 가지는 시간을 클럭 신호의 주기로 나눈 값을 백분율(%)로 나타낸 값이다. 일반적으로 시스템에서 필요한 클럭은 듀티 계수 50%이지만, 특정 회로에는 다른 듀티 계수를 가지는 클럭 신호가 사용되기도 한다. 시스템의 정상적인 동작 보장을 위하여, 듀티 싸이클 보정 회로가 생성하는 새로운 클럭 신호의 듀티 계수는 일정해야 한다.

도 1은 종래의 듀티 싸이클 보정 회로(100)를 나타내는 블록도이다. 도 1을 참조하면, 종래의 듀티 싸이클 보정 회로(100)는 DLL(110), 인버터(inverter)(120), 및 위상 합성기(phase mixer)(130)를 구비한다. 상기 듀티 싸이클 보정 회로(100)에 입력되는 클럭 신호(CKIN)는 듀티 싸이클이 왜곡된 일정 지터(jitter)를 가질 수 있다. 상기 듀티 싸이클 보정 회로(100)는 이러한 입력 클럭 신호(CKIN)를 듀티 계수 50%가 되도록 처리하여 생성한 새로운 클럭 신호(CKOUT)를 출력한다. DLL(110)은 출력 클럭 신호(CKOUT)의 위상보정을 위하여, 피드백되는 신호(DOB)를 이용하여 입력 클럭 신호(CKIN)를 일정시간 지연(예를 들어, 180도 위상 지연)시킨 신호(DO)를 생성한다. 이에 따라, 인버터(120)에서 반전된 신호(DOB)와 입력 클럭 신호(CKIN)가 위상 합성기(130)에서 위상 합성됨으로써, 듀티 싸이클 왜곡이 보상된 출력 클럭 신호(CKOUT)가 생성된다. 이와 같은 종래의 듀티 싸이클 보정 회로(100)에 대해서는, 한국 공개 특허, KR2001-0095537(김규현, 이정배)"에 잘나타나 있다.

그러나, 이와 같은 종래의 듀티 싸이클 보정 회로(100)에서는, DLL(110) 내부 노이즈에 의한 지터의 영향을 어느 정도 줄일 수 있으나, 입력 클럭 신호(CKIN)의 지터는 DLL 내부 노이즈에 의하여 더 확대될 수 있고, 이에 따라 지터 피킹(jitter peaking) 현상이 유발되는 문제점이 있다. 도 2는 DLL(110)에서의 지터 피킹 현상을 설명하기 위한 도면이다. 도 2에 도시된 바와 같이, 지터 피킹(jitter peaking) 현상은 입력 클럭 신호(CKIN)에 δ1 만큼의 지터가 있는 경우에, DLL(110)에서의 위상 조정량 δ2가 합해져서, 출력 클럭 신호(CKOUT)에 오히려 더 심각한 지터를 유발시키는 현상이다.

논문 M.-J. Edward Lee, William J. Dally, Trey Greer, Hiok-Tiaq Ng, Ramin Farjad-Rad, John Poulton and Ramesh Senthinathan, "Jitter Transfer Characteristics of Delay-Locked Loops-Theories and Design Techniques" in IEEE JSSC vol. 38, NO. 4, APRIL 2003."에 따르면, 이러한 지터 피킹을 제거하기 위하여, 발진기(oscillator) 형태로 위상 필터를 구현하였다. 그러나, 발진기 형태를 이용하는 것은 출력 클럭 신호(CKOUT)의 주파수를 변화시킬 가능성이 있고, 지터 누적(Jitter Accumulation) 현상을 유발하여 더 심각한 지터를 유발시킬 가능성이 있다는 문제점이 있다.

따라서 본 발명이 이루고자하는 기술적 과제는, 발진기 형태가 아닌 다수의 위상차를 가지는 신호들이 합성된 출력 클럭 신호를 DLL로 피드백시키는 형태로 지터를 줄이는 듀티 싸이클 보정 회로를 제공하는 데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 출력 클럭 신호의 지터를 줄이는 클럭 신호의 듀티 싸이클 보정 방법을 제공하는 데 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 듀티 싸이클 보정 회로는, DLL(delay locked loop), 및 위상 합성 회로를 구비하는 것을 특징으로 한다. 상기 DLL은 제1 위상 합성 신호 및 제2 위상 합성 신호를 이용하여, 입력 클럭 신호를 지연시켜 상기 입력 클럭 신호에 제1 위상차를 가지는 다수개의 신호들 및 상기 입력 클럭 신호에 제2 위상차를 가지는 다수개의 신호들을 생성한다. 상기 위상 합성 회로는 상기 제1 위상차를 가지는 신호들 및 상기 제2 위상차를 가지는 신호들을 이용하여, 상기 입력 클럭 신호의 듀티 싸이클을 보정한 출력 클럭 신호와 상기 제1 위상 합성 신호 및 상기 제2 위상 합성 신호를 생성한다.

상기 DLL은 딜레이 제어 회로, 및 다수의 지연 셀들을 구비하는 것을 특징으로 한다. 상기 딜레이 제어 회로는 상기 제1 위상 합성 신호 및 상기 제2 위상 합 성 신호에 응답하여 지연 콘트롤 전압을 출력한다. 상기 다수의 지연 셀들은 직렬 연결된 다수개의 지연 셀들 각각이 상기 지연 콘트롤 전압을 이용하여, 상기 제1 위상차를 가지는 신호들 및 상기 제2 위상차를 가지는 신호들을 생성한다.

상기 위상 합성 회로는, 제1 위상 합성기, 다수의 반전 회로들, 제2 위상 합성기, 반전 회로, 및 제3 위상 합성기를 구비하는 것을 특징으로 한다. 상기 제1 위상 합성기는 상기 제1 위상차를 가지는 신호들을 서로 위상 합성하여 상기 제1 위상 합성 신호를 생성한다. 상기 다수의 반전 회로들은 상기 제2 위상차를 가지는 신호들 각각을 반전시킨다. 상기 제2 위상 합성기는 상기 제2 위상차를 가지는 신호들을 반전한 신호들을 서로 위상 합성하여 출력한다. 상기 반전 회로는 상기 제2 위상 합성기의 출력 신호를 반전시켜 상기 제2 위상 합성 신호를 출력한다. 상기 제3 위상 합성기는 상기 제1 위상 합성 신호와 상기 제2 위상 합성 신호를 서로 위상 합성하여 상기 출력 클럭 신호를 생성한다. 상기 위상 합성 회로는, 상기 제1 위상 합성 신호와 상기 제2 위상 합성 신호 사이의 위상차를 체크하여, 상기 두 신호 간의 위상차가 소정 위상차인 경우 및 그렇지 않은 경우 각각에 서로 다른 논리 상태를 가지는 잠금 신호를 생성하는 잠금 신호 검출기를 더 구비할 수 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 듀티 싸이클 보정 회로는, DLL, 위상 합성 회로, 및 반전 회로를 구비하는 것을 특징으로 한다. 상기 DLL은 입력 클럭 신호와 피드백되는 위상 합성 신호의 위상차를 비교하여, 상기 비교 결과에 따라 상기 입력 클럭 신호를 지연시켜, 상기 입력 클럭 신호에 소정 위상차를 가지는 신호를 생성한다. 상기 위상 합성 회로는 상기 입력 클럭 신호와 상기 소정 위상차를 가지는 신호를 서로 위상 합성하여, 상기 입력 클럭 신호의 듀티 싸이클을 보정한 출력 클럭 신호를 생성한다. 상기 반전 회로는 상기 출력 클럭 신호를 반전시켜, 상기 위상 합성 신호로서 출력한다. 상기 듀티 싸이클 보정 회로는, 잠금 신호 검출 회로, 및 먹스를 더 구비하는 것을 특징으로 한다. 상기 잠금 신호 검출 회로는 상기 입력 클럭 신호와 상기 소정 위상차를 가지는 신호 사이의 위상차를 체크하여, 상기 두 신호 간의 위상차가 소정 위상차인 경우 및 그렇지 않은 경우 각각에 서로 다른 논리 상태를 가지는 잠금 신호를 생성한다. 상기 먹스는 상기 잠금 신호의 논리 상태에 응답하여 상기 소정 위상차를 가지는 신호 또는 상기 위상 합성 회로에서 위상 합성된 신호를 선택적으로 출력하고, 상기 먹스 출력 신호는 상기 출력 클럭 신호인 것을 특징으로 한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 클럭 신호의 듀티 싸이클 보정 방법은, 제1 위상 합성 신호 및 제2 위상 합성 신호를 이용하여, 입력 클럭 신호를 지연시켜 상기 입력 클럭 신호에 제1 위상차를 가지는 다수개의 신호들 및 상기 입력 클럭 신호에 제2 위상차를 가지는 다수개의 신호들을 생성하는 단계; 및 상기 제1 위상차를 가지는 신호들 및 상기 제2 위상차를 가지는 신호들을 이용하여, 상기 입력 클럭 신호의 듀티 싸이클을 보정한 출력 클럭 신호와 상기 제1 위상 합성 신호 및 상기 제2 위상 합성 신호를 생성하는 단계를 구비하는 것을 특징으로 한다. 상기 제1 위상 합성 신호와 상기 제2 위상 합성 신호 사이의 위상차가 π인 경우에는, 상기 제1 위상 합성 신호 및 상기 제2 위상 합성 신호가 모두 이용되고, 그렇지 않은 경우에는 상기 제1 위상 합성 신호는 출력되지 않고, 상기 제2 위상차를 가지는 신호들 중 π 위상차를 가지는 신호만이 상기 제2 위상 합성 신호로서 출력되는 것을 특징으로 한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 클럭 신호의 듀티 싸이클 보정 방법은, 입력 클럭 신호와 피드백되는 위상 합성 신호의 위상차를 비교하는 단계; 상기 비교 결과에 따라 상기 입력 클럭 신호를 지연시켜, 상기 입력 클럭 신호에 소정 위상차를 가지는 신호를 생성하는 단계; 상기 입력 클럭 신호와 상기 소정 위상차를 가지는 신호를 서로 위상 합성하여, 상기 입력 클럭 신호의 듀티 싸이클을 보정한 출력 클럭 신호를 생성하는 단계; 및 상기 출력 클럭 신호를 반전시켜, 상기 위상 합성 신호로서 출력하는 단계를 구비하는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로(300)를 나타내는 블록도이다. 도 3을 참조하면, 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로(300)는, DLL(delay locked loop)(310), 및 위상 합성 회로(phase mixing circuit)(320)를 구비한다.

상기 DLL(310)은 상기 위상 합성 회로(320)로부터 피드백되는 제1 위상 합성 신호(FEB1) 및 제2 위상 합성 신호(FEB2)를 이용하여, 입력 클럭 신호(CKIN)를 지연시켜 상기 입력 클럭 신호(CKIN)에 제1 위상차(2nπ)를 가지는 다수개의 신호들(CKIN(0)~CKIN(2nπ)) 및 상기 입력 클럭 신호(CKIN)에 제2 위상차((2n+1)π)를 가지는 다수개의 신호들(CKIN(π)~CKIN((2n+1)π))을 생성한다. 여기서, n은 0부터 합성될 신호들의 총수 N까지이다. 이와 같은 상기 DLL(310)에 대해서는 도 4에서 더 자세히 기술된다.

상기 위상 합성 회로(320)는 상기 제1 위상차를 가지는 신호들(CKIN(0)~CKIN(2nπ)) 및 상기 제2 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π))을 이용하여, 상기 입력 클럭 신호(CKIN)의 듀티 싸이클을 정확히 보정한 출력 클럭 신호(CKOUT)와 상기 제1 위상 합성 신호(FEB1) 및 상기 제2 위상 합성 신호(FEB2)를 생성한다. 상기 위상 합성 회로(320)는, 상기 입력 클럭 신호(CKIN)에 2nπ 위상차를 가지는 신호들(CKIN(0)~CKIN(2nπ))을 합성한 상기 제1 위상 합성 신호(FEB1), 및 상기 입력 클럭 신호(CKIN)에 (2n+1)π 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π))을 합성한 상기 제2 위상 합성 신호(FEB2)를 이용하여, 상기 출력 클럭 신호(CKOUT)를 생성한다. 상기 위상 합성 회로(320)는 상기 입력 클럭 신호(CKIN)에 2nπ 위상차를 가지는 신호들(CKIN(0)~CKIN(2nπ))을 합성함으로써, 이러한 신호들이 영향받은 지터량을 평균화시키고, 상기 입력 클럭 신호(CKIN)에 (2n+1)π 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π))을 합성함으로써, 그 신호들이 영향받은 지터량을 평균화시킨다. 이와 같은 상기 위상 합성 회로(320)에 대해서는 도 5에서 더 자세 히 기술된다.

이와 같이, 본 발명은 상기 DLL(310)로 피드백되는 신호로서, 상기 위상 합성 회로(320)에서 위상 합성된 신호들인 상기 제1 위상 합성 신호(FEB1) 및 상기 제2 위상 합성 신호(FEB2)를 이용한다. 이것은, 도 1과 같은 종래 기술에서, DLL(110)은 위상 합성되지 않은 신호(DOB)를 이용하여 지연 신호(DO)를 생성할 때, DLL(110) 내부의 노이즈에 의한 지터 발생이나 지터 피킹을 피할수 없는 점을 개선하기 위하여 고안되었다. 즉, 본 발명에서는 상기 입력 클럭 신호(CKIN)에 2nπ 위상차를 가지는 신호들(CKIN(0)~CKIN(2nπ))이 영향받은 지터량과 상기 입력 클럭 신호(CKIN)에 (2n+1)π 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π))이 영향받은 지터량이, 서로 반대로 나타나는 점을 이용한다. 이에 따라, 본 발명에 따른 듀티 싸이클 보정 회로(300)는, 입력 지터, DLL(310) 내부 노이즈에 의한 지터, 및 지터 피킹 현상 등을 제거하여, 입력 클럭 신호(CKIN)의 듀티 싸이클을 정확히 보정할 수 있다.

도 4는 도 3의 DLL(310)의 구체적인 블록도이다. 도 4를 참조하면, 상기 DLL(310)은 딜레이 제어 회로(311), 및 다수의 지연 셀들(312)을 구비한다. 상기 딜레이 제어 회로(311)는 상기 제1 위상 합성 신호(FEB1) 및 상기 제2 위상 합성 신호(FEB2)에 응답하여 지연 콘트롤 전압을 출력한다. 상기 딜레이 제어 회로(311)는 입력 클럭 신호(CKIN)를 얼마만큼 지연시킬 것인 가를 결정한다. 즉, 상기 딜레이 제어 회로(311)는 입력 클럭 신호(CKIN)에 얼만 만큼의 지터가 있는 경우에, 이를 제거하여 정확히 듀티 계수 50%를 가지는 출력 클럭 신호(CKOUT)가 생성되도록 지터량을 결정한다.

상기 다수의 지연 셀들(312)은, 직렬 연결된 다수개의 지연 셀들(313~318) 각각이 상기 지연 콘트롤 전압을 이용하여, 상기 제1 위상차를 가지는 신호들(CKIN(0)~CKIN(2nπ)) 및 상기 제2 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π))을 생성한다. 상기 다수개의 지연 셀들(313~318) 각각은 입력되는 신호의 위상을 π만큼 지연시키는 회로로서, MOSFET(metal-oxide-semiconductor field effect trasistor)을 이용한 인버터 구조의 회로일 수도 있고, 기타 다른 회로 구조일 수도 있다.

도 5는 도 3의 위상 합성 회로(320)의 구체적인 블록도이다. 상기 위상 합성 회로(320)는, 제1 위상 합성기(phase mixer)(321), 다수의 반전 회로들(inverting circuits)(322), 제2 위상 합성기(323), 반전 회로(324), 제3 위상 합성기(325), 및 잠금 신호 검출기(lock detector)(326)를 구비한다.

상기 제1 위상 합성기(321)는 상기 제1 위상차를 가지는 신호들(CKIN(0)~CKIN(2nπ))을 서로 위상 합성하여, 상기 제1 위상차를 가지는 신호들(CKIN(0)~CKIN(2nπ))의 평균 위상을 가지는 신호인 상기 제1 위상 합성 신호(FEB1)를 생성한다. 상기 다수의 반전 회로들(322)은 MOSFET을 이용한 인버터들(331~333)을 통하여, 상기 제2 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π)) 각각을 반전시킨다. 상기 제2 위상 합성기(323)는 상기 제2 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π))을 반전한 신호들을 서로 위상 합성하여, 그 신호들의 평균 위상을 가지는 신호를 출력한다. 상기 반전 회로(324)는 MOSFET을 이용한 인버터 구조의 회로로서, 상기 제2 위상 합성기(323)의 출력 신호를 반전시켜 상기 제2 위상 합성 신호(FEB2)를 출력한다. 즉, 상기 반전 회로(324)를 통하여, 상기 제2 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π))의 평균 위상을 가지는 신호가 출력된다. 상기 제3 위상 합성기(325)는 상기 제1 위상 합성 신호(FEB1)와 상기 제2 위상 합성 신호(FEB2)를 서로 위상 합성하여, 상기 두 신호(FEB1, FEB2)의 평균 위상을 가지는 신호인 상기 출력 클럭 신호(CKOUT)를 생성한다. 평균 위상을 가지는 신호는, 각 신호의 라이징 에지(rising edge)의 평균 및 폴링 에지(falling edge)의 평균을 가지는 신호이다.

입력 클럭 신호(CKIN)가 일정 지터량을 가지는 경우에, 상기 입력 클럭 신호(CKIN)에 2nπ 위상차를 가지는 신호들(CKIN(0)~CKIN(2nπ))의 지터량이 합성되어 평균화된 상기 제1 위상 합성 신호(FEB1)가, 도 6에 도시된 바와 같이 나타난다. 마찬가지로, 상기 제2 위상 합성 신호(FEB2)는 상기 제1 위상 합성 신호(FEB1)와 π 정도의 위상차를 가지며, 상기 입력 클럭 신호(CKIN)에 (2n+1)π 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π))의 지터량이 합성되어 평균화되어, 도 6에 도시된 바와 같이 나타난다. 이와 같은 상기 제1 위상 합성 신호(FEB1)와 상기 제2 위상 합성 신호(FEB2)는, 이상적인 클럭 신호가 가지는 50% 듀티 계수를 가지도록 상기 출력 클럭 신호(CKOUT)를 생성하기 위하여, 상기 제3 위상 합성기(325)에서 서로 위상 합성된다. 이와 같은 상기 출력 클럭 신호(CKOUT)의 파형을 도 6에 예시적으로 나타내었다. 이와 같이, 지연 셀들(313~318)을 통과한 신호들(CKIN(0)~CKIN((2n+1)π))이 상기 제1 위상 합성기(321) 및 상기 제2 위상 합성기(323)에서 합성됨으로써, 지터가 평균화됨에 따라, 입력 클럭 신호(CKIN)에 의한 지터 피킹이 감소된다. 지연 셀들(313~318)을 통과한 신호들(CKIN(0)~CKIN((2n+1)π))에서 나타나는 전원 노이즈(power supply noise)는, 상기 입력 클럭 신호(CKIN)에 2nπ 위상차를 가지는 신호들(CKIN(0)~CKIN(2nπ)) 및 상기 입력 클럭 신호(CKIN)에 (2n+1)π 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π)) 각각에서 서로 반대 방향의 지터를 가지도록 영향을 준다. 즉, 신호들 CKIN(0)~CKIN(2nπ)에서 위상이 증가하면, 신호들CKIN(π)~CKIN((2n+1)π)에서는 위상이 감소한다. 따라서, 상기 제1 위상 합성 신호(FEB1) 및 상기 제2 위상 합성 신호(FEB2)를 제3 위상 합성기(325)에서 다시 위상 합성하면, 전원 노이즈(power supply noise)는 모두 제거되어, 출력 클럭 신호(CKOUT)는 도 6과 같이 이상적인 클럭 신호 처럼, 듀티 계수 50%를 가진다. 최종 출력 클럭 신호(CKOUT)의 지터량 σ_CKOUT은, [수학식 1]과 같이, 상기 제1 위상 합성기(321) 및 상기 제2 위상 합성기(323)에서 위상 합성되는 신호들(CKIN(0)~CKIN(2nπ))의 개수 N의 제곱근의 역수로 감소하게 된다.

[수학식 1]

한편, 상기 위상 합성 회로(320)는, 파워 온(power on)과 같은 불안정한 과도 기간에, 상기 딜레이 제어 회로(311)의 오동작에 의하여 상기 출력 클럭 신호(CKOUT)가 세틀링(settling)되지 않는 초기 과정에, 상기 출력 클럭 신호(CKOUT)가 세틀링(settling)되도록 하기 위하여, 잠금 신호 검출기(326)를 더 구비한다. 즉, 도 5에서, 잠금 신호 검출기(326)는, 상기 제1 위상 합성 신호(FEB1)와 상기 제2 위상 합성 신호(FEB2) 사이의 위상차를 체크하여, 상기 두 신호 간의 위상차가 소정 위상차(π)인 경우 및 그렇지 않은 경우 각각에 서로 다른 논리 상태를 가지는 잠금 신호(LOCK)를 생성한다. 파워 온(power on) 시 초기 과도 과정은 불안정한 상태이기 때문에, 상기 제1 위상 합성 신호(FEB1)와 상기 제2 위상 합성 신호(FEB2) 사이의 위상차가 π가 되지 않는 경우가 예상된다. 이와 같이, 상기 제1 위상 합성 신호(FEB1)와 상기 제2 위상 합성 신호(FEB2) 사이의 위상차가 π가 아닌 경우, 즉, 상기 잠금 신호(LOCK)가 제1 논리 상태(예를 들어, 논리 로우 상태)인 경우에는, 상기 제1 위상 합성기(321)는 상기 제1 위상 합성 신호(FEB1)를 출력하지 않고, 상기 제2 위상 합성기(323)는 상기 제2 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π)) 중 π 위상차를 가지는 신호에 대응하는 신호만을 선택하여 출력한다. 또한, 상기 제1 위상 합성 신호(FEB1)와 상기 제2 위상 합성 신호(FEB2) 사이의 위상차가 π인 경우, 즉, 상기 잠금 신호(LOCK)가 제2 논리 상태(예를 들어, 논리 하이 상태)인 경우에는, 상기 제1 위상 합성기(321)는 위상 합성을 수행하여 상기 제1 위상 합성 신호(FEB1)를 출력하며, 상기 제2 위상 합성기(323)도 위상 합성을 수행하여 상기 제2 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π))에 대응하는 신호들을 위상 합성한 신호를 출력한다. 여기서, 상기 제1 위상 합성 신호(FEB1)와 상기 제2 위상 합성 신호(FEB2) 사이의 위상차가 π가 아닌 경우에, 상기 제1 위상 합성기(321)가 상기 제1 위상 합성 신호(FEB1)를 출력하지 않는 다는 것은, 상기 제1 위상 합성 신호(FEB1)를 출력하는 상기 제1 위상 합성기(321)의 출력 노드가 플로팅(floating) 상태가 되거나, 어떤 일정 논리 상태(제1 또는 제2 논리 상태)로 설정된다는 것을 의미한다.

이상에서 기술된 상기 입력 클럭 신호(CKIN)는 제1 클럭 신호 및 상기 제1 클럭 신호가 반전된 제2 클럭 신호로 구성되는 세트 신호 형태로 입력될 수 있다. 이와 같이 상기 입력 클럭 신호(CKIN)를 세트 신호 형태로 입력하는 것은, 상기 제1 클럭 신호 및 상기 제2 클럭 신호 각각의 듀티 싸이클을 보정한 클럭이 필요한 시스템에 두 개의 세트 신호 형태로 상기 출력 클럭 신호(CKOUT)를 공급하기 위함이다. 즉, 상기 입력 클럭 신호(CKIN)가 세트 신호 형태로 입력될 때, 이에 대응하여 상기 제1 위상 합성 신호(FEB1)와 상기 제2 위상 합성 신호(FEB2) 각각도 세트 신호 형태이다. 이때, 상기 제1 위상 합성 신호(FEB1)와 상기 제2 위상 합성 신호(FEB2)가 이용되어 상기 입력 클럭 신호(CKIN)의 듀티 싸이클이 보정된 상기 출력 클럭 신호(CKOUT)도 두개의 세트 신호 형태로 생성된다. 즉, 상기 출력 클럭 신호(CKOUT)는 상기 제1 클럭 신호의 듀티 싸이클이 보정된 제3 클럭 신호와 상기 제2 클럭 신호의 듀티 싸이클이 보정된 제4 클럭 신호로 구성되는 세트 신호 형태로 생성된다.

도 7은 본 발명의 다른 실시예에 따른 듀티 싸이클 보정 회로(700)를 나타내는 블록도이다. 도 7을 참조하면, 본 발명의 다른 실시예에 따른 듀티 싸이클 보정 회로(700)는 DLL(710), 위상 합성 회로(720), 반전 회로(730), 잠금 신호 검출 회 로(740), 및 먹스(multiplexer)(750)를 구비한다.

상기 DLL(710)은 입력 클럭 신호(CKIN)와 피드백되는 위상 합성 신호의 위상차를 비교하여, 상기 비교 결과에 따라 상기 입력 클럭 신호(CKIN)를 지연시켜, 상기 입력 클럭 신호(CKIN)에 소정 위상차(π)를 가지는 신호(DO)를 생성한다. 상기 DLL(710)은, 도 3의 DLL(310)과는 달리, 상기 입력 클럭 신호(CKIN)에 소정 위상차(π)를 가지는 하나의 신호(DO)만을 생성한다. 상기 DLL(710)은 상기 비교 결과에 따라 입력 클럭 신호(CKIN)를 얼마만큼 지연시킬 것인 가를 결정하는 소정 지연 콘트롤 전압을 생성하여, 상기 소정 지연 콘트롤 전압에 응답하여 상기 입력 클럭 신호(CKIN)에 소정 위상차(π)를 가지는 신호(DO)를 생성한다. 즉, 입력 클럭 신호(CKIN)에 얼만 만큼의 지터가 있는 경우에, 이를 제거하여 정확히 듀티 계수 50%를 가지는 출력 클럭 신호(CKOUT)가 생성되도록 지터량을 결정하여, 상기 입력 클럭 신호(CKIN)를 지연시킨다. 상기 위상 합성 회로(720)는 상기 입력 클럭 신호(CKIN)와 상기 소정 위상차를 가지는 신호를 서로 위상 합성하여, 두 신호(CKIN, DO)의 평균 위상을 가지는 신호(PMS)를 생성한다. 상기 위상 합성 회로(720)에서 위상 합성된 신호(PMS)는 상기 입력 클럭 신호(CKIN)의 듀티 싸이클을 보정한 출력 클럭 신호(CKOUT)이고, 상기 먹스(750)를 통하여 출력된다. 상기 반전 회로(730)는 상기 출력 클럭 신호(CKOUT)를 반전시켜, 상기 위상 합성 신호(FEB)로서 출력한다.

한편, 듀티 싸이클 보정 회로(700)는, 도 5와 마찬가지로, 파워 온(power on)과 같은 불안정한 과도 기간에, 상기 출력 클럭 신호(CKOUT)가 세틀링(settling)되지 않는 초기 과정에, 상기 출력 클럭 신호(CKOUT)가 세틀링(settling)되도록 하기 위하여, 잠금 신호 검출 회로(740), 및 먹스(750)를 더 구비한다. 즉, 상기 잠금 신호 검출 회로(740)는, 상기 입력 클럭 신호(CKIN)와 상기 DLL(710)에서 출력되는 신호(DO) 사이의 위상차를 체크하여, 상기 두 신호 간의 위상차가 소정 위상차(π)인 경우 및 그렇지 않은 경우 각각에 서로 다른 논리 상태를 가지는 잠금 신호(LOCK)를 생성한다. 이와 같이, 상기 입력 클럭 신호(CKIN)와 상기 DLL(710)에서 출력되는 신호(DO) 사이의 위상차가 π가 아닌 경우, 즉, 상기 잠금 신호(LOCK)가 제1 논리 상태(예를 들어, 논리 로우 상태)인 경우에는, 상기 먹스(750)는 상기 잠금 신호(LOCK)의 제1 논리 상태에 따라 상기 DLL(710)에서 출력되는 신호(DO)를 상기 출력 클럭 신호(CKOUT)로서 출력한다. 또한, 상기 입력 클럭 신호(CKIN)와 상기 DLL(710)에서 출력되는 신호(DO) 사이의 위상차가 π인 경우, 즉, 상기 잠금 신호(LOCK)가 제2 논리 상태(예를 들어, 논리 하이 상태)인 경우에는, 상기 먹스(750)는 상기 잠금 신호(LOCK)의 제2 논리 상태에 따라, 상기 위상 합성 회로(720)에서 위상 합성된 신호(PMS)를 상기 출력 클럭 신호(CKOUT)로서 출력한다.

이상에서와 같이 본 발명의 실시예들에 따른 듀티 싸이클 보정 회로(300, 700)는, DLL(310, 710)로 피드백되는 신호로서 다수의 위상차를 가지는 신호들(CKIN(0)~CKIN((2n+1)π))이 합성된 출력 클럭 신호(CKOUT)를 이용하여, 입력 클럭 신호(CKIN)의 지터와 DLL(310, 710) 내부 노이즈에 의한 지터를 감소시켜 입력 클럭 신호(CKIN)의 듀티 싸이클을 정확히 보정한 출력 클럭 신호(CKOUT)를 생 성한다. 제1 실시예에서는, DLL(310)로 피드백되는 신호로서 입력 클럭 신호(CKIN)에 2nπ 위상차를 가지는 신호들(CKIN(0)~CKIN(2nπ))의 합성 신호(FEB1) 및 입력 클럭 신호(CKIN)에 (2n+1)π 위상차를 가지는 신호들(CKIN(π)~CKIN((2n+1)π))의 합성 신호(FEB2)를 이용한다. 제2 실시예에서는, DLL(710)로 피드백되는 신호로서, 입력 클럭 신호(CKIN)와 π 위상차를 가지는 신호를 합성한 신호(FEB)를 이용한다.

이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 듀티 싸이클 보정 회로는, 입력 지터, DLL 내부 노이즈에 의한 지터, 및 지터 피킹 현상 등을 상당히 줄여서, 입력 클럭 신호의 듀티 싸이클을 정확히 보정한다. 따라서, 반도체 메모리 장치, 비디오/오디오 시스템, 또는 통신 시스템 등에 적용하는 경우 시스템의 안정적인 동작에 기여할 수 있는 효과가 있다.

Claims

제1 위상 합성 신호 및 제2 위상 합성 신호를 이용하여, 입력 클럭 신호를 지연시켜 상기 입력 클럭 신호에 제1 위상차를 가지는 다수개의 신호들 및 상기 입력 클럭 신호에 제2 위상차를 가지는 다수개의 신호들을 생성하는 DLL(delay locked loop); 및

상기 제1 위상차를 가지는 신호들 및 상기 제2 위상차를 가지는 신호들을 이용하여, 상기 입력 클럭 신호의 듀티 싸이클을 보정한 출력 클럭 신호와 상기 제1 위상 합성 신호 및 상기 제2 위상 합성 신호를 생성하는 위상 합성 회로를 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 1항에 있어서, 상기 DLL은,

상기 제1 위상 합성 신호 및 상기 제2 위상 합성 신호에 응답하여 지연 콘트롤 전압을 출력하는 딜레이 제어 회로; 및

직렬 연결된 다수개의 지연 셀들 각각이 상기 지연 콘트롤 전압을 이용하여, 상기 제1 위상차를 가지는 신호들 및 상기 제2 위상차를 가지는 신호들을 생성하는다수의 지연 셀들을 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 2항에 있어서, 상기 위상 합성 회로는,

상기 입력 클럭 신호에 2nπ 위상차를 가지는 신호들을 합성한 상기 제1 위상 합성 신호, 및 상기 입력 클럭 신호에 (2n+1)π 위상차를 가지는 신호들을 합성한 상기 제2 위상 합성 신호를 이용하여, 상기 출력 클럭 신호를 생성하는 것을 특 징으로 하는 듀티 싸이클 보정 회로.
제 1항에 있어서, 상기 위상 합성 회로는,

상기 제1 위상 합성 신호와 상기 제2 위상 합성 신호 사이의 위상차가 π인 경우에는 상기 제1 위상 합성 신호 및 상기 제2 위상 합성 신호를 모두 출력하고, 그렇지 않은 경우에는 상기 제1 위상 합성 신호는 출력하지 않고, 상기 제2 위상차를 가지는 신호들 중 π 위상차를 가지는 신호만을 상기 제2 위상 합성 신호로서 출력하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 1항에 있어서, 상기 위상 합성 회로는,

상기 제1 위상차를 가지는 신호들을 서로 위상 합성하여 상기 제1 위상 합성 신호를 생성하는 제1 위상 합성기;

상기 제2 위상차를 가지는 신호들 각각을 반전시키는 다수의 반전 회로들;

상기 제2 위상차를 가지는 신호들을 반전한 신호들을 서로 위상 합성하여 출력하는 제2 위상 합성기;

상기 제2 위상 합성기의 출력 신호를 반전시켜 상기 제2 위상 합성 신호를 출력하는 반전 회로; 및

상기 제1 위상 합성 신호와 상기 제2 위상 합성 신호를 서로 위상 합성하여 상기 출력 클럭 신호를 생성하는 제3 위상 합성기를 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 5항에 있어서, 상기 제1 위상차는,

2nπ이고, 상기 제2 위상차는 (2n+1)π인 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 5항에 있어서, 상기 위상 합성 회로는,

상기 제1 위상 합성 신호와 상기 제2 위상 합성 신호 사이의 위상차를 체크하여, 상기 두 신호 간의 위상차가 소정 위상차인 경우 및 그렇지 않은 경우 각각에 서로 다른 논리 상태를 가지는 잠금 신호를 생성하는 잠금 신호 검출기를 더 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 7항에 있어서, 상기 잠금 신호가 제1 논리 상태인 경우에,

상기 제1 위상 합성기는 상기 제1 위상 합성 신호를 출력하지 않고, 상기 제2 위상 합성기는 상기 제2 위상차를 가지는 신호들 중 소정 위상차를 가지는 신호에 대응하는 신호만을 선택하여 출력하고, 상기 잠금 신호가 제2 논리 상태인 경우에, 상기 제1 위상 합성기는 위상 합성을 수행하여 상기 제1 위상 합성 신호를 출력하며, 상기 제2 위상 합성기도 위상 합성을 수행하여 상기 제2 위상차를 가지는 신호들에 대응하는 신호들을 위상 합성한 신호를 출력하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 8항에 있어서, 상기 소정 위상차는,

π인 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 1항에 있어서, 상기 듀티 싸이클 보정 회로는,

상기 입력 클럭 신호가 제1 클럭 신호 및 상기 제1 클럭 신호가 반전된 제2 클럭 신호로 구성되는 세트 신호인 경우에, 상기 세트 신호들 각각의 듀티 싸이클을 보정한 제3 클럭 신호 및 상기 제3 클럭 신호가 반전된 제4 클럭 신호로 구성되는 세트 신호 형태로 상기 출력 클럭 신호를 생성하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
입력 클럭 신호와 피드백되는 위상 합성 신호의 위상차를 비교하여, 상기 비교 결과에 따라 상기 입력 클럭 신호를 지연시켜, 상기 입력 클럭 신호에 소정 위상차를 가지는 신호를 생성하는 DLL;

상기 입력 클럭 신호와 상기 소정 위상차를 가지는 신호를 서로 위상 합성하여, 상기 입력 클럭 신호의 듀티 싸이클을 보정한 출력 클럭 신호를 생성하는 위상 합성 회로; 및

상기 출력 클럭 신호를 반전시켜, 상기 위상 합성 신호로서 출력하는 반전 회로를 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 11항에 있어서, 상기 듀티 싸이클 보정 회로는,

상기 입력 클럭 신호와 상기 소정 위상차를 가지는 신호 사이의 위상차를 체크하여, 상기 두 신호 간의 위상차가 소정 위상차인 경우 및 그렇지 않은 경우 각각에 서로 다른 논리 상태를 가지는 잠금 신호를 생성하는 잠금 신호 검출 회로; 및

상기 잠금 신호의 논리 상태에 응답하여 상기 소정 위상차를 가지는 신호 또는 상기 위상 합성 회로에서 위상 합성된 신호를 선택적으로 출력하는 먹스를 더 구비하며,

상기 먹스 출력 신호는 상기 출력 클럭 신호인 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 12항에 있어서, 상기 소정 위상차는,

π인 것을 특징으로 하는 듀티 싸이클 보정 회로.
제1 위상 합성 신호 및 제2 위상 합성 신호를 이용하여, 입력 클럭 신호를 지연시켜 상기 입력 클럭 신호에 제1 위상차를 가지는 다수개의 신호들 및 상기 입력 클럭 신호에 제2 위상차를 가지는 다수개의 신호들을 생성하는 단계; 및

상기 제1 위상차를 가지는 신호들 및 상기 제2 위상차를 가지는 신호들을 이용하여, 상기 입력 클럭 신호의 듀티 싸이클을 보정한 출력 클럭 신호와 상기 제1 위상 합성 신호 및 상기 제2 위상 합성 신호를 생성하는 단계를 구비하는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 14항에 있어서, 상기 위상차 신호들 생성 단계는,

상기 제1 위상 합성 신호 및 상기 제2 위상 합성 신호에 응답하여 지연 콘트롤 전압을 출력하는 단계; 및

직렬 연결된 다수개의 지연 셀들 각각이 상기 지연 콘트롤 전압을 이용하여, 상기 제1 위상차를 가지는 신호들 및 상기 제2 위상차를 가지는 신호들을 생성하는단계를 포함하는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 15항에 있어서, 상기 출력 클럭 신호는,

상기 입력 클럭 신호에 2nπ 위상차를 가지는 신호들을 합성한 상기 제1 위상 합성 신호, 및 상기 입력 클럭 신호에 (2n+1)π 위상차를 가지는 신호들을 합성한 상기 제2 위상 합성 신호를 이용하여, 생성되는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 14항에 있어서, 상기 제1 위상 합성 신호와 상기 제2 위상 합성 신호 사이의 위상차가 π인 경우에는,

상기 제1 위상 합성 신호 및 상기 제2 위상 합성 신호가 모두 이용되고, 그렇지 않은 경우에는 상기 제1 위상 합성 신호는 출력되지 않고, 상기 제2 위상차를 가지는 신호들 중 π 위상차를 가지는 신호만이 상기 제2 위상 합성 신호로서 출력되는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 14항에 있어서, 상기 출력 클럭 신호, 상기 제1 위상 합성 신호 및 상기 제2 위상 합성 신호 생성 단계는,

상기 제1 위상차를 가지는 신호들을 서로 제1 위상 합성하여 상기 제1 위상 합성 신호를 생성하는 단계;

상기 제2 위상차를 가지는 신호들 각각을 반전시키는 단계;

상기 제2 위상차를 가지는 신호들을 반전한 신호들을 서로 제2 위상 합성하여 출력하는 단계;

상기 제2 위상 합성된 신호를 반전시켜 상기 제2 위상 합성 신호를 출력하는 단계; 및

상기 제1 위상 합성 신호와 상기 제2 위상 합성 신호를 서로 제3 위상 합성하여 상기 출력 클럭 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 18항에 있어서, 상기 제1 위상차는,

2nπ이고, 상기 제2 위상차는 (2n+1)π인 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 18항에 있어서, 상기 출력 클럭 신호, 상기 제1 위상 합성 신호 및 상기 제2 위상 합성 신호 생성 단계는,

상기 제1 위상 합성 신호와 상기 제2 위상 합성 신호 사이의 위상차를 체크하여, 상기 두 신호 간의 위상차가 소정 위상차인 경우 및 그렇지 않은 경우 각각에 서로 다른 논리 상태를 가지는 잠금 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 20항에 있어서, 상기 잠금 신호가 제1 논리 상태인 경우에,

상기 제1 위상 합성 신호가 출력되지 않고, 상기 제2 위상차를 가지는 신호들 중 소정 위상차를 가지는 신호에 대응하는 신호만이 선택되어 출력되며, 상기 잠금 신호가 제2 논리 상태인 경우에, 상기 제1 위상 합성 신호 및 상기 제2 위상된 신호가 출력되는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 21항에 있어서, 상기 소정 위상차는,

π인 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 14항에 있어서, 상기 듀티 싸이클 보정 방법은,

상기 입력 클럭 신호가 제1 클럭 신호 및 상기 제1 클럭 신호가 반전된 제2 클럭 신호로 구성되는 세트 신호인 경우에, 상기 세트 신호들 각각의 듀티 싸이클을 보정한 제3 클럭 신호 및 상기 제3 클럭 신호가 반전된 제4 클럭 신호로 구성되는 세트 신호 형태로 상기 출력 클럭 신호가 생성되는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
입력 클럭 신호와 피드백되는 위상 합성 신호의 위상차를 비교하는 단계;

상기 비교 결과에 따라 상기 입력 클럭 신호를 지연시켜, 상기 입력 클럭 신호에 소정 위상차를 가지는 신호를 생성하는 단계;

상기 입력 클럭 신호와 상기 소정 위상차를 가지는 신호를 서로 위상 합성하여, 상기 입력 클럭 신호의 듀티 싸이클을 보정한 출력 클럭 신호를 생성하는 단계; 및

상기 출력 클럭 신호를 반전시켜, 상기 위상 합성 신호로서 출력하는 단계를 구비하는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 24항에 있어서, 상기 클럭 신호의 듀티 싸이클 보정 방법은,

상기 입력 클럭 신호와 상기 소정 위상차를 가지는 신호 사이의 위상차를 체크하여, 상기 두 신호 간의 위상차가 소정 위상차인 경우 및 그렇지 않은 경우 각각에 서로 다른 논리 상태를 가지는 잠금 신호를 생성하는 단계; 및

상기 잠금 신호의 논리 상태에 응답하여 상기 소정 위상차를 가지는 신호 또는 상기 위상 합성 회로에서 위상 합성된 신호를 선택적으로 출력하는 단계를 더 포함하고,

상기 선택적으로 출력되는 신호는 상기 출력 클럭 신호인 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 25항에 있어서, 상기 소정 위상차는,

π인 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.