KR100366618B1 - 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법 - Google Patents

클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법 Download PDF

Info

Publication number
KR100366618B1
KR100366618B1 KR1020000016883A KR20000016883A KR100366618B1 KR 100366618 B1 KR100366618 B1 KR 100366618B1 KR 1020000016883 A KR1020000016883 A KR 1020000016883A KR 20000016883 A KR20000016883 A KR 20000016883A KR 100366618 B1 KR100366618 B1 KR 100366618B1
Authority
KR
South Korea
Prior art keywords
clock signal
delay
duty cycle
rising edge
output
Prior art date
Application number
KR1020000016883A
Other languages
English (en)
Other versions
KR20010094529A (ko
Inventor
김규현
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020000016883A priority Critical patent/KR100366618B1/ko
Priority to TW090105704A priority patent/TW479410B/zh
Priority to DE60107743T priority patent/DE60107743T2/de
Priority to EP01302460A priority patent/EP1139569B1/en
Priority to JP2001080892A priority patent/JP3751847B2/ja
Priority to US09/816,968 priority patent/US6452432B2/en
Publication of KR20010094529A publication Critical patent/KR20010094529A/ko
Application granted granted Critical
Publication of KR100366618B1 publication Critical patent/KR100366618B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Abstract

본 발명은 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로 및 지연 동기 방법을 개시한다. 지연 동기 루프 회로는 외부 클럭 신호의 듀티 사이클을 보정하는 듀티 사이클 보정기에 연결된다. 제1 지연 동기 회로는 듀티 사이클 보정기의 출력 신호의 상승 에지와 피드백 클럭 신호의 상승 에지의 위상차를 비교하고 그 결과에 따라 상기 외부 클럭 신호를 지연시켜서 제1 클럭 신호를 발생한다. 제2 지연 동기 회로는 듀티 사이클 보정기의 출력 신호의 하강 에지와 피드백 클럭 신호의 하강 에지의 위상차를 비교하고 그 결과에 따라 상기 외부 클럭 신호를 지연시켜서 제2 클럭 신호를 발생한다. 파형 혼합기는 제1 클럭 신호의 상승 에지와 제2 클럭 신호의 하강 에지에 동기되는 내부 클럭 신호를 발생한다. 보상 지연기는 상기 내부 클럭 신호를 소정 시간 지연시켜서 피드백 클럭 신호를 발생한다. 본 발명에 의하여 내부 클럭 신호의 지터가 감소된다.

Description

클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로 및 지연 동기 방법{Delay locked loop circuit for correcting duty cycle of clock signal and delay locking method}
본 발명은 반도체 장치에 관한 것으로서, 특히 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로 및 지연 동기 방법에 관한 것이다.
지연 동기 루프 회로는 반도체 장치에 입력되는 외부 클럭 신호에 대하여 소정 시간 앞서는 내부 클럭 신호를 발생하여 상기 반도체 장치의 내부 회로에 제공한다. 지연 동기 루프 회로에는 듀티 사이클 보정기가 연결된다. 일반적으로 듀티 사이클 보정기는 외부 클럭 신호의 듀티 사이클이 50%보다 길거나 짧을 때 이를 50%로 보정하여 상기 지연 동기 루프 회로에 제공한다.
도 1은 종래의 지연 동기 루프 회로 및 듀티 사이클 보정기의 블록도이다. 도 1을 참조하면, 듀티 사이클 보정기(111)와 지연 동기 루프 회로(121)는 직렬로 연결된다. 듀티 사이클 보정기(111)는 외부 클럭 신호(Clk_ext)의 듀티 사이클을 보정하고, 지연 동기 루프 회로(121)는 상기 듀티 사이클이 보정된 외부 클럭 신호(Clk_dcc)를 입력하고 내부 클럭 신호(Clk_int)를 발생한다. 듀티 사이클 보정기(111)에 의해 보정된 외부 클럭 신호(Clk_dcc)에는 도 2에 도시된 바와 같은 지터(jitter)(t1) 즉, 위상 노이즈가 항상 존재하게 된다. 또한, 지연 동기 루프 회로(121)도 자체적으로 지터를 생성시킨다. 따라서, 내부 클럭 신호(Clk_int)에는 도 2에 도시된 바와 같이 듀티 사이클 보정기(111)에서 생성된 지터(jitter)(t1)와지연 동기 루프 회로(121)에서 생성된 지터가 합쳐진 보다 큰 지터(t2)가 포함된다.
한편, 지연 동기 루프 회로(121)의 후단에 듀티 사이클 보정기(111)를 연결하여 사용하는 경우도 있고, 또 지연 동기 루프 회로(121)의 전단과 후단 모두에 듀티 사이클 보정기(111)를 사용하는 경우도 있다. 이 때도 마찬가지로 최종적으로 출력되는 내부 클럭 신호(Clk_int)에는 큰 지터가 포함된다. 큰 지터가 포함된 내부 클럭 신호(Clk_int)로 인하여 듀티 사이클 보정기(111)와 지연 동기 루프 회로(121)를 구비하는 반도체 장치는 오동작을 할 경우가 발생할 수 있다. 따라서, 상기 반도체 장치의 내부 클럭 신호(Clk_int)에 의한 오동작을 방지하려면 내부 클럭 신호(Clk_int)에 포함되는 지터는 감소되어야 한다.
본 발명이 이루고자하는 기술적 과제는 지터가 작은 내부 클럭 신호를 발생하는 지연 동기 루프 회로를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 반도체 장치에 제공되는 내부 클럭 신호에 포함되는 지터를 감소시키기 위한 지연 동기 방법을 제공하는 것이다.
본 발명이 이루고자하는 또 다른 기술적 과제는 지터가 작은 내부 클럭 신호를 발생하는 지연 동기 루프 회로를 구비하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 지연 동기 루프 회로(Delay-Locked Loop Circuit) 및 듀티 사이클 보정기(Duty Cycle Corrector)의 블록도.
도 2는 상기 도 1에 도시된 신호들의 타이밍도.
도 3은 본 발명의 바람직한 실시예에 따른 지연 동기 루프 회로 및 듀티 사이클 보정기의 블록도.
도 4는 상기 도 3에 도시된 지연 동기 루프 회로의 실시예를 도시한 블록도.
도 5는 상기 도 4에 도시된 파형 혼합기의 실시예를 도시한 회로도.
도 6은 상기 도 5에 도시된 신호들의 타이밍도.
도 7a는 외부 클럭 신호의 듀티 사이클이 50%보다 짧을 때 50%로 보정되는 방법을 보여주는 신호들의 타이밍도.
도 7b는 외부 클럭 신호의 듀티 사이클이 50%보다 길 때 50%로 보정되는 방법을 보여주는 신호들의 타이밍도.
도 8은 본 발명에 따른 램버스 메모리 반도체 장치의 블록도.
상기 기술적 과제를 이루기 위하여 본 발명은, 제1 지연 동기 회로, 제2 지연 동기 회로 및 파형 혼합기를 구비한다.
지연 동기 루프 회로는 외부 클럭 신호의 듀티 사이클을 보정하는 듀티 사이클 보정기에 연결된다.
제1 지연 동기 회로는 듀티 사이클 보정기의 출력 신호, 지연 동기 루프 회로의 출력단에서 피드백되는 피드백 클럭 신호 및 외부 클럭 신호를 입력하고, 듀티 사이클 보정기의 출력 신호의 상승 에지와 피드백 클럭 신호의 상승 에지의 위상차를 비교하고 그 결과에 따라 외부 클럭 신호를 지연시켜서 제1 클럭 신호를 발생한다.
제2 지연 동기 회로는 듀티 사이클 보정기의 출력 신호의 하강 에지와 피드백 클럭 신호의 하강 에지의 위상차를 비교하고 그 결과에 따라 외부 클럭 신호를 지연시켜서 제2 클럭 신호를 발생한다.
파형 혼합기는 제1 클럭 신호의 상승 에지와 제2 클럭 신호의 하강 에지에 동기되는 내부 클럭 신호를 발생한다.
바람직하기는, 상기 지연 동기 루프 회로는 보상 지연기를 더 구비하며, 상기 보상 지연기는 상기 내부 클럭 신호를 제3 소정 시간 지연시켜서 상기 피드백 클럭 신호를 발생한다.
상기 내부 클럭 신호의 상승 에지는 상기 제1 클럭 신호의 상승 에지에 동기되고 상기 내부 클럭 신호의 하강 에지는 상기 제2 클럭 신호의 하강 에지에 동기된다.
상기 피드백 클럭 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 상승 에지에 동기될 때까지 상기 외부 클럭 신호의 지연 시간은 가변되고, 상기 피드백 클럭 신호의 하강 에지가 상기 듀티 사이클 보정기의 출력 신호의 하강 에지에 동기될 때까지 상기 외부 클럭 신호의 지연 시간은 가변된다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은,
지연 동기 방법에 있어서, 외부 클럭 신호의 듀티 사이클을 보정하는 단계, 상기 듀티 사이클이 보정된 클럭 신호의 상승 에지의 위상과 피드백 클럭 신호의 상승 에지의 위상을 비교하고 그 결과에 응답하여 상기 외부 클럭 신호를 제1 소정 시간 지연시켜서 제1 클럭 신호를 발생하는 단계, 상기 듀티 사이클이 보정된 클럭 신호와 상기 피드백 클럭 신호를 반전시키는 단계, 상기 듀티 사이클이 보정된 클럭 신호의 반전 신호의 하강 에지의 위상과 상기 피드백 클럭 신호의 반전 신호의 하강 에지의 위상을 비교하고 그 결과에 응답하여 상기 외부 클럭 신호를 제2 소정 시간 지연시켜서 제2 클럭 신호를 발생하는 단계, 및 상기 제1 클럭 신호의 상승 에지와 상기 제2 클럭 신호의 하강 에지에 동기되어 내부 클럭 신호를 발생하는 단계를 구비하는 지연 동기 방법을 제공한다.
바람직하기는, 상기 지연 동기 방법은 상기 내부 클럭 신호를 소정 시간 지연시켜서 상기 피드백 클럭 신호를 발생하는 단계를 더 구비한다.
상기 내부 클럭을 발생하는 단계는 상기 내부 클럭 신호의 상승 에지를 상기 제1 클럭 신호의 상승 에지에 동기시키고 상기 내부 클럭 신호의 하강 에지를 상기 제2 클럭 신호의 하강 에지에 동기시키는 단계를 구비한다.
상기 제1 클럭 신호를 발생하는 단계는 상기 피드백 클럭 신호의 상승 에지가 상기 듀티 사이클이 보정된 클럭 신호의 상승 에지에 동기될 때까지 상기 외부 클럭 신호의 지연 시간을 가변시키는 단계를 구비한다.
상기 제2 클럭 신호를 발생하는 단계는 상기 피드백 클럭 신호의 반전 신호의 상승 에지가 상기 듀티 사이클이 보정된 클럭 신호의 반전 신호의 상승 에지에 동기될 때까지 상기 외부 클럭 신호의 지연 시간을 가변시키는 단계를 구비한다.
상기 또 다른 기술적 과제를 이루기 위하여 본 발명은,
외부 데이터를 입력하는 입력 수신기, 입력되는 데이터를 저장하는 메모리 셀 어레이, 상기 입력 수신기와 상기 메모리 셀 어레이를 인터페이싱하는 인터페이스 로직, 외부 클럭신호의 듀티 사이클을 보정하는 듀티 사이클 보정기, 및 상기 듀티 사이클 보정기의 출력 신호와 상기 외부 클럭신호를 입력하고 상기 입력 수신기에 지터가 적은 내부 클럭 신호를 발생하여 제공하는 지연 동기 루프 회로를 구비하고,
상기 지연 동기 루프 회로는 상기 듀티 사이클 보정기의 출력 신호, 상기 지연 동기 루프 회로의 출력단에서 피드백되는 피드백 클럭 신호 및 상기 외부 클럭 신호를 입력하고, 상기 듀티 사이클 보정기의 출력신호의 상승 에지와 상기 피드백 클럭 신호의 상승 에지의 위상차를 비교하고 그 결과에 따라 상기 외부 클럭 신호를 지연시켜서 제1 클럭 신호를 발생하는 제1 지연 동기 회로, 상기 듀티 사이클 보정기의 출력 신호의 하강 에지와 상기 피드백 클럭 신호의 하강 에지의 위상차를 비교하고 그 결과에 따라 상기 외부 클럭 신호를 지연시켜서 제2 클럭 신호를 발생하는 제2 지연 동기 회로, 및 상기 제1 클럭 신호의 상승 에지와 상기 제2 클럭 신호의 하강 에지에 동기되는 내부 클럭 신호를 발생하는 파형 혼합기를 구비하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 지연 동기 루프 회로는 보상 지연기를 더 구비하며, 상기 보상 지연기는 상기 내부 클럭 신호를 소정 시간 지연시켜서 상기 피드백 클럭 신호를 발생한다.
상기 내부 클럭 신호의 상승 에지는 상기 제1 클럭 신호의 상승 에지에 동기되고 상기 내부 클럭 신호의 하강 에지는 상기 제2 클럭 신호의 하강 에지에 동기된다.
상기 제1 지연 동기 회로는 상기 피드백 클럭 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 상승 에지에 동기될 때까지 상기 외부 클럭 신호의 지연 시간을 가변시키고, 상기 제2 지연 동기 회로는 상기 피드백 클럭 신호의 반전 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 반전 신호의 상승 에지에 동기될 때까지 상기 외부 클럭 신호의 지연 시간을 가변시킨다.
상기 본 발명에 따르면, 듀티 사이클 보정기의 고주파 지터가 내부 클럭 신호의 지터에 더해지지 않게 되어 내부 클럭 신호의 지터가 감소된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 지연 동기 루프 회로 및 듀티 사이클 보정기의 블록도이다. 도 3을 참조하면, 지연 동기 루프 회로(321)는 제1 지연 동기 회로(331), 제2 지연 동기 회로(332), 파형 혼합기(351), 보상 지연기(341) 및 인버터들(361, 362)을 구비한다.
듀티 사이클 보정기(311)는 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 짧거나 길 때 이를 50%로 보정하여 출력 신호(Clk_dcc)를 발생한다. 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 짧다는 것은 외부 클럭 신호(Clk_ext)의 하이 전압(high voltage) 구간이 로우 전압(low voltage) 구간보다 짧다는 것을 나타내고, 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 길다는 것은 외부 클럭 신호의 하이 전압 구간이 로우 전압 구간보다 길다는 것을 나타낸다.
지연 동기 루프 회로(321)는 외부 클럭 신호(Clk_ext)와 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)와 피드백 클럭 신호(Clk_fb)를 입력하고 내부 클럭 신호(Clk_int)를 발생한다. 제1 지연 동기 회로(331)와 제2 지연 동기 회로(332)는 병렬로 연결되며, 제1 및 제2 지연 동기 회로들(331, 332)에 의하여 외부 클럭 신호(Clk_ext)의 듀티 사이클이 보정된다. 즉, 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 짧거나 길 경우, 지연 동기 루프 회로(321)는 듀티 사이클이 50%로 보정된 내부 클럭 신호(Clk_int)를 발생한다.
외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%일 때 제1 지연 동기 회로(331)로부터 출력되는 제1 클럭 신호(Clk_r)의 듀티 사이클과 제2 지연 동기 회로(332)로부터 출력되는 제2 클럭 신호(Clk_f)의 듀티 사이클은 50%이며 그 위상들은 서로 동일하다. 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 작을 때는 제1 클럭 신호(Clk_r)의 듀티 사이클과 제2 클럭 신호(Clk_f)의 듀티 사이클은 50%보다 작으며 제1 클럭 신호(Clk_r)의 위상이 제2 클럭 신호(Clk_f)의 위상보다 앞선다. 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 클 때는 제1 클럭 신호(Clk_r)의 듀티 사이클과 제2 클럭 신호(Clk_f)의 듀티 사이클은 50%보다 크며제1 클럭 신호(Clk_r)의 위상이 제2 클럭 신호(Clk_f)의 위상보다 뒤진다.
제1 지연 동기 회로(331)는 외부 클럭 신호(Clk_ext)와 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc) 및 피드백 클럭 신호(Clk_fb)를 입력하고 제1 클럭 신호(Clk_r)를 발생한다. 외부 클럭 신호(Clk_ext)가 제1 소정 시간(도 7a 및 도 7b의 d1) 지연되어서 제1 클럭 신호(Clk_r)로서 발생한다. 제1 지연 동기 회로(331)는 피드백 클럭 신호(Clk_fb)의 상승 에지(rising edge)를 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지에 동기시킨다. 이 과정에서 상기 제1 소정 시간(도 7a 및 도 7b의 d1)은 피드백 클럭 신호(Clk_fb)의 상승 에지가 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지에 동기되기 전까지 가변된다. 즉, 도 7a 및 도 7b에 도시된 바와 같이 제1 클럭 신호(Clk-r)는 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)와 피드백 클럭 신호(Clk_fb)의 위상차(t2)만큼 더 지연된다.
보상 지연기(341)는 내부 클럭 신호(Clk_int)를 제2 소정 시간(도 7a 및 도 7b의 d3)만큼 지연시켜서 피드백 클럭 신호(Clk_fb)를 발생한다.
인버터들(361, 362)은 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc) 및 피드백 클럭 신호(Clk_fb)를 반전시켜서 신호들(Clk_dccb, Clk_fbb)을 출력한다.
제2 지연 동기 회로(332)는 외부 클럭 신호(Clk_ext)와 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk-dccb) 및 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)를 입력하고 제2 클럭 신호(Clk_f)를 발생한다. 외부 클럭 신호(Clk_ext)가 제2 소정 시간(도 7a 및 도 7b의 d2) 지연되어 제2 클럭 신호(Clk_f)로서 발생한다. 제2 지연 동기 회로(332)의 구조 및 동작은 제1 지연 동기 회로(331)와 동일하다. 따라서, 제2 지연 동기 회로(332)는 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk-fbb)의 상승 에지를 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk-dccb)의 상승 에지에 동기시킨다. 다시 말해, 피드백 클럭 신호(Clk_fb)의 하강 에지를 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc) 의 하강 에지에 동기시킨다. 이 과정에서 상기 제2 소정 시간(도 7a 및 도 7b의 d2)은 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)의 상승 에지가 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk_dccb)의 상승 에지에 동기되기 전까지는 가변된다. 즉, 제2 클럭 신호(Clk-f)는 도 7a에 도시된 시간(t1+t2)만큼 더 지연된다.
파형 혼합기(351)는 제1 및 제2 클럭 신호들(Clk_r, Clk_f)을 입력하고 내부 클럭 신호(Clk_int)를 발생한다. 즉, 내부 클럭 신호(Clk_int)의 상승 에지는 제1 클럭 신호(Clk_r)의 상승 에지에 동기되고, 내부 클럭 신호(Clk_int)의 하강 에지는 제2 클럭 신호(Clk_f)의 하강 에지에 동기된다. 따라서, 외부 클럭 신호의 듀티 사이클이 50%보다 길거나 짧더라도 내부 클럭 신호의 듀티 사이클은 50%로 보정된다.
상술한 바와 같이 본 발명에 따라 제1 지연 동기 회로(331)와 제2 지연 동기 회로(332)를 병렬로 연결함으로써 내부 클럭 신호(Clk_int)의 듀티 사이클은 지연 동기 루프 회로(321)에 의해 50%로 보정된다. 또한, 지연 동기 루프 회로(321)의 신호 입력선(IN)에 외부 클럭 신호(Clk_ext)를 입력시킴으로써 지연 동기 루프 회로(321)로부터 출력되는 내부 클럭 신호(Clk_int)에는 지연 동기 루프 회로(321) 자체에서 발생되는 지터만이 포함된다. 즉, 듀티 사이클 보정기(311)로부터 출력되는 클럭 신호(Clk_dcc)가 일정 지터를 포함하고 있지만 상기 클럭 신호(Clk_dcc)는 외부 클럭 신호(Clk_ext)로부터 제1 클럭 신호(Clk_r)혹은 제2 클럭 신호(Clk_f)까지의 지연 시간을 제어하는 제어 신호를 생성하는 데에만 사용되기 때문에 클럭 신호(Clk_dcc)에 포함되는 지연 동기 루프 회로(321)의 루프 밴드폭(Bandwidth)보다 높은 주파수의 지터 성분은 제1 클럭 신호(Clk_r)혹은 제2 클럭 신호(Clk_f)에 영향을 미치지 않는다. 따라서, 내부 클럭 신호(Clk_int)의 지터는 매우 작아진다.
본 발명에서는 듀티 사이클 보정기(311)에 지연 동기 루프 회로(321)를 연결하여 사용할 경우를 예로 들어 설명하였으나, 듀티 사이클 보정기(311)와 지연 동기 루프 회로(321) 및 또 하나의 듀티 사이클 보정기(311)를 순차적으로 연결하여 사용할 경우에도 본 발명과 유사한 효과를 얻을 수 있음은 통상의 지식을 가진 자에게는 자명하다 하겠다.
도 4는 상기 도 3에 도시된 지연 동기 루프 회로(321)의 실시예이다. 도 4를 참조하면, 제1 지연 동기 회로(331)는 제1 위상 비교기(411), 제1 레지스터(421) 및 제1 멀티플렉서(431)를 구비하고, 제2 지연 동기 회로(332)는 제2 위상 비교기(412), 제2 레지스터(422) 및 제2 멀티플렉서(432)를 구비한다. 제1 및 제2 지연 동기 회로들(331, 332)들은 지연부(441)를 공유한다. 제1 및 제2 지연 동기 회로들(331, 332)들은 각각의 지연부(441)를 구비할 수도 있다.
제1 위상 비교기(411)는 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)와피드백 클럭 신호(Clk_fb)를 입력하고 두 신호들(Clk_dcc, Clk_fb)의 위상을 비교하며 그 위상차를 출력한다. 제1 레지스터(421)는 제1 위상 비교기(411)로부터 출력되는 위상차 신호를 래치(latch)시킨다. 제1 레지스터(421)는 플립플롭으로 구성될 수 있다. 제1 멀티플렉서(431)는 제1 레지스터(421)의 출력에 응답하여 지연부(441)로부터 출력되는 다수개의 지연 신호들(DO1∼DOn) 중 하나를 선택하여 제1 클럭 신호(Clk_r)로서 출력한다. 즉, 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 상승 에지의 위상차가 크면 제1 멀티플렉서(431)는 외부 클럭 신호(Clk_ext)가 많이 지연된 신호를 제1 클럭 신호(Clk_r)로서 출력한다. 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 상승 에지의 위상차가 작으면 제1 멀티플렉서(431)는 외부 클럭 신호(Clk_ext)가 적게 지연된 신호를 제1 클럭 신호(Clk_r)로서 출력한다.
지연부(441)는 직렬로 연결된 다수개의 단위 지연기들(D1∼Dn)을 구비하고, 외부 클럭 신호(Clk_ext)를 지연시켜서 다수개의 지연 신호들(DO1∼DOn)을 출력한다. 지연부(441)의 입력단에서 멀어질수록 출력 신호의 지연 시간은 길어진다.
제2 위상 비교기(412)는 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk-dccb)와 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk-fbb)를 입력하고 두 신호들(Clk_dccb, Clk_fbb)의 상승 에지의 위상을 비교하며, 그 위상차를 출력한다. 결과적으로, 제2 위상 비교기(412)는 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 하강 에지(falling edge)와 피드백 클럭 신호(Clk_fb)의 하강 에지를 비교하는 것이다. 제2 레지스터(422)는 제2 위상 비교기(412)로부터 출력되는 위상차 신호를 래치(latch)시킨다. 제2 레지스터(422)는 플립플롭으로 구성될 수 있다. 제2 멀티플렉서(432)는 제2 레지스터(422)의 출력에 응답하여 지연부(441)로부터 출력되는 다수개의 지연 신호들(DO1∼DOn) 중 하나를 선택하여 제2 클럭 신호(Clk_f)로서 출력한다. 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk_dccb)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)의 상승 에지의 위상차가 크면 제2 멀티플렉서(432)는 외부 클럭 신호(Clk_ext)가 많이 지연된 신호를 제2 클럭 신호(Clk_f)로서 출력한다. 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk_dccb)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)의 상승 에지의 위상차가 작으면 제2 멀티플렉서(432)는 외부 클럭 신호(Clk_ext)가 적게 지연된 신호를 제2 클럭 신호(Clk_f)로서 출력한다.
이와 같이 외부 클럭 신호(Clk_ext)는 지연부(441)에 의하여 1차적으로 제1 소정 시간 지연되고, 최종적으로 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 상승 에지의 위상차만큼 지연부(441)에 의해 가변되어 제1 클럭 신호(Clk_r)로서 발생된다. 또한, 외부 클럭 신호(Clk_ext)는 지연부(441)에 의하여 1차적으로 제2 소정 시간 지연되고, 최종적으로 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk_dccb)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)의 상승 에지의 위상차만큼 지연부(441)에 의해 가변되어 제2 클럭 신호(Clk_f)로서 발생된다.
도 5는 상기 도 4에 도시된 파형 혼합기(351)의 실시예이다. 도 5를 참조하면, 파형 혼합기(351)는 펄스 발생기들(511, 512)과 플립플롭(541)을 구비한다.
펄스 발생기(511)는 인버터 체인(521)과 앤드 게이트(531)를 구비하며, 제1 클럭 신호(Clk_r)를 입력한다. 펄스 발생기(511)는 도 6에 도시된 바와 같이 제1 클럭 신호(Clk_r)가 논리 로우(logic low)에서 논리 하이(high)로 천이될 때 펄스 신호(611)를 발생한다. 펄스 신호(611)의 펄스폭(td1)은 인버터 체인(521)에 구비되는 인버터의 수에 따라 결정된다. 즉, 인버터 체인(521)에 구비되는 인버터의 수가 많으면 펄스 신호(611)의 펄스폭(td1)이 커지고, 인버터 체인(521)에 구비되는 인버터의 수가 적으면 펄스 신호(611)의 펄스폭(td1)이 작아진다.
펄스 발생기(512)는 인버터(551), 인버터 체인(522) 및 앤드 게이트(532)를 구비하며, 제2 클럭 신호(Clk_f)를 입력한다. 펄스 발생기(512)는 도 6에 도시된 바와 같이 제2클럭 신호(Clk_f)가 논리 하이에서 논리 로우로 천이될 때 펄스 신호(621)를 발생한다. 펄스 신호(621)의 펄스폭(td2)은 펄스 발생기(511)와 마찬가지로 인버터 체인(5220에 구비되는 인버터의 수에 따라 결정된다.
플립플롭(541)은 펄스 발생기들(511, 512)의 출력들을 입력하고 내부 클럭 신호(Clk_int)를 발생한다. 내부 클럭 신호(Clk_int)는 펄스 발생기(511)로부터 펄스 신호(611)가 발생하면 논리 로우에서 논리 하이로 천이되고, 펄스 발생기(512)로부터 펄스 신호(621)가 발생하면 논리 하이에서 논리 로우로 천이된다. 플립플롭(541)은 RS 플립플롭으로 구성될 수 있다.
이와 같이 파형 혼합기는 제1 클럭 신호(Clk_r)의 상승 에지와 제2 클럭 신호(Clk_f)의 하강 에지를 혼합하여 내부 클럭 신호(Clk_int)를 발생한다.
도 7a는 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 짧을 때 50%로 보정되는 방법을 보여주는 신호들의 타이밍도이다. 도 7a를 참조하면, 외부 클럭 신호(Clk_ext)의 논리 하이 구간(l1)이 논리 로우 구간(l2)보다 짧고, 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 듀티 사이클은 50%이다. 즉, 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 논리 하이 구간(l3)과 논리 로우 구간(l3)은 똑같다. 제1 클럭 신호(Clk_r)는 1차적으로 제1 소정 시간(d1) 지연되고, 제2 클럭 신호(Clk_f)는 제2 소정 시간(d2) 지연된다. 제1 클럭 신호(Clk_r)의 상승 에지와 제2 클럭 신호(Clk_f)의 하강 에지에 동기되어 내부 클럭 신호(Clk_int)가 발생한다. 내부 클럭 신호(Clk_int)가 제3 소정 시간(d3) 지연되어 피드백 클럭 신호(Clk_fb)로서 발생한다. 제1 클럭 신호(Clk_r)는 최종적으로 피드백 클럭 신호(Clk_fb)의 상승 에지와 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지의 위상차만큼 지연되어 발생한다. 제2 클럭 신호(Clk_f)는 최종적으로 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk-dccb)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)의 상승 에지의 위상차(t1+t2)만큼 지연되어 발생된다. 따라서, 내부 클럭 신호(Clk_int)는 제1 클럭 신호(Clk_r)의 상승 에지와 제2 클럭 신호(Clk_f)의 하강 에지에 동기되어 듀티 사이클이 50%인 신호로서 발생된다.
도 7b는 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 길 때 50%로 보정되는 방법을 보여주는 신호들의 타이밍도이다. 도 7b를 참조하면, 외부 클럭 신호(Clk_ext)의 논리 하이 구간(l2)이 논리 로우 구간(l1)보다 짧고, 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 듀티 사이클은 50%이다. 제1 클럭 신호(Clk_r)는 1차적으로 제1 소정 시간(d1) 지연되고, 제2 클럭 신호(Clk_f)는 제2 소정 시간(d2) 지연된다. 제1 클럭 신호(Clk_r)의 상승 에지와 제2 클럭 신호(Clk_f)의 하강 에지에 동기되어 내부 클럭 신호(Clk_int)가 발생한다. 내부 클럭 신호(Clk_int)가 제3 소정 시간(d3) 지연되어 피드백 클럭 신호(Clk_fb)로서 발생한다. 신호들(Clk_fbb, Clk_dccb)은 피드백 클럭 신호(Clk_fb)와 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)가 반전된 신호들이다. 제1 클럭 신호(Clk_r)는 최종적으로 피드백 클럭 신호(Clk_fb)의 상승 에지와 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지의 위상차(t2)만큼 지연되어 발생한다. 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk-dccb)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)의 상승 에지의 위상차가 없으므로 제2 클럭 신호(Clk_f)는 지연없이 발생된다. 따라서, 내부 클럭 신호(Clk_int)는 제1 클럭 신호(Clk_r)의 상승 에지와 제2 클럭 신호(Clk_f)의 하강 에지에 동기되어 듀티 사이클이 50%인 신호로서 발생된다.
도 7a 및 도 7b에 도시된 바와 같이, 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 짧거나 길 때 본 발명에 따른 지연 동기 루프 회로(321)는 외부 클럭 신호(Clk_ext)의 지연 시간을 조정하여 외부 클럭 신호(Clk_ext)의 듀티 사이클을 50%로 보정하여 내부 클럭 신호(Clk_int)로서 발생한다.
도 8은 본 발명에 따른 램버스 메모리 반도체 장치의 블록도이다. 도 8을 참조하면, 램버스 메모리 반도체 장치(801)는 듀티 사이클 보정기(311), 지연 동기 루프 회로(321), 입력 수신기(811), 인터페이스 로직(Interface Logic)(821), 메모리 셀 어레이(831), 출력 버퍼(841)를 구비한다. 듀티 사이클 보정기(311)와 지연 동기 루프 회로(321)로는 도 3에 도시된 듀티 사이클 보정기(311)와 지연 동기 루프 회로(321)를 적용한다.
입력 수신기(811)는 외부 데이터(Din)를 입력하고 내부 클럭 신호(Clk_int)에 동기되어 외부 데이터(Din)의 전압 레벨을 램버스 메모리 반도체 장치(801)의 내부에 적합한 전압 레벨로 변환한다.
인터페이스 로직(821)은 입력 수신기(811)와 메모리 셀 어레이(831)를 인터페이싱(interfacing)시키는 역할을 한다.
메모리 셀 어레이(831)는 인터페이스 로직(821)의 출력을 저장한다.
출력 버퍼(841)는 메모리 셀 어레이(831)로부터 출력되는 데이터의 전압 레벨을 램버스 메모리 반도체 장치(801)에 연결되는 외부 시스템에 적합한 레벨로 변환한다.
이와 같이 램버스 메모리 반도체 장치(801)는 지터가 작은 내부 클럭 신호(Clk_int)를 발생하는 지연 동기 루프 회로(321)를 구비함으로써 오동작을 하지 않게 된다. 지연 동기 루프 회로(321)는 램버스 메모리 반도체 장치(801)와 마찬가지로 모든 반도체 메모리 장치에 적용될 수 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 지연 동기 루프 회로(321)는 서로 병렬로 연결된 제1 지연 동기 회로(331)와 제2 지연 동기 회로(332)를 구비함으로써 내부 클럭 신호(Clk_int)의 듀티 사이클을 50%로 보정한다. 또한, 외부 클럭 신호(Clk_ext)가 지연 동기 루프 회로(321)에 직접 입력됨으로써 지연 동기 루프 회로(321)로부터 출력되는 내부 클럭 신호(Clk_int)에는 지연 동기 루프 회로(321) 자체에서 발생되는 지터만이 포함된다. 따라서, 내부 클럭 신호(Clk_int)의 지터는 매우 작아진다.

Claims (24)

  1. 외부 클럭 신호의 듀티 사이클을 보정하는 듀티 사이클 보정기에 연결되는 지연 동기 루프 회로에 있어서,
    상기 듀티 사이클 보정기의 출력 신호, 상기 지연 동기 루프 회로의 출력단에서 피드백되는 피드백 클럭 신호 및 상기 외부 클럭 신호를 입력하고, 상기 듀티 사이클 보정기의 출력 신호의 상승 에지와 상기 피드백 클럭 신호의 상승 에지의 위상차를 비교하고 그 결과에 따라 상기 외부 클럭 신호를 지연시켜서 제1 클럭 신호를 발생하는 제1 지연 동기 회로;
    상기 듀티 사이클 보정기의 출력 신호, 상기 지연 동기 루프 회로의 출력단에서 피드백되는 피드백 클럭 신호 및 상기 외부 클럭 신호를 입력하고, 상기 듀티 사이클 보정기의 출력 신호의 하강 에지와 상기 피드백 클럭 신호의 하강 에지의 위상차를 비교하고 그 결과에 따라 상기 외부 클럭 신호를 지연시켜서 제2 클럭 신호를 발생하는 제2 지연 동기 회로; 및
    상기 제1 클럭 신호의 상승 에지와 상기 제2 클럭 신호의 하강 에지에 동기되는 내부 클럭 신호를 발생하는 파형 혼합기를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  2. 제1항에 있어서, 상기 지연 동기 루프 회로는 보상 지연기를 더 구비하며, 상기 보상 지연기는 상기 내부 클럭 신호를 소정 시간 지연시켜서 상기 피드백 클럭 신호를 발생하는 것을 특징으로 하는 지연 동기 루프 회로.
  3. 삭제
  4. 제1항에 있어서, 상기 내부 클럭 신호의 상승 에지는 상기 제1 클럭 신호의 상승 에지에 동기되고 상기 내부 클럭 신호의 하강 에지는 상기 제2 클럭 신호의 하강 에지에 동기되는 것을 특징으로 하는 지연 동기 루프 회로.
  5. 제1항에 있어서, 상기 제1 지연 동기 회로는
    상기 피드백 클럭 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 상승 에지에 동기될 때까지 상기 외부 클럭 신호의 지연 시간을 가변시키는 것을 특징으로 하는 지연 동기 루프 회로.
  6. 제1항에 있어서, 상기 제2 지연 동기 회로는
    상기 피드백 클럭 신호의 하강 에지가 상기 듀티 사이클 보정기의 출력 신호의 하강 에지에 동기될 때까지 상기 외부 클럭 신호의 지연 시간을 가변시키는 것을 특징으로 하는 지연 동기 루프 회로.
  7. 제1항에 있어서, 상기 제1 지연 동기 회로는
    상기 외부 클럭 신호의 지연 시간을 가변할 수 있도록 직렬 연결된 다수개의 단위 지연기들을 구비하는 제1 지연부;
    상기 피드백 클럭 신호의 상승 에지의 위상과 상기 듀티 사이클 보정기의 출력 신호의 상승 에지의 위상을 비교하고 그 위상차를 출력하는 제1 위상 비교기;
    상기 제1 위상 비교기의 출력을 래치시키는 제1 레지스터; 및
    상기 제1 지연부와 상기 제1 레지스터에 연결되며 상기 제1 레지스터의 출력에 응답하여 상기 제1 지연부로부터 출력되는 다수개의 출력 신호들 중 하나를 선택하여 상기 파형 혼합기로 전달하는 제1 멀티플렉서를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  8. 제1항에 있어서, 상기 제2 지연 동기 회로는
    상기 외부 클럭 신호의 지연 시간을 가변할 수 있도록 직렬 연결된 다수개의 단위 지연기들을 구비하는 제2 지연부;
    상기 피드백 클럭 신호의 하강 에지의 위상과 상기 듀티 사이클 보정기의 출력 신호의 하강 에지의 위상을 비교하고 그 위상차를 출력하는 제2 위상 비교기;
    상기 제2 위상 비교기의 출력을 래치시키는 제2 레지스터; 및
    상기 제2 지연부와 상기 제2 레지스터에 연결되며 상기 제2 레지스터의 출력 에 응답하여 상기 제2 지연부로부터 출력되는 다수개의 출력 신호들 중 하나를 선택하여 상기 파형 혼합기로 전달하는 제2 멀티플렉서를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  9. 지연 동기 방법에 있어서,
    외부 클럭 신호의 듀티 사이클을 보정하는 단계;
    상기 듀티 사이클이 보정된 클럭 신호의 상승 에지의 위상과 피드백 클럭 신호의 상승 에지의 위상을 비교하고 그 결과에 응답하여 상기 외부 클럭 신호를 제1 소정 시간 지연시켜서 제1 클럭 신호를 발생하는 단계;
    상기 듀티 사이클이 보정된 클럭 신호와 상기 피드백 클럭 신호를 반전시키는 단계;
    상기 듀티 사이클이 보정된 클럭 신호의 반전 신호의 상승 에지의 위상과 상기 피드백 클럭 신호의 반전 신호의 상승 에지의 위상을 비교하고 그 결과에 응답하여 상기 외부 클럭 신호를 제2 소정 시간 지연시켜서 제2 클럭 신호를 발생하는 단계; 및
    상기 제1 클럭 신호의 에지와 상기 제2 클럭 신호의 에지에 동기되어 내부 클럭 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
  10. 제9항에 있어서, 상기 지연 동기 방법은
    상기 내부 클럭 신호를 제3 소정 시간 지연시켜서 상기 피드백 클럭 신호를 발생하는 단계를 더 구비하는 것을 특징으로 하는 지연 동기 방법.
  11. 제9항에 있어서, 상기 내부 클럭을 발생하는 단계는 상기 내부 클럭 신호를 상기 제1 클럭 신호의 상승 에지와 상기 제2 클럭 신호의 하강 에지에 동기시키는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
  12. 제11항에 있어서, 상기 내부 클럭을 발생하는 단계는 상기 내부 클럭 신호의 상승 에지를 상기 제1 클럭 신호의 상승 에지에 동기시키고 상기 내부 클럭 신호의 하강 에지를 상기 제2 클럭 신호의 하강 에지에 동기시키는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
  13. 제9항에 있어서, 상기 제1 클럭 신호를 발생하는 단계는
    상기 피드백 클럭 신호의 상승 에지가 상기 듀티 사이클이 보정된 클럭 신호의 상승 에지에 동기될 때까지 상기 제1 소정 시간을 가변시키는 단계를 구비하는것을 특징으로 하는 지연 동기 방법.
  14. 제9항에 있어서, 상기 제2 클럭 신호를 발생하는 단계는
    상기 피드백 클럭 신호의 반전 신호의 상승 에지가 상기 듀티 사이클이 보정된 클럭 신호의 반전 신호의 상승 에지에 동기될 때까지 상기 제2 소정 시간을 가변시키는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
  15. 제9항에 있어서, 상기 제1 클럭 신호를 발생하는 단계는
    상기 외부 클럭 신호를 상기 제1 소정 시간 지연시키는 단계;
    상기 피드백 클럭 신호의 상승 에지와 상기 듀티 사이클이 보정된 클럭 신호의 상승 에지의 위상차를 산출하는 단계;
    상기 위상차를 래치시키는 단계; 및
    상기 래치된 위상차에 응답하여 상기 제1 소정 시간을 조정하는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
  16. 제9항에 있어서, 상기 제2 클럭 신호 발생 단계는
    상기 외부 클럭 신호를 상기 제2 소정 시간 지연시키는 단계;
    상기 피드백 클럭 신호의 반전 신호의 상승 에지와 상기 듀티 사이클이 보정된 클럭 신호의 반전 신호의 상승 에지의 위상차를 산출하는 단계;
    상기 위상차를 래치시키는 단계; 및
    상기 래치된 위상차에 응답하여 상기 제2 소정 시간을 조정하는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
  17. 외부 데이터를 입력하는 입력 수신기;
    입력되는 데이터를 저장하는 메모리 셀 어레이;
    상기 입력 수신기와 상기 메모리 셀 어레이를 인터페이싱하는 인터페이스 로직;
    외부 클럭신호의 듀티 사이클을 보정하는 듀티 사이클 보정기; 및
    상기 듀티 사이클 보정기의 출력 신호와 상기 외부 클럭신호를 입력하고 상기 입력 수신기에 지터가 적은 내부 클럭 신호를 발생하여 제공하는 지연 동기 루프 회로를 구비하고,
    상기 지연 동기 루프 회로는
    상기 듀티 사이클 보정기의 출력 신호의 상승 에지와 상기 지연 동기 루프 회로의 출력단에서 피드백되는 피드백 클럭 신호의 상승 에지의 위상차를 비교하고 그 결과에 따라 상기 외부 클럭 신호를 지연시켜서 제1 클럭 신호를 발생하는 제1 지연 동기 회로;
    상기 듀티 사이클 보정기의 출력 신호의 하강 에지와 상기 피드백 클럭 신호의 하강 에지의 위상차를 비교하고 그 결과에 따라 상기 외부 클럭 신호를 지연시켜서 제2 클럭 신호를 발생하는 제2 지연 동기 회로; 및
    상기 제1 클럭 신호의 상승 에지와 상기 제2 클럭 신호의 하강 에지에 동기되는 내부 클럭 신호를 발생하는 파형 혼합기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 지연 동기 루프 회로는 보상 지연기를 더 구비하며, 상기 보상 지연기는 상기 내부 클럭 신호를 소정 시간 지연시켜서 상기 피드백 클럭 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 삭제
  20. 제17항에 있어서, 상기 내부 클럭 신호의 상승 에지는 상기 제1 클럭 신호의 상승 에지에 동기되고 상기 내부 클럭 신호의 하강 에지는 상기 제2 클럭 신호의 하강 에지에 동기되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제17항에 있어서, 상기 제1 지연 동기 회로는
    상기 피드백 클럭 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 상승 에지에 동기될 때까지 상기 외부 클럭 신호의 지연 시간을 가변시키는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제17항에 있어서, 상기 제2 지연 동기 회로는
    상기 피드백 클럭 신호의 하강 에지가 상기 듀티 사이클 보정기의 출력 신호의 하강 에지에 동기될 때까지 상기 외부 클럭 신호의 지연 시간을 가변시키는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제17항에 있어서, 상기 제1 지연 동기 회로는
    상기 외부 클럭 신호의 지연 시간을 가변할 수 있도록 직렬 연결된 다수개의 단위 지연기들을 구비하는 제1 지연부;
    상기 피드백 클럭 신호의 상승 에지의 위상과 상기 듀티 사이클 보정기의 출력 신호의 상승 에지의 위상을 비교하고 그 위상차를 출력하는 제1 위상 비교기;
    상기 제1 위상 비교기의 출력을 래치시키는 제1 레지스터; 및
    상기 제1 지연부와 상기 제1 레지스터에 연결되며 상기 제1 레지스터의 출력에 응답하여 상기 제1 지연부로부터 출력되는 다수개의 출력 신호들 중 하나를 선택하여 상기 파형 혼합기로 전달하는 제1 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제17항에 있어서, 상기 제2 지연 동기 회로는
    상기 외부 클럭 신호의 지연 시간을 가변할 수 있도록 직렬 연결된 다수개의 단위 지연기들을 구비하는 제2 지연부;
    상기 피드백 클럭 신호의 반전 신호의 상승 에지의 위상과 상기 듀티 사이클 보정기의 출력 신호의 반전 신호의 상승 에지의 위상을 비교하고 그 위상차를 출력하는 제2 위상 비교기;
    상기 제2 위상 비교기의 출력을 래치시키는 제2 레지스터; 및
    상기 제2 지연부와 상기 제2 레지스터에 연결되며 상기 제2 레지스터의 출력 에 응답하여 상기 제2 지연부로부터 출력되는 다수개의 출력 신호들 중 하나를 선택하여 상기 파형 혼합기로 전달하는 제2 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020000016883A 2000-03-31 2000-03-31 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법 KR100366618B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020000016883A KR100366618B1 (ko) 2000-03-31 2000-03-31 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
TW090105704A TW479410B (en) 2000-03-31 2001-03-12 Signal processing circuits having a pair of delay locked loop (DLL) circuits for adjusting a duty-cycle of a periodic digital signal and methods of operating same
DE60107743T DE60107743T2 (de) 2000-03-31 2001-03-16 Einstellung der Takt-Rate eines periodischen Signal mit steigenden und fallenden Flanken-DLL
EP01302460A EP1139569B1 (en) 2000-03-31 2001-03-16 Adjustment of the duty-cycle of a periodic digital signal with leading and triling edge DLLs
JP2001080892A JP3751847B2 (ja) 2000-03-31 2001-03-21 遅延同期ループ回路及び遅延同期方法
US09/816,968 US6452432B2 (en) 2000-03-31 2001-03-23 Signal processing circuits having a pair of delay locked loop (DLL) circuits for adjusting a duty-cycle of a periodic digital signal and methods of operating same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000016883A KR100366618B1 (ko) 2000-03-31 2000-03-31 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법

Publications (2)

Publication Number Publication Date
KR20010094529A KR20010094529A (ko) 2001-11-01
KR100366618B1 true KR100366618B1 (ko) 2003-01-09

Family

ID=19660675

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000016883A KR100366618B1 (ko) 2000-03-31 2000-03-31 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법

Country Status (6)

Country Link
US (1) US6452432B2 (ko)
EP (1) EP1139569B1 (ko)
JP (1) JP3751847B2 (ko)
KR (1) KR100366618B1 (ko)
DE (1) DE60107743T2 (ko)
TW (1) TW479410B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817081B1 (ko) 2007-01-11 2008-03-26 삼성전자주식회사 동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프
US7839193B2 (en) 2007-05-04 2010-11-23 Samsung Electronics Co., Ltd Duty cycle correction circuits including a transition generator circuit for generating transitions in a duty cycle corrected signal responsive to an input signal and a delayed version of the input signal and methods of operating the same

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100393206B1 (ko) * 2000-10-23 2003-07-31 삼성전자주식회사 고주파 특성과 수율 향상을 위한 지연동기회로
KR100384781B1 (ko) * 2000-12-29 2003-05-22 주식회사 하이닉스반도체 듀티 사이클 보정 회로
US6895522B2 (en) 2001-03-15 2005-05-17 Micron Technology, Inc. Method and apparatus for compensating duty cycle distortion in a data output signal from a memory device by delaying and distorting a reference clock
AU2002255851B2 (en) * 2001-03-23 2008-03-06 Advanced Bionutrition Microbial feeds for aquaculture and agriculture
KR100424180B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
KR100424182B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 지터 특성을 개선한 지연 고정 루프 회로
KR100424181B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로 및방법
US6777990B2 (en) * 2002-03-19 2004-08-17 Infineon Technologies Ag Delay lock loop having an edge detector and fixed delay
KR100468727B1 (ko) * 2002-04-19 2005-01-29 삼성전자주식회사 지연 동기 루프의 지연 라인 제어 회로
KR100477808B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR100477809B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
US6882196B2 (en) * 2002-07-18 2005-04-19 Sun Microsystems, Inc. Duty cycle corrector
US20040017873A1 (en) * 2002-07-25 2004-01-29 Kian Chong Analog delay locked loop characterization technique
KR100486268B1 (ko) * 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
KR100499305B1 (ko) * 2002-10-18 2005-07-04 엘지전자 주식회사 이중 지연루프를 이용한 클럭신호의 듀티 팩터 보상회로
US6967514B2 (en) * 2002-10-21 2005-11-22 Rambus, Inc. Method and apparatus for digital duty cycle adjustment
KR100490655B1 (ko) * 2002-10-30 2005-05-24 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프
KR100500925B1 (ko) * 2002-11-27 2005-07-14 주식회사 하이닉스반도체 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을이용한로우 지터 ｄｌｌ
KR100468776B1 (ko) * 2002-12-10 2005-01-29 삼성전자주식회사 클락 지터의 영향을 감소시킬 수 있는 동기식 반도체메모리장치
KR100532415B1 (ko) * 2003-01-10 2005-12-02 삼성전자주식회사 돌발지터 정보를 차단할 수 있는 동기루프 회로 및 이의돌발지터 정보 차단방법
TWI236220B (en) * 2003-09-30 2005-07-11 Ali Corp Automatic correction device and method of clock duty cycle
KR100578232B1 (ko) * 2003-10-30 2006-05-12 주식회사 하이닉스반도체 지연 고정 루프
US7091763B1 (en) * 2003-11-03 2006-08-15 Lattice Semiconductor Corporation Clock generation
KR100554981B1 (ko) * 2003-11-20 2006-03-03 주식회사 하이닉스반도체 지연 고정 루프
KR20050076202A (ko) * 2004-01-20 2005-07-26 삼성전자주식회사 지연 신호 발생 회로 및 이를 포함한 메모리 시스템
KR100529390B1 (ko) * 2004-02-19 2005-11-17 주식회사 하이닉스반도체 개회로 디지털 듀티 보정 회로
KR100594258B1 (ko) 2004-02-26 2006-06-30 삼성전자주식회사 위상 합성된 출력신호를 이용하여 지터를 줄이는 듀티싸이클 보정 회로 및 그 방법
KR100537196B1 (ko) * 2004-03-05 2005-12-16 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
DE102004025984A1 (de) * 2004-05-26 2005-12-15 Sms Demag Ag Verfahren und Einrichtung für die Montage und für Funktionsprüfung von Walzarmaturen in Walzgerüsten oder in Walzstraßen, wie bspw. Tandemwalzstraßen
KR100645461B1 (ko) * 2004-06-30 2006-11-15 주식회사 하이닉스반도체 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법
JP4343073B2 (ja) * 2004-09-17 2009-10-14 株式会社東芝 半導体装置
US7116143B2 (en) * 2004-12-30 2006-10-03 Micron Technology, Inc. Synchronous clock generator including duty cycle correction
US7230465B2 (en) * 2005-01-10 2007-06-12 Infineon Technologies Ag Duty cycle corrector
US7221204B2 (en) * 2005-02-01 2007-05-22 Infineon Technologies Ag Duty cycle corrector
JP4549958B2 (ja) * 2005-02-09 2010-09-22 パナソニック株式会社 遅延ロックドループ回路
KR100668852B1 (ko) * 2005-06-30 2007-01-16 주식회사 하이닉스반도체 듀티비 보정 장치
US7279946B2 (en) * 2005-08-30 2007-10-09 Infineon Technologies Ag Clock controller with integrated DLL and DCC
US7403055B2 (en) * 2005-08-31 2008-07-22 Infineon Technologies Ag Duty cycle detector with first and second oscillating signals
US7519888B2 (en) 2005-09-12 2009-04-14 Virage Logic Corporation Input-output device testing
US7616036B1 (en) 2005-09-12 2009-11-10 Virage Logic Corporation Programmable strobe and clock generator
US7322001B2 (en) 2005-10-04 2008-01-22 International Business Machines Corporation Apparatus and method for automatically self-calibrating a duty cycle circuit for maximum chip performance
US7227809B2 (en) * 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
KR100701704B1 (ko) * 2006-01-12 2007-03-29 주식회사 하이닉스반도체 듀티 교정 회로
US7423465B2 (en) * 2006-01-27 2008-09-09 Micron Technology, Inc. Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit
US8073890B2 (en) 2006-02-22 2011-12-06 Micron Technology, Inc. Continuous high-frequency event filter
JP5143370B2 (ja) * 2006-03-23 2013-02-13 富士通セミコンダクター株式会社 遅延制御回路
KR100756136B1 (ko) 2006-03-23 2007-09-05 엘지전자 주식회사 광대역 주파수 동작범위를 갖는 지연고정루프 회로 및 그위상고정방법
KR100718041B1 (ko) * 2006-04-06 2007-05-14 주식회사 하이닉스반도체 Ｄｌｌ 회로의 지연 장치 및 방법
US7375563B1 (en) * 2006-04-07 2008-05-20 Pericom Semiconductor Corp. Duty cycle correction using input clock and feedback clock of phase-locked-loop (PLL)
US7417480B2 (en) 2006-07-14 2008-08-26 International Business Machines Corporation Duty cycle correction circuit whose operation is largely independent of operating voltage and process
US7913199B2 (en) 2006-07-14 2011-03-22 International Business Machines Corporation Structure for a duty cycle correction circuit
US7439787B2 (en) * 2006-07-27 2008-10-21 Freescale Semiconductor, Inc. Methods and apparatus for a digital pulse width modulator using multiple delay locked loops
KR100853462B1 (ko) 2006-08-31 2008-08-21 주식회사 하이닉스반도체 반도체 메모리 장치
KR100807115B1 (ko) * 2006-09-29 2008-02-27 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
JP2008099002A (ja) * 2006-10-12 2008-04-24 Elpida Memory Inc Ｄｌｌ回路
KR100808055B1 (ko) 2006-10-31 2008-02-28 주식회사 하이닉스반도체 반도체 소자의 지연 고정 루프와 그의 구동 방법
KR100857436B1 (ko) * 2007-01-24 2008-09-10 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100857855B1 (ko) * 2007-02-28 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100897254B1 (ko) 2007-04-12 2009-05-14 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 방법
WO2008132644A1 (en) * 2007-04-29 2008-11-06 Nxp B.V. Electronic device and method of correcting clock signal deviations in an electronic device
US7474136B2 (en) * 2007-05-08 2009-01-06 Promos Technologies Pte.Ltd. Use of multiple voltage controlled delay lines for precise alignment and duty cycle control of the data output of a DDR memory device
JP5448324B2 (ja) * 2007-10-23 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びこれを備える半導体装置、並びに、データ処理システム
US8108813B2 (en) 2007-11-20 2012-01-31 International Business Machines Corporation Structure for a circuit obtaining desired phase locked loop duty cycle without pre-scaler
US7839194B2 (en) * 2007-11-21 2010-11-23 Rambus Inc. Clock circuitry for generating multiple clocks with time-multiplexed duty cycle adjustment
JP2009290857A (ja) 2008-01-11 2009-12-10 Toshiba Corp 半導体装置
JP2009278528A (ja) * 2008-05-16 2009-11-26 Elpida Memory Inc Ｄｌｌ回路、および半導体装置
US8381143B2 (en) 2008-05-29 2013-02-19 International Business Machines Corporation Structure for a duty cycle correction circuit
KR100954108B1 (ko) * 2008-09-02 2010-04-27 주식회사 하이닉스반도체 지연고정루프회로
KR100958807B1 (ko) * 2008-11-06 2010-05-24 주식회사 하이닉스반도체 정전기 보호 기능을 갖는 반도체 메모리 장치
KR20100099545A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 지연동기회로 및 그를 포함하는 반도체 메모리 장치
JP5493934B2 (ja) * 2010-02-03 2014-05-14 ソニー株式会社 デューティ補正回路、遅延同期ループ回路、カラムａ／ｄ変換器、固体撮像素子およびカメラシステム
EP2546991A1 (en) * 2011-07-15 2013-01-16 Thomson Licensing Clock generation circuit
US9954517B2 (en) 2012-11-06 2018-04-24 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment
KR102083499B1 (ko) 2013-01-18 2020-03-02 삼성전자 주식회사 다이나믹 주파수 스케일링 처리 방법 및 이를 적용한 집적 회로
US9264029B2 (en) * 2013-03-15 2016-02-16 Nanya Technology Corporation Clock cycle compensator and the method thereof
US9325491B2 (en) * 2014-04-15 2016-04-26 Triquint Semiconductor, Inc. Clock generation circuit with dual phase-locked loops
US9413338B2 (en) 2014-05-22 2016-08-09 Micron Technology, Inc. Apparatuses, methods, and circuits including a duty cycle adjustment circuit
KR101699237B1 (ko) * 2015-07-28 2017-01-24 (주)에이디테크놀로지 별개의 클럭 동기 시스템 2개를 하나로 병합 가능하게 하는 클럭 중개 회로 및 그 중개 회로를 구비한 회로
KR102468261B1 (ko) * 2016-02-05 2022-11-21 에스케이하이닉스 주식회사 듀티 보정 회로
US10911051B2 (en) * 2016-12-21 2021-02-02 Whirlpool Corporation Method, system and device for radio frequency electromagnetic energy delivery
EP3855621B1 (en) * 2019-11-22 2022-08-31 Shenzhen Goodix Technology Co., Ltd. Duty cycle calibration circuit
US11387813B2 (en) * 2020-08-26 2022-07-12 Mediatek Inc. Frequency multiplier and delay-reused duty cycle calibration method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000006028A (ko) * 1998-06-09 2000-01-25 칼 하인쯔 호르닝어 2배데이터속도타이밍을위한클록대기보상회로

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3412882B2 (ja) * 1993-11-02 2003-06-03 日本無線株式会社 衛星受信機
KR100393317B1 (ko) 1994-02-15 2003-10-23 람버스 인코포레이티드 지연동기루프
US5675620A (en) * 1994-10-26 1997-10-07 At&T Global Information Solutions Company High-frequency phase locked loop circuit
JP3739525B2 (ja) * 1996-12-27 2006-01-25 富士通株式会社 可変遅延回路及び半導体集積回路装置
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
JP3690899B2 (ja) * 1997-05-30 2005-08-31 富士通株式会社 クロック発生回路及び半導体装置
US6107826A (en) * 1998-08-19 2000-08-22 Xilinx, Inc. Interconnect structure for FPGA with configurable delay locked loop
US6127866A (en) * 1999-01-28 2000-10-03 Infineon Technologies North America Corp. Delay-locked-loop (DLL) having symmetrical rising and falling clock edge type delays

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000006028A (ko) * 1998-06-09 2000-01-25 칼 하인쯔 호르닝어 2배데이터속도타이밍을위한클록대기보상회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817081B1 (ko) 2007-01-11 2008-03-26 삼성전자주식회사 동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프
US7839193B2 (en) 2007-05-04 2010-11-23 Samsung Electronics Co., Ltd Duty cycle correction circuits including a transition generator circuit for generating transitions in a duty cycle corrected signal responsive to an input signal and a delayed version of the input signal and methods of operating the same

Also Published As

Publication number Publication date
TW479410B (en) 2002-03-11
US20010026183A1 (en) 2001-10-04
DE60107743T2 (de) 2005-12-08
JP2001320273A (ja) 2001-11-16
DE60107743D1 (de) 2005-01-20
JP3751847B2 (ja) 2006-03-01
EP1139569B1 (en) 2004-12-15
US6452432B2 (en) 2002-09-17
KR20010094529A (ko) 2001-11-01
EP1139569A1 (en) 2001-10-04

Similar Documents

Publication Publication Date Title
KR100366618B1 (ko) 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
US6289068B1 (en) Delay lock loop with clock phase shifter
US7358784B2 (en) Delay locked loop
KR100527397B1 (ko) 반도체메모리 장치에서 작은 지터를 갖는 지연고정루프
US20060001465A1 (en) Register controlled delay locked loop and its control method
US6271697B1 (en) Semiconductor integrated circuit device
US6815985B2 (en) Clock divider and method for dividing a clock signal in a DLL circuit
KR20100022125A (ko) 지연 락 루프 초기화 회로
KR100505657B1 (ko) 서로 다른 단위 지연 시간을 가지는 지연소자를 구비하는지연 시간 보상 회로
US20100315147A1 (en) Phase mixer with adjustable load-to-drive ratio
US7135899B1 (en) System and method for reducing skew in complementary signals that can be used to synchronously clock a double data rate output
US7212055B2 (en) Open-loop digital duty cycle correction circuit without DLL
US20040101079A1 (en) Delay-lock-loop with improved accuracy and range
KR100525096B1 (ko) Ｄｌｌ 회로
JP4079733B2 (ja) 位相同期ループ回路
US6255870B1 (en) Apparatus for compensating locking error in high speed memory device with delay locked loop
KR100541684B1 (ko) 지연 동기 루프 장치
US20040189361A1 (en) Circuit for generating phase comparison signal
KR100480925B1 (ko) 지연 동기 루프 회로의 듀티 비 유지 장치
US7656207B2 (en) Delay locked loop circuit having coarse lock time adaptive to frequency band and semiconductor memory device having the delay locked loop circuit
KR20070071142A (ko) 지연 고정 루프 기반의 주파수 체배기
US7091763B1 (en) Clock generation
GB2345395A (en) Delayed locked loop clock generator
JP4381880B2 (ja) タイミング調整回路
KR20030088324A (ko) 지연동기루프를 구비하는 반도체 메모리 장치 및 반도체메모리 장치에서의 데이터의 출력방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111129

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee