JP5143370B2 - 遅延制御回路 - Google Patents
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Description
(1)PLL(Phase Locked Loop )またはDLL(Delay Locked Loop )
(2)所望の遅延分のバッファ
下記の特許文献1は、信号の伝達経路に並列接続されたトランジスタのゲート容量を変化させることで遅延時間を制御する可変遅延回路に関し、特許文献2は、メモリ装置に用いられるDLL回路に関する。また、特許文献3は、高精度なPLL回路に関し、特許文献4は、DLL回路を内蔵した同期型半導体記憶装置に関する。
本発明の課題は、小面積かつ低消費電力で一定の精度を維持することが可能な遅延制御回路を提供することである。
図2は、遅延制御回路の実施形態である遅延訂正ループ(Delay Correction Loop :DCL)回路の構成例を示している。このDCL回路は、バッファ201、211、212、インバータ202、203、204、位相検出器205、カウンタ回路206、可変遅延回路207、209、位相生成器208、およびデューティ比訂正回路210を備え、入力されたクロック信号CLKに対して任意の位相差をもった信号QCKOを出力する。
次に、図4から図11までを参照しながら、図2のDCL回路の構成と動作についてより具体的に説明する。
図5は、デューティ比訂正回路210の構成例を示している。このデューティ比訂正回路は、セレクタ501およびフリップフロップ502を備える。セレクタ501は、信号INが論理“1”のとき、遅延信号F2を選択して出力し、信号INが論理“0”のとき、遅延信号F2Xを選択して出力する。フリップフロップ502は、セレクタ501の出力信号をクロック信号として用いて信号INをラッチし、信号OUTとして出力する。
図12は、図4の各遅延ブロックを電流源とキャパシタで構成し、電流を流す時間により遅延を調整する例を示している。この場合、各遅延ブロックは、電流源1201、1205、スイッチ1202、1204、バッファ1203、およびキャパシタ1206からなる。スイッチ1202および1204は、1つのパルス信号により同時に切り替えられ、例えば、パルス信号が論理“1”の間オンとなってバッファ203に電流を流し、パルス信号が論理“0”の間オフとなる。したがって、パルス信号のパルス幅が大きいほど、バッファ203に電流が流れる時間が長くなり、信号の遅延は小さくなる。
また、図3のタイミングチャートにおいて、信号QCKOの立上りエッジを信号F2Xの立下りエッジに合わせ、信号QCKOの立下りエッジを信号F2の立下りエッジに合わせるような遅延制御も可能である。この場合、信号QCKOの両エッジはそれぞれ信号INの両エッジに対して同じ値Δtf だけ遅延することになる。
前記入力信号を遅延させて、該入力信号の他方のエッジである第2のエッジに第2の遅延を与え、第2の遅延信号を生成する第2の可変遅延手段と、
前記第1の遅延と前記第2の遅延が一致するように前記第1の可変遅延手段と前記第2の可変遅延手段を制御するための制御信号を生成する制御手段と、
前記第1の遅延信号の前記第1のエッジと前記第2の遅延信号の前記第2のエッジを組み合わせて、第3の遅延信号を生成する生成手段と
を備えることを特徴とする遅延制御回路。
(付記2)前記第2の可変遅延手段は、前記第1の可変遅延手段と等価な構成を有し、前記制御手段は、前記第1の可変遅延手段と前記第2の可変遅延手段に共通の制御信号を出力することを特徴とする付記1記載の遅延制御回路。
(付記3)前記入力信号を反転して反転信号を出力するインバータ手段をさらに備え、前記第2の可変遅延手段は、該反転信号を遅延させて前記第2の遅延信号を生成することを特徴とする付記2記載の遅延制御回路。
(付記4)前記生成手段は、前記第1の遅延信号の前記第1のエッジまたは前記第2の遅延信号の前記第2のエッジを選択する選択手段と、選択されたエッジを用いて前記入力信号をラッチし、前記第3の遅延信号を生成するラッチ手段とを含むことを特徴とする付記1、2、または3記載の遅延制御回路。
(付記5)前記第1の可変遅延手段は、前記入力信号を遅延させて第4の遅延信号を生成し、前記制御手段は、該第4の遅延信号を用いて位相比較用信号を生成する位相生成手段と、該入力信号と該位相比較用信号の位相関係を比較して位相差を検出する位相検出手段とを含み、検出された位相差に基づいて前記制御信号を生成することを特徴とする付記1、2、3、または4記載の遅延制御回路。
(付記6)前記制御手段は、前記位相差に基づいてカウントアップ動作またはカウントダウン動作を行ってカウント値を出力するカウンタ手段をさらに含み、該カウント値から前記制御信号を生成することを特徴とする付記5記載の遅延制御回路。
(付記7)前記位相検出手段は、前記位相比較用信号のエッジを用いて前記入力信号と閾値信号を比較する第1の比較手段と、該入力信号のエッジを用いて該位相比較用信号と該閾値信号を比較する第2の比較手段を含むことを特徴とする付記5または6記載の遅延制御回路。
(付記8)前記第1の可変遅延手段と前記第2の可変遅延手段はそれぞれ、複数のキャパシタ手段と、該複数のキャパシタ手段を前記入力信号の伝達経路に接続する複数のスイッチ手段とを含み、前記制御手段は、前記制御信号により該複数のスイッチ手段を切り替えることで、前記第1の遅延と前記第2の遅延を調整することを特徴とする付記1、2、3、4、5、6、または7記載の遅延制御回路。
(付記9)前記第1の可変遅延手段と前記第2の可変遅延手段はそれぞれ、前記入力信号の伝達経路に接続されたキャパシタ手段と、複数の電流源手段と、該複数の電流源手段を該伝達経路に接続する複数のスイッチ手段とを含み、前記制御手段は、前記制御信号により該複数のスイッチ手段を切り替えることで、前記第1の遅延と前記第2の遅延を調整することを特徴とする付記1、2、3、4、5、6、または7記載の遅延制御回路。
(付記10)前記第1の可変遅延手段と前記第2の可変遅延手段はそれぞれ、前記入力信号の伝達経路に接続されたキャパシタ手段と、電流源手段と、該電流源手段を該伝達経路に接続するスイッチ手段とを含み、前記制御手段は、前記制御信号により該スイッチ手段を切り替えて、該電流源手段が該伝達経路に接続されている時間を調整することで、前記第1の遅延と前記第2の遅延を調整することを特徴とする付記1、2、3、4、5、6、または7記載の遅延制御回路。
(付記11)入力信号を遅延させて、該入力信号の立上りエッジおよび立下りエッジのうち一方のエッジである第1のエッジに第1の遅延を与えて、第1の遅延信号を生成し、
前記入力信号を遅延させて、該入力信号の他方のエッジである第2のエッジに第2の遅延を与えて、第2の遅延信号を生成し、
前記第1の遅延と前記第2の遅延が一致するように該第1の遅延と該第2の遅延を制御し、
前記第1の遅延信号の前記第1のエッジと前記第2の遅延信号の前記第2のエッジを組み合わせて、第3の遅延信号を生成する
ことを特徴とする遅延制御方法。
102 第2の可変遅延手段
103 制御手段
104 生成手段
201、211、212、401、404、407、410、413、1203、1403 バッファ
202、203、204、402、405、408、411、414 インバータ
205 位相検出器
206 カウンタ回路
207、209 可変遅延回路
208 位相生成器
210 デューティ比訂正回路
403、406、409、412 遅延ブロック
421−1、421−2、421−3、421−4、421−n、1202、1204、1402−1、1402−2、1402−n、1404−1、1404−2、1404−n スイッチ
422−1、422−2、422−3、422−4、422−n、1206、1406 キャパシタ
501 セレクタ
502、701、702 フリップフロップ
703 NAND回路
704 XOR回路
901、902 ラッチ式コンパレータ
903 遅延回路
904、905 AND回路
906 NOR回路
1101 カウンタ
1102 デコーダ
1301 PMW回路
1201、1205、1401−1、1401−2、1401−n、1405−1、1405−2、1405−n 電流源
Claims (8)
- 入力信号を遅延させて、該入力信号の立上りエッジおよび立下りエッジのうち一方のエッジである第1のエッジに第1の遅延を与え、第1の遅延信号を生成する第1の可変遅延手段と、
前記第1の可変遅延手段と等価な構成を有し、前記入力信号を遅延させて、該入力信号の他方のエッジである第2のエッジに第2の遅延を与え、第2の遅延信号を生成する第2の可変遅延手段と、
前記第1の可変遅延手段と前記第2の可変遅延手段に共通の制御信号を出力する制御手段と、
前記第1の遅延信号の前記第1のエッジと前記第2の遅延信号の前記第2のエッジを組み合わせて、第3の遅延信号を生成する生成手段とを備え、
前記生成手段は、前記第1の遅延信号の前記第1のエッジまたは前記第2の遅延信号の前記第2のエッジを選択する選択手段と、選択されたエッジを用いて前記入力信号をラッチし、前記第3の遅延信号を生成するラッチ手段とを含むことを特徴とする遅延制御回路。 - 前記入力信号を反転して反転信号を出力するインバータ手段をさらに備え、前記第2の可変遅延手段は、該反転信号を遅延させて前記第2の遅延信号を生成することを特徴とする請求項1記載の遅延制御回路。
- 前記第1の可変遅延手段は、前記入力信号を遅延させて第4の遅延信号を生成し、前記制御手段は、該第4の遅延信号を用いて位相比較用信号を生成する位相生成手段と、該入力信号と該位相比較用信号の位相関係を比較して位相差を検出する位相検出手段とを含み、検出された位相差に基づいて前記制御信号を生成することを特徴とする請求項1または2記載の遅延制御回路。
- 前記制御手段は、前記位相差に基づいてカウントアップ動作またはカウントダウン動作を行ってカウント値を出力するカウンタ手段をさらに含み、該カウント値から前記制御信号を生成することを特徴とする請求項3記載の遅延制御回路。
- 前記第1の可変遅延手段と前記第2の可変遅延手段はそれぞれ、複数のキャパシタ手段と、該複数のキャパシタ手段を前記入力信号の伝達経路に接続する複数のスイッチ手段とを含み、前記制御手段は、前記制御信号により該複数のスイッチ手段を切り替えることで、前記第1の遅延と前記第2の遅延を調整することを特徴とする請求項1、2、3、または4記載の遅延制御回路。
- 前記第1の可変遅延手段と前記第2の可変遅延手段はそれぞれ、前記入力信号の伝達経路に接続されたキャパシタ手段と、複数の電流源手段と、該複数の電流源手段を該伝達経路に接続する複数のスイッチ手段とを含み、前記制御手段は、前記制御信号により該複数のスイッチ手段を切り替えることで、前記第1の遅延と前記第2の遅延を調整することを特徴とする請求項1、2、3、または4記載の遅延制御回路。
- 前記第1の可変遅延手段と前記第2の可変遅延手段はそれぞれ、前記入力信号の伝達経路に接続されたキャパシタ手段と、電流源手段と、該電流源手段を該伝達経路に接続するスイッチ手段とを含み、前記制御手段は、前記制御信号により該スイッチ手段を切り替えて、該電流源手段が該伝達経路に接続されている時間を調整することで、前記第1の遅延と前記第2の遅延を調整することを特徴とする請求項1、2、3、または4記載の遅延制御回路。
- 第1の可変遅延手段により入力信号を遅延させることで、該入力信号の立上りエッジおよび立下りエッジのうち一方のエッジである第1のエッジに第1の遅延を与えて、第1の遅延信号を生成し、
前記第1の可変遅延手段と等価な構成を有する第2の可変遅延手段により前記入力信号を遅延させることで、該入力信号の他方のエッジである第2のエッジに第2の遅延を与えて、第2の遅延信号を生成し、
前記第1の可変遅延手段と前記第2の可変遅延手段に共通の制御信号を出力し、
前記第1の遅延信号の前記第1のエッジまたは前記第2の遅延信号の前記第2のエッジを選択し、
選択されたエッジを用いて前記入力信号をラッチすることで、前記第1の遅延信号の前記第1のエッジと前記第2の遅延信号の前記第2のエッジを組み合わせて、第3の遅延信号を生成する
ことを特徴とする遅延制御方法。
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