KR101902344B1 - 위상 변환 회로 및 이를 구비하는 디밍 회로 - Google Patents

Abstract

위상 변환 회로는 ON 신호 생성부, OFF 신호 생성부, 및 채널 신호 생성부를 포함한다. ON 신호 생성부는 펄스 폭 변조(PWM, pulse width modulation) 신호에 기초하여 미리 설정된 위상만큼 변환된 상승 엣지(rising edge)를 가지는 ON 신호를 생성한다. OFF 신호 생성부는 펄스 폭 변조 신호 및 ON 신호에 기초하여 OFF 신호를 생성한다. 채널 신호 생성부는 ON 신호의 상승 엣지에 응답하여 활성화되고 OFF 신호의 상승 엣지에 응답하여 비활성화되는 채널 신호를 생성한다.

Description

위상 변환 회로 및 이를 구비하는 디밍 회로{Phase shift circuit and dimming circuit including the same}

　본 발명은 위상 변환 회로에 관한 것으로, 더욱 상세하게는 펄스 폭 변조 (PWM, pulse width modulation) 신호를 수신하고 이의 위상을 변환(shift)하여 제공하는 위상 변환 회로 및 이를 구비하는 디밍 회로에 관한 것이다.

위상 변환 회로는 입력 신호를 임의의 위상만큼 변환시켜 제공하는 회로이다. 위상 변환 회로는 디지털, 또는 아날로그 회로 요소들을 포함하여 구현될 수 있다.

발광 다이오드 장치의 밝기를 제어하는 경우, 다수의 발광 다이오드 스트링들(strings)에 펄스 폭 변조 신호를 구동 신호로 제공할 수 있다. 발광 다이오드 스트링들이 모두 동시에 활성화되는 경우, 구동 신호의 전압이 일정하게 유지되지 않는 등으로 안정성을 보장하기 어려울 수 있다.

본 발명의 목적은 하나의 펄스 폭 변조 신호에 기초하여 서로 상이한 위상들을 가지는 복수의 위상 변환 신호들을 제공할 수 있는 위상 변환 회로를 제공하는 것이다.

본 발명의 다른 목적은 하나의 펄스 폭 변조 신호에 기초하여 서로 상이한 위상들을 가지는 복수의 위상 변환 신호들을 복수의 발광 다이오드 스트링들에 각각 제공함으로써 안정적으로 디밍 동작을 수행할 수 있는 디밍 회로를 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 위상 변환 회로는 ON 신호 생성부, OFF 신호 생성부, 및 채널 신호 생성부를 포함한다. 상기 ON 신호 생성부는 펄스 폭 변조(PWM, pulse width modulation) 신호에 기초하여 미리 설정된 위상만큼 변환된 상승 엣지(rising edge)를 가지는 ON 신호를 생성한다. 상기 OFF 신호 생성부는 상기 펄스 폭 변조 신호 및 상기 ON 신호에 기초하여 OFF 신호를 생성한다. 상기 채널 신호 생성부는 상기 ON 신호의 상승 엣지에 응답하여 활성화되고 상기 OFF 신호의 상승 엣지에 응답하여 비활성화되는 채널 신호를 생성한다.

일 실시예에 있어서, 상기 ON 신호 생성부는, 상기 펄스 폭 변조 신호에 응답하여 상기 펄스 폭 변조 신호의 주기마다 선형적으로 증가하는 램프 신호를 생성하는 제1 램프 신호 생성기, 상기 램프 신호에 기초하여 상기 램프 신호의 피크 값을 유지하는 피크 신호를 생성하는 피크 신호 생성기, 상기 피크 신호를 미리 설정된 비율로 분배하여 피크 분배 신호를 제공하는 전압 분배기, 및 상기 피크 분배 신호 및 상기 램프 신호를 비교하여 상기 ON 신호를 생성하는 제1 비교부를 포함할 수 있다.

일 실시예에 있어서, 상기 제1 램프 신호 생성기는, 상기 펄스 폭 변조 신호에 응답하여, 상기 펄스 폭 변조 신호의 홀수 주기 동안 선형적으로 증가하는 제1 램프 신호를 생성하는 제1 램프 신호부, 상기 펄스 폭 변조 신호에 응답하여, 상기 펄스 폭 변조 신호의 짝수 주기 동안 선형적으로 증가하는 제2 램프 신호를 제공하는 제2 램프 신호부, 및 상기 제1 램프 신호 및 제2 램프 신호를 합산하여 상기 램프 신호를 제공하는 합산기를 포함할 수 있다.

일 실시예에 있어서, 상기 제1 램프 신호부는, 상기 펄스 폭 변조 신호의 매 주기마다 토글링되는 변형 펄스 폭 변조 신호를 제공하는 제1 플립 플롭(flip flop), 및 상기 변형 펄스 폭 변조 신호에 기초하여 전하가 충전되는 제1 캐패시터를 포함하고, 상기 제1 캐패시터의 양단의 전압을 상기 제1 램프 신호로서 제공할 수 있다.

일 실시예에 있어서, 상기 제1 램프 신호부는 상기 변형 펄스 폭 변조 신호가 반전된 상보 변형 펄스 폭 변조 신호에 응답하여, 상기 제1 캐패시터에 충전된 전하를 방전하는 방전 트랜지스터를 더 포함할 수 있다.

일 실시예에 있어서, 상기 제1 램프 신호부는, 비반전 단자에 상기 변형 펄스 폭 변조 신호가 입력되고, 반전 단자가 제1 노드에 연결되는 제1 증폭기; 및 상기 제1 노드와 접지 전압 사이에 연결되는 제1 저항을 더 포함하고, 상기 제1 저항에 흐르는 전류에 상응하는 전류가 상기 제1 캐패시터에 충전될 수 있다.

일 실시예에 있어서, 상기 피크 신호 생성기는, 상기 변형 펄스 폭 변조 신호에 기초하여 전하가 충전되는 제3 캐패시터, 및 상기 제3 캐패시터와 직렬로 연결되며, 상기 변형 펄스 폭 변조 신호의 최초 주기를 샘플링한 피크 활성화 신호에 응답하여, 상기 제3 캐패시터에 전하가 충전되게 하는 제1 트랜지스터를 포함하고, 상기 제3 캐패시터의 양단의 전압을 상기 피크 신호로서 제공할 수 있다.

일 실시예에 있어서, 상기 피크 신호 생성기의 상기 제3 캐패시터에는 상기 제1 저항에 흐르는 전류에 상응하는 전류가 충전될 수 있다.

일 실시예에 있어서, 상기 OFF 신호 생성부는, 상기 펄스 폭 변조 신호의 듀티 비에 비례하는 값을 갖는 듀티 피크 신호를 생성하는 듀티 신호 생성기, 상기 ON 신호에 기초하여 ON 램프 신호를 생성하는 제2 램프 신호 생성기, 및 상기 ON 램프 신호 및 상기 듀티 피크 신호를 비교하여 상기 OFF 신호를 생성하는 제2 비교부를 포함할 수 있다.

일 실시예에 있어서, 상기 듀티 신호 생성기는, 상기 펄스 폭 변조 신호가 논리 상태 '하이'에 상응하는 값을 갖는 동안에 선형적으로 증가하는 듀티 램프 신호를 생성하는 듀티 램프 신호 생성기, 및 상기 듀티 램프 신호에 기초하여 상기 듀티 램프 신호의 피크 값을 유지하는 상기 듀티 피크 신호를 생성하는 듀티 피크 신호 생성기를 포함할 수 있다.

일 실시예에 있어서, 상기 채널 신호 생성부는, 상기 ON 신호에 응답하여 충전되고, 상기 OFF 신호에 응답하여 방전되는 채널 캐패시터를 포함하며, 상기 채널 캐패시터의 양단의 전압을 상기 채널 신호로서 제공할 수 있다.

본 발명의 일 실시예에 따른 위상 변환 회로는 펄스 폭 변조 신호에 기초하여 선택된 위상만큼 변환된 상승 엣지를 가지는 ON 신호를 생성하는 ON 신호 생성부, 상기 펄스 폭 변조 신호 및 상기 ON 신호에 기초하여 OFF 신호를 생성하는 OFF 신호 생성부, 및 상기 ON 신호의 상승 엣지에 응답하여 활성화되고 상기 OFF 신호의 상승 엣지에 응답하여 비활성화되는 채널 신호를 생성하는 채널 신호 생성부를 포함한다.

일 실시예에 있어서, 상기 ON 신호 생성부는, 상기 펄스 폭 변조 신호에 응답하여 상기 펄스 폭 변조 신호의 주기 동안 선형적으로 증가하는 램프 신호를 생성하는 램프 신호 생성기, 상기 램프 신호에 기초하여 상기 램프 신호의 피크 값을 유지하는 피크 신호를 생성하는 피크 신호 생성기, 상기 위상을 선택하기 위한 위상 선택 신호에 기초하여 상기 피크 신호를 분배하여 적어도 하나의 피크 분배 신호를 제공하는 전압 분배기, 및 상기 적어도 하나의 피크 분배 신호 및 상기 램프 신호를 비교하여 적어도 하나의 상기 ON 신호를 생성하는 비교부를 포함할 수 있다.

일 실시예에 있어서, 상기 ON 신호 생성부는 상기 위상 선택 신호를 생성하는 제어부를 더 포함할 수 있다.

일 실시예에 있어서, 상기 전압 분배기는, 상기 피크 신호가 인가되는 노드와 접지 전압 사이에 직렬로 연결된 복수의 분배 저항들, 및 상기 복수의 분배 저항들 사이의 적어도 하나의 노드에 일 단이 연결되고, 상기 위상 선택 신호에 응답하여 온(on) 되어 타 단에서 상기 피크 분배 신호를 제공하는 적어도 하나의 스위치를 포함할 수 있다. 실시예에 따라, 상기 복수의 분배 저항들은 실질적으로 동일한 저항 값을 가지거나 서로 상이한 저항 값들을 가질 수 있다.

일 실시예에 있어서, 상기 피크 신호에 대한 상기 피크 분배 신호의 비율은 상기 선택된 위상에 비례할 수 있다.

본 발명의 일 실시예에 따른 디밍 회로는, 펄스 폭 변조 신호에 기초하여, 서로 상이한 위상들을 가지는 복수의 채널 신호들을 제공하는 위상 변환 회로, 상기 위상 변환 회로와 전기적으로 연결되어 게이트 제어 신호를 생성하는 게이트 제어 집적 회로, 상기 게이트 제어 신호에 응답하여 입력 전압을 제공하는 구동부, 및 상기 입력 전압 및 상기 복수의 채널 신호들에 기초하여 구동되는 복수의 발광 다이오드 스트링들을 포함한다.

일 실시예에 있어서, 상기 구동부는, 상기 게이트 제어 신호에 응답하여 상기 입력 전압을 접지시키는 게이트 트랜지스터, 및 상기 입력 전압을 평활화하여 상기 복수의 발광 다이오드 스트링들의 일단에 제공하는 캐패시터를 포함할 수 있다.

일 실시예에 있어서, 상기 위상 변환 회로는, 상기 펄스 폭 변조 신호에 기초하여 상기 상이한 위상들만큼 변환된 상승 엣지들을 가지는 복수의 ON 신호들을 생성하는 ON 신호 생성부, 상기 펄스 폭 변조 신호 및 상기 ON 신호들에 기초하여, 상기 ON 신호들이 상승 엣지들을 갖는 시점으로부터 상기 펄스 폭 변조 신호의 펄스 폭이 경과한 후에, 각각 상승 엣지들을 가지는 복수의 OFF 신호들을 생성하는 OFF 신호 생성부, 및 상기 ON 신호들의 상승 엣지들에 응답하여 각각 활성화되고 상기 OFF 신호들의 상승 엣지들에 응답하여 각각 비활성화되는 상기 복수의 채널 신호들을 생성하는 채널 신호 생성부를 포함할 수 있다.

일 실시예에 있어서, 상기 각각의 발광 다이오드 스트링은 상기 채널 신호에 응답하여 턴-온 되는 스위치를 포함할 수 있다.

상기와 같은 본 발명의 실시예들에 따른 위상 변환 회로 및 이를 구비하는 디밍 회로는 하나의 펄스 폭 변조 신호만을 수신하여 위상이 상이한 펄스 폭 변조 신호들을 제공할 수 있어 소형화에 적합하며, 안정적으로 디밍 동작을 수행할 수 있다.

또한, 상기와 같은 본 발명의 실시예들에 따른 위상 변환 회로 및 이를 구비하는 디밍 회로는 적응적으로 위상 변환을 선택할 수 있어 간단한 구성을 통하여 디밍 동작을 효과적으로 수행할 수 있다.

도 1은 본 발명의 일 실시예에 따른 위상 변환 회로를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 ON 신호 생성부를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 OFF 신호 생성부를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 듀티 신호 생성기를 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 위상 변환 회로의 동작을 설명하기 위한 파형도이다.
도 6은 본 발명의 일 실시예에 따른 램프 신호 생성기를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 피크 신호 생성기를 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 램프 신호 생성기 및 피크 신호 생성기의 동작을 설명하기 위한 파형도이다.
도 9는 본 발명의 일 실시예에 따른 전압 분배기를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 채널 신호 생성부를 나타내는 회로도이다.
도 11및 12는 본 발명의 일부 실시예들에 따른 ON 신호 생성부를 나타내는 블록도들이다.
도 13은 전압 분배기의 일 실시예를 나타내는 회로도이다.
도 14는 본 발명의 일 실시예에 따른 위상 변환 회로를 구비하는 디밍 회로를 나타내는 도면이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 위상 변환 회로를 나타내는 블록도이다.

도 1을 참조하면, 위상 변환 회로(10)는 ON 신호 생성부(100), OFF 신호 생성부(200), 및 채널 신호 생성부(300)를 포함할 수 있다.

ON 신호 생성부(100)는 펄스 폭 변조 신호(PWM)를 기초로 ON 신호(ON)를 생성한다.

펄스 폭 변조 신호(PWM)는 일정한 주기를 갖는 신호이다. 펄스 폭 변조 신호(PWM)는 주기의 시작점에서 활성화되고, 일정 시간 후에 비활성화되는 신호일 수 있다. 이 때, 한 주기 내에서 활성화된 시간의 비율이 듀티 비(duty ratio)이다. 또한, 펄스 폭 변조 신호(PWM)의 한 주기 내에서 활성화되어 있는 시간을 펄스 폭(pulse duration)이라고 지칭한다. 본 명세서에서 활성화된 상태는 논리 상태 '하이'에 상응하고, 비활성화된 상태는 논리 상태 '로우'에 상응할 수 있다. 그러나 이는 예시적인 것으로 이와 반대일 수 있다.

ON 신호(ON)는 펄스 폭 변조 신호(PWM)의 주기에 대응하여 미리 설정된 위상만큼 변환된 신호일 수 있다. 즉, ON 신호(ON)는 펄스 폭 변조 신호(PWM)에 비해 미리 설정된 시간만큼 지연된 시점에 상승 엣지(rising edge)를 갖는 신호일 수 있다. ON 신호(ON)는 펄스 폭 변조 신호(PWM)의 한 주기가 끝나는 시점에, 비활성화 상태로 초기화되어 하강 엣지를 가질 수 있다.

OFF 신호 생성부(200)는 펄스 폭 변조 신호(PWM) 및 ON 신호(ON)에 기초하여 OFF 신호(OFF)를 제공한다. OFF 신호(OFF)는 펄스 폭 변조 신호(PWM)의 펄스 폭에 상응하는 듀티 피크 신호(DP, 도 3 참조)와 ON 신호(ON)를 비교하여 생성될 수 있다.

채널 신호 생성부(300)는 ON 신호(ON)의 상승 엣지에 응답하여 활성화되고 OFF 신호(OFF)의 상승 엣지에 응답하여 비활성화되는 채널 신호(CH)를 생성할 수 있다. 발광 다이오드가 채널 신호(CH)를 수신하는 경우, ON 신호(ON)에 응답하여 턴-온 되고, OFF 신호(OFF)에 응답하여 턴-오프 될 수 있다.

채널 신호(CH)는 펄스 폭 변조 신호(PWM)가 미리 설정된 위상만큼 변환된 신호, 즉, 펄스 폭 변조 신호(PWM)가 미리 설정된 시간만큼 지연된 신호일 수 있다. 따라서, 채널 신호(CH)의 파형은 펄스 폭 변조 신호(PWM)와 위상을 제외하고는 실질적으로는 동일할 수 있다.

본 발명의 일 실시예에 따른 위상 변환 회로(10)는 펄스 폭 변조 신호(PWM)를 기초로 이와 상이한 위상을 갖는 채널 신호(CH)를 제공할 수 있다. 이 때, 위상 변환 회로(10)는 별도로 OFF 신호 또는 램프 신호를 외부로부터 제공받지 않고서도 간단한 구성으로 구현될 수 있다.

또한, 후술되는 바와 같이, 위상 변환 회로(10)는 하나의 펄스 폭 변조 신호(PWM)만을 수신하여, 서로 상이한 위상들을 가지는 복수의 채널 신호들(CH)을 제공할 수도 있다. 아래에서 3개의 채널 신호들(CH)을 제공하는 위상 변환 회로(10)가 설명되지만, 이는 예시적이며, 채널 신호들(CH)의 수는 필요에 따라 변경될 수 있다는 것을 당업자는 이해할 것이다.

도 2는 본 발명의 일 실시예에 따른 ON 신호 생성부를 나타내는 블록도이다.

도 2를 참조하면, ON 신호 생성부(100a)는 램프 신호 생성기(110), 피크 신호 생성기(120), 전압 분배기(130a), 및 비교부(140a)를 포함할 수 있다.

램프 신호 생성기(110)는 램프 신호(RP)를 생성할 수 있다. 램프 신호(RP)는 펄스 폭 변조 신호(PWM)에 대응하여 펄스 폭 변조 신호(PWM)의 주기마다 선형적으로 증가하는 파형을 가질 수 있다. 즉, 램프 신호(RP)는 톱니파와 같은 파형을 갖는 주기 신호일 수 있으며, 램프 신호(RP)의 주기는 펄스 폭 변조 신호(PWM)의 주기와 동일할 수 있다. 램프 신호(RP)는 피크 신호 생성기(120) 및 비교부(140a)에 제공될 수 있다.

피크 신호 생성기(120)는 피크 신호(PK)를 생성할 수 있다. 피크 신호(PK)는 램프 신호(RP)의 피크 값을 유지하는 신호일 수 있다.

전압 분배기(130a)는 피크 신호(PK)를 수신하고, 피크 신호(PK)의 전압 레벨을 미리 설정된 비율로 분배하여, 피크 신호(PK)에 비례하는 적어도 하나의 피크 분배 신호를 제공할 수 있다. 본 실시예에서, 전압 분배기(130a)는 3개의 피크 분배 신호들(Vpk1, Vpk2, Vpk3)를 제공할 수 있다. 그러나, 피크 분배 신호들(Vpk1, Vpk2, Vpk3)의 수는 본 발명을 한정하지 않는다.

피크 신호(PK)는 특정한 전압 레벨을 가지며, 각각의 피크 분배 신호들(Vpk1, Vpk2, Vpk3)은 피크 신호(PK)의 전압 레벨에 비례하는 전압 레벨 값을 가질 수 있다. 피크 신호(PK)에 대한 피크 분배 신호들(Vpk1, Vpk2, Vpk3)의 비율은 미리 설정되거나, 동작 과정에서 설정될 수 있다. 예를 들어, 제1 피크 분배 신호(Vpk1)는 피크 신호(PK)의 1/4배이고, 제2 피크 분배 신호(Vpk2)는 피크 신호(PK)를 1/2배이고, 제3 피크 분배 신호(Vpk3)는 피크 신호(PK)를 3/4배일 수 있다.

전압 분배기(130a)는 복수의 저항들 또는 트랜지스터들을 포함할 수 있다. 도 2에서는 전압 분배기(130a)를 통하여 제1 내지 제3 피크 분배 신호들(Vpk1, Vpk2, Vpk3)이 제공되는 것으로 도시되었으나, 이에 한정되지 않는다.

비교부(140a)는 적어도 하나의 피크 분배 신호를 수신하고, 피크 분배 신호를 램프 신호(RP)와 비교하여, ON신호를 생성할 수 있다. 본 실시예에서, 비교부(140a)는 제1 내지 제3 피크 분배 신호들(Vpk1, Vpk2, Vpk3)을 수신하고, 제1 내지 제3 피크 분배 신호들(Vpk1, Vpk2, Vpk3)을 램프 신호(RP)와 각각 비교하여 제1 내지 제3 ON 신호들(ON1, ON2, ON3)을 생성할 수 있다.

예를 들어, 램프 신호(RP)가 제1 피크 분배 신호(Vpk1)가 보다 작은 경우, 제1 ON 신호(ON1)는 논리 상태 '로우'에 상응하는 비활성화 상태가 되고, 램프 신호(RP)가 제1 피크 분배 신호(Vpk1)보다 큰 경우, 제1 ON 신호(ON1)는 논리 상태 '하이'에 상응하는 활성화 상태가 된다. 따라서, 펄스 폭 변조 신호(PWM)의 주기마다 선형적으로 증가하는 파형을 갖는 램프 신호(RP)가 제1 피크 분배 신호(Vpk1)보다 커지는 순간에, 제1 ON 신호(ON1)는 상승 엣지를 가질 수 있다.

따라서, 제1 ON 신호(ON1)이 상승 엣지를 갖는 시점은 제1 피크 분배 신호(Vpk1)의 전압 레벨에 의해 결정될 수 있다. 예컨대, 제1 피크 분배 신호(Vpk1)가 피크 신호(PK)의 1/4배로 설정된 경우, 제1 ON 신호(ON1)가 상승 엣지를 갖는 시점은 펄스 폭 변조 신호(PWM)의 주기 시작점으로부터 펄스 폭 변조 신호(PWM)의 주기의 1/4배만큼 경과된 순간일 수 있다.

이와 유사한 방식으로, 제2 및 제3 ON 신호들(ON2, ON3)도 생성될 수 있다. 예를 들면, 제2 피크 분배 신호(Vpk2)가 피크 신호(PK)의 1/2배로 설정된 경우, 제2 ON 신호(ON2)가 상승 엣지를 갖는 시점은 펄스 폭 변조 신호(PWM)의 주기 시작점으로부터 펄스 폭 변조 신호(PWM)의 주기의 1/2배만큼 경과된 순간일 수 있다. 또한, 제3 피크 분배 신호(Vpk3)가 피크 신호(PK)의 3/4배로 설정된 경우, 제3 ON 신호(ON3)가 상승 엣지를 갖는 시점은 펄스 폭 변조 신호(PWM)의 주기 시작점으로부터 펄스 폭 변조 신호(PWM)의 주기의 3/4배만큼 경과된 순간일 수 있다.

여기서, ON 신호들(ON1, ON2, ON3)의 주기들은 ON 신호들(ON1, ON2, ON3)의 상승 엣지들에 의해 정의될 수 있다. 즉, ON 신호(ON1, ON2, ON3)의 주기는 ON 신호(ON1, ON2, ON3)의 상승 엣지에서 다음 상승 엣지까지로 정의될 수 있다. 따라서, ON 신호들(ON1, ON2, ON3)의 주기들은 시간 축 상에서 서로 다르게 위치할 수 있다. 제1 내지 제3 ON 신호들(ON1, ON2, ON3)의 주기들은 시간 축 상에서 미리 결정된 시간만큼 서로 지연되어 위치할 수 있다.

상술한 바와 같이, 비교부(140a)는 전압 분배기(130a)로부터 제공된 피크 분배 신호들(Vpk1, Vpk2, Vpk3), 및 램프 신호 생성기(110)로부터 제공된 램프 신호(RP)을 수신하여, ON 신호들(ON1, ON2, ON3)을 생성하며, 본 발명은 도 2에 도시된 구성으로 한정되지 않는다.

도 3은 본 발명의 일 실시예에 따른 OFF 신호 생성부를 나타내는 블록도이다.

도 3을 참조하면, OFF 신호 생성부(200)는 듀티 신호 생성기(210), 램프 신호 생성기(220) 및 비교부(230)를 포함할 수 있다.

듀티 신호 생성기(210)는 펄스 폭 변조 신호(PWM)를 기초로, 듀티 램프 신호(DRP, 도 4 참조)를 생성할 수 있으며, 다시, 듀티 램프 신호(DRP)를 기초로 듀티 피크 신호(DP)를 생성할 수 있다.

듀티 램프 신호(DRP)는 펄스 폭 변조 신호(PWM)에 상응하여, 펄스 폭 변조 신호(PWM)가 논리 상태 '하이'에 상응하는 시간, 즉, 펄스 폭 동안에 선형적으로 증가하고, 펄스 폭 변조 신호(PWM)가 논리 상태 '로우'에 상응하는 시간 동안에는 접지 전압의 전압 파형을 갖는 신호일 수 있다. 듀티 피크 신호(DP)는 듀티 램프 신호(DRP)의 피크값을 유지하는 신호일 수 있다. 따라서, 듀티 피크 신호(DP)는 펄스 폭 변조 신호(PWM)의 듀티 비에 비례하는 신호일 수 있다. 즉, 펄스 폭 변조 신호(PWM)의 듀티 비가 커질수록, 듀티 피크 신호(DP)의 전압 레벨도 증가할 수 있다.

램프 신호 생성기(220)는 ON 신호를 기초로, 적어도 하나의 ON 램프 신호를 생성할 수 있다. 본 실시예에서, 램프 신호 생성기(220)는 3개의 ON 신호들(ON1, ON2, ON3)을 수신하여, 3개의 ON 램프 신호들(ORP1, ORP2, ORP3)을 생성할 수 있다. ON 램프 신호들(ORP1, ORP2, ORP3)의 개수는 ON 신호들(ON1, ON2, ON3)의 개수와 동일한 개수일 수 있다. 그러나, ON 신호들(ON1, ON2, ON3)의 개수 및 ON 램프 신호들(ORP1, ORP2, OPR3)의 개수는 본 발명을 한정하지 않는다.

ON 램프 신호들(ORP1, ORP2, ORP3)은 각각 대응하는 ON 신호들(ON1, ON2, ON3)의 주기마다 선형적으로 증가하는 신호들일 수 있다. ON 램프 신호들(ORP1, ORP2, ORP3)은 대응하는 ON 신호들(ON1, ON2, ON3)의 주기와 동일한 주기를 갖는 주기 함수이며, 각 주기마다 선형적으로 증가하는 전압 파형을 갖질 수 있다. 즉, ON 램프 신호들(OPR1, OPR2, OPR3)는 톱니파와 같은 파형을 가질 수 있다. 따라서, 제1 내지 제3 ON 램프 신호들(ORP1, ORP2, ORP3)의 주기들은 시간 축 상에서 미리 결정된 시간만큼 서로 지연되어 위치할 수 있다.

도 3의 램프 신호 생성기(220)는 도 2의 램프 신호 생성기(110)와 실질적으로 동일한 구성을 가질 수 있다. 다만, 도 3의 램프 신호 생성기(220)는 ON 신호들(ON1, ON2, ON3)을 입력 받지만, 도 2의 램프 신호 생성기(110)는 펄스 폭 변조 신호(PWM)를 입력 받는다는 점이 상이하다. 따라서, 제1 내지 제3 ON 램프 신호들(ORP1, ORP2, ORP3)은 램프 신호(RP)가 각각 미리 설정된 위상들만큼 변환된 신호들일 수 있다. 예컨대, 제1 ON 램프 신호(ORP1)는 램프 신호(RP)가 π/2만큼 변환된 신호일 수 있으며, 제2 ON 램프 신호(ORP2)는 램프 신호(RP)가 π만큼 변환된 신호일 수 있으며, 제3 ON 램프 신호(ORP1)는 램프 신호(RP)가 3π/2만큼 변환된 신호일 수 있다.

비교부(230)는 듀티 피크 신호(DP)와 ON 램프 신호를 비교하여 적어도 하나의 OFF 신호를 제공할 수 있다. 본 실시예에서, 비교부(230)는 듀티 피크 신호(DP)와 3개의 ON 램프 신호들(ORP1, ORP2, ORP3)를 비교하여 3개의 OFF 신호들(OFF1, OFF2, OFF3)을 제공할 수 있다. 그러나, OFF 신호들(OFF1, OFF2, OFF3)의 개수는 본 발명을 한정하지 않는다.

OFF 신호들(OFF1, OFF2, OFF3)는 각각 대응하는 ON 신호들(ON1, ON2, ON3)의 상승 엣지들로부터 펄스 폭 변조 신호(PWM)의 펄스 폭이 경과한 순간에 상승 엣지들을 가질 수 있다.

도 4는 본 발명의 일 실시예에 따른 듀티 신호 생성기를 나타내는 블록도이다.

도 4를 참조하면, 듀티 신호 생성기(210)는 듀티 램프 신호 생성기(211) 및 듀티 피크 신호 생성기(213)를 포함할 수 있다.

듀티 램프 신호 생성기(211)는 펄스 폭 변조 신호(PWM)를 기초로, 듀티 램프 신호(DRP)를 생성할 수 있다. 듀티 램프 신호(DRP)는 펄스 폭 변조 신호(PWM)의 펄스 폭 동안에 선형적으로 증가하는 전압 레벨을 갖고, 펄스 폭 변조 신호(PWM)가 비활성화 상태인 동안에는 접지 전압의 전압 레벨을 가질 수 있다. 듀티 램프 신호 생성기(211)는 도 1의 램프 신호 생성기(110)의 일부와 유사한 구성을 가질 수 있다.

듀티 피크 신호 생성기(213)는 듀티 램프 신호(DRP)를 기초로, 듀티 피크 신호(DP)를 생성할 수 있다. 듀티 피크 신호(DP)는 듀티 램프 신호(DP)의 최초 주기 동안에는 선형적으로 증가하고, 듀티 램프 신호(DP)가 피크 값에 이르렀을 때, 상기 피크 값을 유지하는 신호일 수 있다. 듀티 피크 신호 생성기(213)는 도 1의 피크 신호 생성기(120)와 실질적으로 동일한 구성을 가질 수 있다.

도 5는 본 발명의 일 실시예에 따른 위상 변환 회로의 동작을 설명하기 위한 파형도이다.

도 1내지 5를 참조하여, 본 발명의 일 실시예에 따른 위상 변환 회로의 동작을 설명하도록 한다.

각각의 파형도에서 각 신호의 형태는 전압 레벨에 상응할 수 있다. 본 명세서에서는 신호의 레벨과 전압 레벨이 실질적으로 동일한 개념으로 사용될 수 있다.

펄스 폭 변조 신호(PWM)는 t1에서 논리 상태 '로우'에서 논리 상태 '하이'로 천이하고, t3에서 논리 상태 '하이'에서 논리 상태 '로우'로 천이한다. 펄스 폭 변조 신호(PWM)는 t1에서부터 t5까지의 주기를 가지며, t1에서부터 t3까지의 펄스 폭을 갖는다. 도 5에서는 펄스 폭 변조 신호(PWM)가 일정한 듀티 비(duty ratio)를 가지는 것으로 도시되었으나, 이에 한정되지 않으며, 펄스 폭 변조 신호(PWM)의 듀티 비(duty ratio)는 시간에 따라 달라질 수 있다. 위상 변환 회로(10)가 후술할 디밍 회로(dimming circuit)에 적용되는 경우, 발광 다이오드들의 밝기는 펄스 폭 변조 신호(PWM)의 듀티 비에 기초하여 조절될 수 있다.

아래에서, 본 발명의 명확한 이해를 위해, 펄스 폭 변조 신호(PWM)는 50%의 듀티 비를 일정하게 갖는 것으로 가정한다. 또한, 또한, t1 내지 t10은 모두 일정한 시간 간격을 갖는 것으로 가정한다.

펄스 폭 변조 신호(PWM)에 기초하여 t1에서부터 t5까지 선형적으로 증가하는 램프 신호(RP)가 생성된다. 램프 신호(RP)는 t5에서 초기화됨에 따라 하강 엣지를 갖는다. 이후, 램프 신호(RP)는 t5에서부터 t9까지 선형적으로 증가하고, t9에서 하강 엣지를 갖는 것을 반복한다. 램프 신호(RP)는 펄스 폭 변조 신호(PWM)와 동일한 주기를 갖는 주기 신호이다. 램프 신호(RP)는 t5 및 t9에서 피크 값(pk)을 갖는다. 램프 신호(RP)의 피크 값(pk)은 펄스 폭 변조 신호(PWM)의 주기에 비례할 수 있다.

피크 신호(PK)는 램프 신호(RP)의 피크 값(pk)을 유지하는 신호이다. 피크 신호(PK)는 t1에서 t5까지는 선형적으로 증가하지만, t5이후에는 피크 값(pk)을 갖는다. 피크 신호(PK)의 피크 값(pk)은 펄스 폭 변조 신호(PWM)의 주기에 비례할 수 있다.

제1 내지 제3 피크 분배 신호들(Vpk1, Vpk2, Vpk3)은 각각 피크 신호(PK)를 1/4배, 2/4배, 및 3/4 배한 신호들이다. 제1 내지 제3 피크 분배 신호들(Vpk1, Vpk2, Vpk3)은 피크 신호(PK)와 마찬가지로 t1에서 t5까지는 선형적으로 증가하지만, t5이후에는 각각 일정한 전압 레벨 값들(vpk1, vpk2, vpk3)을 갖는다. 본 발명의 용이한 이해를 위해서, 아래의 설명에서, 제1 내지 제3 피크 분배 신호들(Vpk1, Vpk2, Vpk3)은 각각 모든 시간에서, 즉, t1 내지 t5에서도, 일정한 전압 레벨 값들(vpk1, vpk2, vpk3)을 갖는 것으로 가정한다.

제1 ON 신호(ON1)는 램프 신호(RP)와 제1 피크 분배 신호(Vpk1)의 전압 레벨 값(vpk1)을 비교하여, 램프 신호(RP)가 더 커질 때, 논리 상태 '하이'에 상응하는 값을 갖는다. 따라서, 제1 ON 신호(ON1)는 t2점에서 상승 엣지를 가질 수 있다. 또한, 이와 유사한 방식으로 제1 ON 신호(ON1)는 t6에서 상승 엣지를 가질 수 있다. 제1 ON 신호(ON1)가 상승 엣지를 갖는 시점인 t2은 펄스 폭 변조 신호(PWM)가 상승 엣지를 갖는 시점인 t1에서 π/2만큼 변환된 시점이다.

제2 ON 신호(ON2)는 램프 신호(RP)와 제2 피크 분배 신호(Vpk2)의 전압 레벨 값(vpk2)을 비교하여, 램프 신호(RP)가 더 커질 때, 논리 상태 '하이'에 상응하는 값을 갖는다. 제2 피크 분배 신호(Vpk2)의 전압 레벨 값(vpk2)은 제1 피크 분배 신호(Vpk2)의 전압 레벨 값(vpk1)보다 크기 때문에 제2 ON 신호(ON2)는 제1 ON 신호(ON1)보다 늦은 t3에서 상승 엣지를 가질 수 있다. t3은 펄스 폭 변조 신호(PWM)가 상승 엣지를 갖는 시점인 t1에서 π만큼 변환된 시점이다.

제3 ON 신호(ON3)는 램프 신호(RP)와 제3 피크 분배 신호(Vpk3)의 전압 레벨 값(vpk3)을 비교하여, 램프 신호(RP)가 더 커질 때, 즉, t4에서 상승 엣지를 갖는다. t4는 펄스 폭 변조 신호(PWM)가 상승 엣지를 갖는 시점인 t1에서 3π/4만큼 변환된 시점이다.

따라서, 제1 내지 제3 ON 신호들(ON1, ON2, ON3)은 각각 피크 신호(PK)에 대한 제1 내지 제3 피크 분배 신호들(Vpk1, Vpk2, Vpk3)의 비율에 비례하여 위상이 변환된 시점에서 상승 엣지를 가질 수 있다. 램프 신호(RP)는 펄스 폭 변조 신호(PWM)의 매 주기가 끝날 때마다 초기화되므로, 이에 상응하여, 제1 내지 제3 ON 신호들(ON1, ON2, ON3)도 펄스 폭 변조 신호(PWM)의 매 주기가 끝날 때마다 함께 초기화되어, 하강 엣지를 가질 수 있다.

듀티 신호 생성기(210)는 펄스 폭 변조 신호(PWM)가 논리 상태 '하이'에 상응하는 시간 동안에 선형적으로 증가하는 듀티 램프 신호(DRP, 점선)를 생성하고, 듀티 램프 신호(DRP)의 최대 값(dpk)을 유지하는 듀티 피크 신호(DP)를 생성한다. 도 4에서 펄스 폭 변조 신호(PWM)는 1/2의 듀티 비를 가지기 때문에 듀티 피크 신호(DP)의 최대 값(dpk)은 피크 신호(PK)의 최대 값(pk)의 1/2일 수 있다. 듀티 피크 신호(DP)의 최대 값(dpk)은 펄스 폭 변조 신호(PWM)의 듀티 비에 비례한다. 다만, 펄스 폭 변조 신호(PWM)의 듀티 비가 변하는 경우에는, 상기 듀티 비가 변할 때마다, 듀티 신호 생성기(210)는 리프레시 될 수 있다. 리프레시된 듀티 신호 생성기(210)는 변화된 듀티 비에 상응하는 최대 값(dpk)을 갖는 새로운 듀티 피크 신호(DP)를 생성할 수 있다.

제1 ON 램프 신호(ORP1)는 제1 ON 신호(ON1)의 상승 엣지에 응답하여 선형적으로 증가하기 시작하는 주기 신호일 수 있다. 제1 내지 제3 ON 램프 신호들(ORP1, ORP2, ORP3)은 각각 제1 내지 제3 ON 신호들(ON1, ON2, ON3)의 상승 엣지에 응답하여 선형적으로 증가하고, 다음 상승 엣지에 응답하여 초기화된 후 다시 선형적으로 증가하는 것을 반복하는 주기 신호들이다. 제1 내지 제3 ON 램프 신호들(ORP1, ORP2, ORP3)은 펄스 폭 변조 신호(PWM)에 기초하여 램프 신호(RP)가 생성되는 것과 실질적으로 동일한 방식으로 생성될 수 있다.

제1 OFF 신호(OFF1)는 제1 ON 램프 신호(ORP1)와 듀티 피크 신호(DP)의 최대 값(dpk)을 비교하여, 제1 ON 램프 신호(ORP1)가 듀티 피크 신호(DP)의 최대 값(dpk) 보다 클 때, 논리 상태 '하이'에 상응하는 값을 가질 수 있다. 따라서 제1 OFF 신호(OFF1)는 t4에서 상승 엣지를 가질 수 있다. 제1 OFF 신호(OFF1)가 상승 엣지를 갖는 시점인 t4는, 제1 ON 신호(ON1)가 상승 엣지를 갖는 시점인 t2로부터, 펄스 폭 변조 신호(PWM)의 펄스 폭, 즉 (t3-t1)에 상응하는 시간인 (t4-t2)이 경과한 시점에 대응된다. 또한 제1 OFF 신호(OFF1)는 제1 ON 램프 신호(ORP1)가 하강 엣지를 갖는 시점인 t6에서 논리 상태 '하이'에서 논리 상태 '로우'로 천이한다. 그 후, 펄스 폭 변조 신호(PWM)의 펄스 폭에 상응하는 시간이 경과한 t8에서 다시 상승 엣지를 가진다.

제2 OFF 신호(OFF2)는 제2 ON 램프 신호(ORP2)와 듀티 피크 신호(DP)의 최대 값(dpk)을 비교하여, 제2 ON 램프 신호(ORP2)가 듀티 피크 신호(DP)의 최대 값(dpk) 보다 클 때, 즉, t5에서, 논리 상태 '하이'에 상응하는 값을 가질 수 있다. t5는 제2 ON 신호(ON2)가 상승 엣지를 갖는 시점인 t3로부터, 펄스 폭 변조 신호(PWM)의 펄스 폭에 상응하는 시간인 (t5-t3)이 경과한 시점에 대응된다. 이 후, 제2 OFF 신호(OFF2)는 제2 ON 램프 신호(ORP2)가 하강 엣지를 갖는 시점인 t7에서 논리 상태 '하이'에서 논리 상태 '로우'로 천이함으로써 한 주기가 끝난다.

제3 OFF 신호(OFF3)는 제3 ON 램프 신호(ORP3)와 듀티 피크 신호(DP)의 최대 값(dpk)을 비교하여, 제3 ON 램프 신호(ORP2)가 듀티 피크 신호(DP)의 최대 값(dpk) 보다 클 때, 즉, t6에서, 상승 엣지를 갖는다. t6는 제3 ON 신호(ON3)가 상승 엣지를 갖는 시점인 t4로부터, 펄스 폭 변조 신호(PWM)의 펄스 폭에 상응하는 시간인 (t6-t4)이 경과한 시점에 대응된다.

제1 내지 제3 OFF 신호들(OFF1, OFF2, OFF3)은 각각 제1 내지 제3 ON 신호들(ON1, ON2, ON3)의 상승 엣지에서부터 펄스 폭 변조 신호(PWM)의 펄스 폭이 경과한 이후에 상승 엣지를 갖는다.

제1 채널 신호(CH1)는 제1 ON 신호(ON1)의 상승 엣지에 응답하여 논리 상태 '로우'에서 논리 상태 '하이'로 천이하고, 제1 OFF 신호(OFF1)의 상승 엣지에 응답하여 논리 상태 '하이'에서 논리 상태 '로우'로 천이한다. 따라서 제1 채널 신호(CH1)는 펄스 폭 변조 신호(PWM)를 미리 설정된 위상만큼 지연한 신호에 상응할 수 있다. 예를 들어, 제1 채널 신호(CH1)는 펄스 폭 변조 신호(PWM)를 (t2-t1)시간 만큼 지연시킨 신호에 상응하며, 결론적으로 π/2만큼 위상이 변환된 신호에 상응할 수 있다.

제2 채널 신호(CH2)는 제2 ON 신호(ON2)의 상승 엣지에 응답하여 논리 상태 '로우'에서 논리 상태 '하이'로 천이하고, 제2 OFF 신호(OFF2)의 상승 엣지에 응답하여 논리 상태 '하이'에서 논리 상태 '로우'로 천이한다. 제2 채널 신호(CH2)는 펄스 폭 변조 신호(PWM)를 π만큼 변환된 신호에 상응할 수 있다.

제3 채널 신호(CH3)는 제3 ON 신호(ON3)의 상승 엣지에 응답하여 논리 상태 '로우'에서 논리 상태 '하이'로 천이하고, 제3 OFF 신호(OFF3)의 상승 엣지에 응답하여 논리 상태 '하이'에서 논리 상태 '로우'로 천이한다. 제3 채널 신호(CH3)는 펄스 폭 변조 신호(PWM)를 3π/2만큼 변환된 신호에 상응할 수 있다.

따라서 본 발명의 일 실시예에 따른 위상 변환 회로는 하나의 펄스 폭 변조 신호(PWM)에 기초하여 상이한 위상을 가지는 복수의 채널 신호들(CH1, CH2, CH3)을 생성할 수 있다. 펄스 폭 변조 신호(PWM) 외에 외부에서 입력되는 신호가 없으므로, 추가적인 핀(pin)을 필요로 하지 않으며, 간단한 구성으로 위상 변환 회로가 구현될 수 있다.

도 6은 본 발명의 일 실시예에 따른 램프 신호 생성기를 나타내는 회로도이다.

램프 신호 생성기(110)는 제1 램프 신호부(114), 제2 램프 신호부(116), 및 합산기(115)를 포함할 수 있다.

제1 램프 신호부(114)는 펄스 폭 변조 신호(PWM)를 수신하여 제1 램프 신호(RP1)를 제공하고, 제2 램프 신호부(116)는 펄스 폭 변조 신호(PWM)의 반전 신호인 상보 펄스 폭 변조 신호(/PWM)를 수신하여 제2 램프 신호(RP2)를 제공한다.

합산기(115)는 제1 램프 신호(RP1) 및 제2 램프 신호(RP2)를 합산하여 램프 신호(RP)를 제공한다.

제1 램프 신호부(114) 및 제2 램프 신호부(116)는 실질적으로 동일한 구조를 가질 수 있다. 이하에서는 제1 램프 신호부(114)에 대해서만 설명하도록 하고 이와 실질적으로 동일한 제2 램프 신호부(116)의 구성에 대한 자세한 설명은 생략하도록 한다.

제1 램프 신호부(114)는 제1 플립 플롭(flip flop, 111a), 및 제1 캐패시터(C1)를 포함할 수 있다. 실시예에 따라, 제1 램프 신호부(114)는 제1 안정화기, 전류 미러, 및 방전 트랜지스터를 더 포함할 수 있다.

제1 플립 플롭(111a)은 펄스 폭 변조 신호(PWM)를 수신하여, 펄스 폭 변조 신호(PWM)의 매 주기마다 토글링됨으로써, 변형 펄스 폭 변조 신호(mPWM)를 제공할 수 있다. 변형 펄스 폭 변조 신호(mPWM)는 펄스 폭 변조 신호(PWM)의 주기보다 2배 긴 주기를 가질 수 있으며, 펄스 폭 변조 신호(PWM)의 매 주기마다 반전되므로 50%의 듀티비를 가질 수 있다.

제1 증폭기(112a) 및 제1 트랜지스터(MN1)는 제1 안정화기를 구성할 수 있다. 제1 증폭기(112a)는 변형 펄스 폭 변조 신호(mPWM)를 수신하는 비반전 단자 및 제1 노드(ND1)와 연결된 반전 단자를 포함할 수 있으며, 출력 단자는 제1 트랜지스터(MN1)의 게이트와 연결될 수 있다.

제1 트랜지스터(MN1)는 제1 노드(ND1)와 연결된 제1 단자 및 제2 노드(ND2)와 연결된 제2 단자를 포함할 수 있다.

제1 증폭기(112a)의 비반전 단자와 반전 단자는 서로 절연되지만 서로 동일한 전압 레벨을 갖는다. 따라서 제1 노드(ND1)은 변형 펄스 폭 변조 신호(mPWM)와 실질적으로 동일한 전압 레벨을 갖는다.

변형 펄스 폭 변조 신호(mPWM)가 논리 상태 '로우'에서 논리 상태 '하이'로 천이하는 경우, 제1 트랜지스터(MN1)은 턴-온 되고, 그에 따라 제1 노드(ND1)와 제2 노드(ND2)가 전기적으로 단락되면서, 제1 노드(ND1)의 전압 레벨은 상승한다. 제1 증폭기(112a) 및 제1 트랜지스터(MN1)은 피드백 회로를 구성하기 때문에, 제1 노드(ND1)의 전압 레벨이 변형 펄스 폭 변조 신호(mPWM)보다 높아질 수는 없다. 따라서, 제1 노드(ND1)의 전압 레벨은 변형 펄스 폭 변조 신호(mPWM)가 논리 상태 '하이'일 때의 전압 레벨과 동일해진다.

다시, 변형 펄스 폭 변조 신호(mPWM)가 논리 상태 '하이'에서 논리 상태 '로우'로 천이하는 경우, 제1 트랜지스터(MN1)은 턴-오프 되고, 그에 따라 제1 노드(ND1)와 제2 노드(ND2)가 전기적으로 개방된다. 그에 의해, 제1 노드(ND1)를 플로팅되어 제1 노드(ND1)의 전압 레벨은 접지 전압으로 떨어진다. 이러한 전압 레벨은 변형 펄스 폭 변조 신호(mPWM)가 논리 상태 '로우'일 때의 전압 레벨과 동일하다.

제1 노드(ND1)와 접지 전압(GND) 사이에는 제1 저항(R1)이 연결될 수 있다. 제1 노드(ND1)의 전압 레벨은 변형 펄스 폭 변조 신호(mPWM)와 실질적으로 동일하므로, 제1 저항(R1)에 흐르는 전류(Ir1)도 역시 변형 펄스 폭 변조 신호(mPWM)와 실질적으로 동일한 파형을 갖는다.

제2 트랜지스터(MN2)와 제3 트랜지스터(MN3)는 전류 미러를 구성할 수 있다. 제2 트랜지스터(MN2)는 제2 노드(ND2)와 전원 전압(VDD) 사이에 연결될 수 있으며, 제3 트랜지스터(MN3)은 제3 노드(ND3)와 전원 전압 사이에 연결될 수 있다. 제2 트랜지스터(MN2)의 게이트는 제2 노드(ND2)에 연결되어, 다이오드-연결된(diode-connected) 트랜지스터의 구조를 가질 수 있으며, 제3 트랜지스터(MN3)의 게이트와 제2 트랜지스터(MN2)의 게이트가 서로 연결되어, 전류 미러(mirror) 구조가 형성될 수 있다. 본 실시예에서, 제2 트랜지스터(MN2)와 제3 트랜지스터(MN3)가 MOS 트랜지스터인 것으로 도시되어 있지만, 본 발명은 이로 한정되지 않는다.

따라서, 제1 트랜지스터(MN1)이 턴-온 되는 경우, 제1 저항(R1)에 흐르는 전류(Ir1)에 상응하는 전류(Ic1)가 제3 노드(ND3)에 흐를 수 있다. 제2 트랜지스터(MN2)와 제3 트랜지스터(MN3)가 실질적으로 동일한 파라미터를 갖는 경우, 제1 저항(R1)에 흐르는 전류(Ir1)는 제3 노드(ND3)에 흐르는 전류(Ic1)와 실질적으로 동일할 수 있다. 따라서, 제3 노드(ND3)에 흐르는 전류(Ic1)도 변형 펄스 폭 변조 신호(mPWM)와 실질적으로 동일한 파형을 갖는다.

제3 노드(ND3)와 접지 전압(GND) 사이에 제1 캐패시터(C1)이 연결될 수 있다. 또한, 제4 트랜지스터(MN4)는 제1 캐패시터(C1)와 병렬로 연결되어, 제3 노드(ND3)와 접지 전압(GND) 사이에 배치될 수 있다. 제4 트랜지스터(MN4)의 게이트에는 변형 펄스 폭 변조 신호(mPWM)가 반전된 상보 변형 펄스 폭 변조 신호(/mPWM)가 입력된다. 상보 변형 펄스 폭 변조 신호(/mPWM)는 변형 펄스 폭 변조 신호(mPWM)가 제1 인버터(113a)에 의하여 반전된 것일 수 있다. 제4 트랜지스터(MN4)는 제1 캐패시터(C1)를 방전시키기 위한 방전 트랜지스터로 기능할 수 있다.

제4 트랜지스터(MN4)가 턴-오프된 경우, 제3 노드(ND3)에 흐르는 전류(Ic1)는 제1 캐패시터(C1)에 충전된다. 즉, 변형 펄스 폭 변조 신호(mPWM)가 논리 상태 '하이'에 상응하는 값을 갖는 동안에는, 제4 트랜지스터(MN4)가 턴-오프되며, 전류(Ic1)는 일정한 값을 갖는다. 제1 캐패시터(C1)에 일정한 전류(Ic1)가 충전됨에 따라, 제1 캐패시터(C1)의 양단의 전압, 즉, 제3 노드(ND3)의 전압 레벨은 선형적으로 증가하게 된다.

변형 펄스 폭 변조 신호(mPWM)가 논리 상태 '로우'에 상응하는 값을 갖는 동안에는, 상보 변형 펄스 폭 변조 신호(/mPWM)가 논리 상태 '하이'에 상응하는 값을 가질 것이며, 제4 트랜지스터(MN4)는 턴-온된다. 그에 따라, 제1 캐패시터(C1)에 충전된 전하들은 순간적으로 제4 트랜지스터(MN4)를 통해 방전된다. 따라서, 제3 노드(ND3)의 전압 레벨은 접지 전압(GND)와 동일하게 된다.

따라서, 제3 노드(ND3)의 전압 레벨은 변형 펄스 폭 변조 신호(mPWM)가 논리 상태 '하이'에 상응하는 값을 갖는 동안에는 선형적으로 증가하며, 변형 펄스 폭 변조 신호(mPWM)가 논리 상태 '로우'에 상응하는 값을 갖는 동안에는 접지 전압(GND)와 동일하게 된다. 이러한 제3 노드(ND3)의 전압 레벨은 제1 램프 신호(RP1)로서 합산기(115)에 제공된다.

유사한 방식으로, 제2 램프 신호부(116)는 제2 플립 플롭(flip flop, 111b), 및 제2 캐패시터(C2)를 포함할 수 있다. 실시예에 따라, 제2 램프 신호부(116)는 제2 안정화기, 전류 미러, 및 방전 트랜지스터를 더 포함할 수 있다.

제2 플립 플롭(111b)은 펄스 폭 변조 신호(PWM)가 제3 인버터(117)에 의해 반전된 상보 펄스 폭 변조 신호(/PMW)를 수신하여, 상보 펄스 폭 변조 신호(/PMW)의 매 주기마다 토글링됨으로써, 상보 변형 펄스 폭 변조 신호(/mPWM)를 제공할 수 있다. 대안적으로, 상보 변형 펄스 폭 변조 신호(/mPWM)는 제1 램프 신호부(114)의 제1 인버터(113a)에 의해 제공될 수 있다.

제2 증폭기(112b) 및 제5 트랜지스터(MN5)는 제2 안정화기를 구성할 수 있다. 제2 증폭기(112b)는 상보 변형 펄스 폭 변조 신호(/mPWM)를 수신하는 비반전 단자 및 제4 노드(ND4)와 연결된 반전 단자를 포함할 수 있으며, 출력 단자는 제5 트랜지스터(MN5)의 게이트와 연결될 수 있다. 제5 트랜지스터(MN5)는 제4 노드(ND4)와 제5 노드(ND5) 사이에 연결될 수 있다. 제2 안정화기에 의해, 제4 노드(ND4)는 상보 변형 펄스 폭 변조 신호(/mPWM)와 실질적으로 동일한 전압 레벨을 갖는다.

제4 노드(ND4)와 접지 전압(GND) 사이에는 제2 저항(R2)이 연결될 수 있다. 제2 저항(R2)는 제1 저항(R1)과 동일한 저항값을 가질 수 있다. 제2 노드(ND2)의 전압 레벨은 상보 변형 펄스 폭 변조 신호(/mPWM)와 실질적으로 동일하므로, 제2 저항(R2)에 흐르는 전류(Ir2)도 역시 상보 변형 펄스 폭 변조 신호(/mPWM)와 실질적으로 동일한 파형을 갖는다.

제6 트랜지스터(MN6)와 제7 트랜지스터(MN7)는 전류 미러를 구성할 수 있다. 제6 트랜지스터(MN6)는 제5 노드(ND5)와 전원 전압(VDD) 사이에 연결될 수 있으며, 제7 트랜지스터(MN7)은 제6 노드(ND6)와 전원 전압 사이에 연결될 수 있다. 제6 트랜지스터(MN6)의 게이트와 제7 트랜지스터(MN7)의 게이트는 모두 제2 노드(ND2)에 연결될 수 있다. 따라서, 제5 트랜지스터(MN5)이 턴-온 되는 경우, 제2 저항(R2)에 흐르는 전류(Ir2)에 상응하는 전류(Ic2)가 제6 노드(ND6)에 흐를 수 있다. 따라서, 제6 노드(ND6)에 흐르는 전류(Ic2)도 상보 변형 펄스 폭 변조 신호(/mPWM)와 실질적으로 동일한 파형을 갖는다.

제6 노드(ND6)와 접지 전압(GND) 사이에 제2 캐패시터(C2)이 연결될 수 있다. 또한, 제8 트랜지스터(MN8)는 제2 캐패시터(C2)와 병렬로 연결되어, 제6 노드(ND6)와 접지 전압(GND) 사이에 배치될 수 있다. 제8 트랜지스터(MN8)의 게이트에는 변형 펄스 폭 변조 신호(mPWM)가 입력된다. 변형 펄스 폭 변조 신호(mPWM)는 제2 플립 플롭(111b)에 의해 제공되는 상보 변형 펄스 폭 변조 신호(/mPWM)가 제2 인버터(113b)에 의하여 반전된 것일 수 있다. 대안적으로, 변형 펄스 폭 변조 신호(mPWM)는 제1 램프 신호부(114)의 제1 플립 플롭(111a)에 의해 제공될 수 있다. 제8 트랜지스터(MN8)는 제2 캐패시터(C2)를 방전시키기 위한 방전 트랜지스터로 기능할 수 있다.

제8 트랜지스터(MN8)가 턴-오프된 경우, 제6 노드(ND6)에 흐르는 전류(Ic2)는 제2 캐패시터(C2)에 충전된다. 또한, 제8 트랜지스터(MN8)가 턴-온된 경우, 제2 캐패시터(C2)는 방전된다. 제2 캐패시터(C2)는 제1 캐패시터(C1)과 동일한 캐패시턴스를 가질 수 있다. 따라서, 제6 노드(ND6)의 전압 레벨은 상보 변형 펄스 폭 변조 신호(/mPWM)가 논리 상태 '하이'에 상응하는 값을 갖는 동안에는 선형적으로 증가하며, 상보 변형 펄스 폭 변조 신호(/mPWM)가 논리 상태 '로우'에 상응하는 값을 갖는 동안에는 접지 전압(GND)와 동일하게 된다. 이러한 제6 노드(ND6)의 전압 레벨은 제2 램프 신호(RP2)로서 합산기(115)에 제공된다.

합산기(115)는 제1 램프 신호(RP1)과 제2 램프 신호(RP2)를 합산하여, 램프 신호(RP)를 제공한다. 변형 펄스 폭 변조 신호(mPWM)가 논리 상태 '하이'에 상응하는 값을 갖는 동안에는, 제1 램프 신호(RP1)가 선형적으로 증가하고, 변형 펄스 폭 변조 신호(mPWM)가 논리 상태 '로우'에 상응하는 값을 갖는 동안에는, 제2 램프 신호(RP2)가 선형적으로 증가하므로, 램프 신호(RP)는 펄스 폭 변조 신호(PWM)의 주기마다 선형적으로 증가하다가 접지 전압(GND)으로 떨어지는 것을 반복하는 톱니파(sawtooth wave)의 형태를 갖는다.

합산기(115)는 제1 램프 신호(RP1) 및 제2 램프 신호(RP2)를 수신하여 램프 신호(RP)를 제공할 수 있다.

도 4의 듀티 램프 신호 생성기(211)는 제1 또는 제2 램프 신호부(114, 116) 중 제1 또는 제2 플립 플롭(111a, 111b)을 제외한 부분과 실질적으로 동일한 구성을 가질 수 있다. 즉, 제1 램프 신호부(114)에서 펄스 폭 변조 신호(PWM)가 제1 플립 플롭(111a)을 거치지 않고 직접 제1 증폭기(112a)의 비반전 단자에 입력되면, 제3 노드(ND3)에서 듀티 램프 신호(DRP)가 생성된다. 상술한 바와 같이, 듀티 랩프 신호(DRP)의 전압 레벨은 펄스 폭 변조 신호(PWM)가 논리 상태 '하이'에 상응하는 값을 갖는 동안에는 선형적으로 증가하며, 펄스 폭 변조 신호(PWM)가 논리 상태 '로우'에 상응하는 값을 갖는 동안에는 접지 전압(GND)와 동일하게 된다. 본 기술분야의 당업자는 위의 설명으로부터 듀티 램프 신호(DRP)가 생성되는 원리를 이해할 수 있을 것이다.

도 7은 본 발명의 일 실시예에 따른 피크 신호 생성기를 나타내는 회로도이다.

도 6과 함께, 도 7을 참조하면, 피크 신호 생성기는 제9 및 제10 트랜지스터들(MN9, MN10) 및 제3 캐패시터(C3)를 포함할 수 있다.

제9 트랜지스터(MN9)는 전원 전압(VDD)과 제7 노드(ND7) 사이에 연결되며, 제9 트랜지스터(MN9)의 게이트는 제2 노드(ND2)에 연결되어, 제2 트랜지스터(MN2)와 함께 전류 미러를 구성할 수 있다. 따라서, 제1 트랜지스터(MN1)가 턴-온된 경우, 제1 저항(R1)에 흐르는 전류(Ir1)에 상응하는 전류(Ic3)가 제7 노드(ND7)에 흐르게 된다.

제10 트랜지스터(MN10)는 제7 노드(ND7)와 제8 노드(ND8) 사이에 연결된다. 제10 트랜지스터(MN10)의 게이트에는 변형 펄스 폭 변조 신호(mPWM)의 최초 주기를 샘플링한 피크 활성화 신호(PEN)가 입력된다. 피크 활성화 신호(PEN)은 펄스 폭 변조 신호(PWM)의 최초 한 주기 동안만 논리 상태 '하이'에 상응하는 값을 갖는 신호이다. 따라서, 제10 트랜지스터(MN10)는 펄스 폭 변조 신호(PWM)의 최초 주기 동안만 턴-온된다.

제8 노드(ND8)과 접지 전압(GND) 사이에 제3 캐패시터(C3)가 연결된다. 제10 트랜지스터(MN10)는 펄스 폭 변조 신호(PWM)의 최초 주기 동안만 턴-온되므로, 제3 캐패시터(C3)에는 펄스 폭 변조 신호(PWM)의 최초 주기 동안만 전류(Ic3)가 충전된다. 제3 캐패시터(C3)는 제1 캐패시터(C1)과 동일한 캐패시턴스를 가질 수 있다. 따라서, 펄스 폭 변조 신호(PWM)의 최초 주기 동안에는, 전류(Ic3)는 전류(Ic1)과 실질적으로 상응하며, 결과적으로, 제3 캐패시터(C3)에 충전되는 전하량은 제1 캐패시터(C1)에 충전되는 전하량과 실질적으로 상응할 수 있다. 그러나, 펄스 폭 변조 신호(PWM)의 최초 주기 후에는, 제10 트랜지스터(MN10)가 턴-오프되므로, 제3 캐패시터(C3)는 더 이상 방전되거나 충전되지 않는다. 따라서, 제3 캐패시터(C3)에는 제1 캐패시터(C1)에 충전되는 최대 전하량에 상응하는 전하량이 충전되어 유지된다. 즉, 제3 캐패시터(C3)의 양단의 전압, 즉, 제8 노드(ND8)의 전압 레벨은 제3 노드(ND3)의 최대 전압 레벨로 유지된다. 따라서, 램프 신호(RP)의 피크 값을 유지하는 신호로서 피크 신호(PK)가 생성된다.

도 8은 본 발명의 일 실시예에 따른 램프 신호 생성기 및 피크 신호 생성기의 동작을 설명하기 위한 파형도이다.

도 8을 참조하면, 펄스 폭 변조 신호(PWM)는 t1에서부터 t3까지를 하나의 주기로 하고, 변형 펄스 폭 변조 신호(mPWM)는 t1에서부터 t5까지를 하나의 주기로 하며, 펄스 폭 변조 신호(PWM)의 한 주기마다 반전된다.

제1 램프 신호부(114)는 펄스 폭 변조 신호(PWM)를 수신하고, 제1 플립 플롭(111a)을 이용하여 변형 펄스 폭 변조 신호(mPWM)를 생성할 수 있다.

제1 램프 신호(RP1)는 변형 펄스 폭 변조 신호(mPWM)가 활성화되는 시간 동안에 선형적으로 증가하고, 변형 펄스 폭 변조 신호(mPWM)가 비활성화되는 시간 동안에는 접지 전압(GND)과 실질적으로 동일한 전압 레벨을 가질 수 있다.

변형 펄스 폭 변조 신호(mPWM)의 최초 주기 동안을 샘플링한 피크 활성화 신호(PEN)는 t1에서 t3까지만 활성화된다. 그에 따라, 피크 신호(PK)는 t1에서 t3까지는 제1 램프 신호(RP1)와 실질적으로 동일한 값을 가지지만, t3 이후에는 일정한 피크 값(pk)을 유지한다.

이와 반대로, 제2 램프 신호부(116)는 상보 변형 펄스 폭 변조 신호(/mPWM)를 기초로, 제2 램프 신호(RP2)를 생성할 수 있다.

제1 램프 신호(RP1)는 상보 변형 펄스 폭 변조 신호(/mPWM)가 활성화되는 시간 동안에 선형적으로 증가하고, 상보 변형 펄스 폭 변조 신호(/mPWM)가 비활성화되는 시간 동안에는 접지 전압(GND)과 실질적으로 동일한 전압 레벨을 가질 수 있다.

제1 및 제2 램프 신호들(RP1, RP2)을 합산하여 램프 신호(RP)가 생성될 수 있다. 제1 램프 신호(RP1) 및 제2 램프 신호(RP2)는 서로 번갈아 가면서 선형적으로 증가하는 전압 레벨을 가짐에 따라, 램프 신호(RP)는 펄스 폭 변조 신호(PWM)의 주기마다 선형적으로 증가하다가 접지 전압(GND)으로 떨어지는 것을 반복하는 톱니파(sawtooth wave)의 형태를 갖는다.

도 9는 본 발명의 일 실시예에 따른 전압 분배기를 나타내는 회로도이다.

도 9를 참조하면, 전압 분배기(130a)는 서로 직렬로 연결된 제3 내지 제6 저항들(R3, R4, R5, R6)을 포함할 수 있다. 제3 저항(R3)의 일 단에는 피크 신호(PK)가 입력될 수 있으며, 제6 저항(R6)의 일 단은 접지 전압(GND)에 연결될 수 있다. 피크 신호(PK)는 도 7에 도시된 피크 신호 생성기(120)의 제8 노드(ND8)에서 제공되지만, 제8 노드(ND8)가 직접 제3 저항(R3)의 일 단에 직접 연결되는 것은 아님에 주의하여야 한다. 도 9에 도시된 전압 분배기(130a)는 예시적이며, 전압 분배기의 구성은 이에 한정되지 않는다.

실시예에 따라, 제3 내지 제6 저항들(R3, R4, R5, R6)은 실질적으로 동일한 저항 값을 가질 수 있으며, 또는 필요에 따라 서로 상이한 저항 값을 가질 수 있다. 예를 들어, 제3 내지 제6 저항들(R3, R4, R5, R6)이 실질적으로 동일한 값을 가지는 저항들일 경우, 제5 저항(R5)과 제6 저항(R6)의 사이의 노드에서 제공되는 제1 피크 신호(Vpk1)는 피크 신호(PK)의 피크 값(pk)의 1/4의 크기에 상응하는 전압 레벨(pk/4)을 가질 수 있다. 제4 저항(R4)과 제5 저항(R5)의 사이의 노드에서 제공되는 제2 피크 신호(Vpk2)는 피크 신호(PK)의 피크 값(pk)의 1/2의 크기에 상응하는 전압 레벨(pk/2)을 가질 수 있다. 제3 저항(R3)과 제4 저항(R4)의 사이의 노드에서 제공되는 제3 피크 신호(Vpk3)는 피크 신호(PK)의 피크 값(pk)의 3/4의 크기에 상응하는 전압 레벨(3pk/4)을 가질 수 있다.

도 10은 본 발명의 일 실시예에 따른 채널 신호 생성부를 나타내는 회로도이다.

도 10을 참조하면, 채널 신호 생성부(300)는 제3 증폭기(301), 제11 내지 제14 트랜지스터들(MN11, MN12, MN13, MN14), 및 제3 캐패시터(C3)를 포함할 수 있다.

제3 증폭기(301)는 ON 신호(ON)를 입력받는 비반전 단자, 및 제9 노드(ND9)와 연결된 반전 단자를 포함할 수 있다. 제11 트랜지스터(MN11)는 제3 증폭기(301)의 출력단과 연결된 게이트, 제9 노드(ND9)와 연결된 제1 단자, 및 제10 노드(ND10)와 연결된 제2 단자를 포함할 수 있다. 제9 노드(ND9)와 접지 전압(GND) 사이에는 제7 저항(R7)이 연결될 수 있다. 도 6을 참조로 상술된 바와 같이, 제9 노드(ND9)의 전압 레벨은 ON 신호(ON)의 파형과 실질적으로 동일할 수 있으며, 제7 저항(R7)에 흐르는 전류(Ir7)도 역시 ON 신호(ON)의 파형과 실질적으로 동일할 수 있다.

제12 트랜지스터(MN12)와 제13 트랜지스터(MN13)은 전류 미러를 구성할 수 있다. 제12 트랜지스터(MN12)는 제10 노드(ND10)에 연결된 제1 단자 및 전원 전압(VDD)에 연결되는 제2 단자를 포함할 수 있다. 제13 트랜지스터(MN13)는 제11 노드(ND11)에 연결된 제1 단자 및 전원 전압(VDD)에 연결되는 제2 단자를 포함할 수 있다. 제12 트랜지스터(MN12)의 게이트와 제13 트랜지스터(MN13)의 게이트는 공통으로 제10 노드(ND10)에 연결될 수 있다.

제11 노드(ND11)와 접지 전압(GND) 사이에는, 서로 병렬로 연결된 제14 트랜지스터(MN14)와 제4 캐패시터(C4)가 연결될 수 있다. 제14 트랜지스터(MN14)는 제4 캐패시터(C4)의 방전 트랜지스터로 기능할 수 있다. 제14 트랜지스터(MN14)의 게이트에는 OFF 신호(OFF)가 입력될 수 있다. 제4 캐패시터(C4)의 커패시턴스는 제1 내지 제3 캐패시터(C1-C3)에 비하여 매우 작은 캐패시턴스를 가질 수 있다.

상기 전류 미러에 의해, 제11 트랜지스터(MN11)가 턴-온된 경우, 제7 저항(R7)에 흐르는 전류(Ir7)에 상응하는 전류(Ic4)가 제4 캐패시터(C4)에 충전된다. 제4 캐패시터(C4)는 작은 캐패시턴스를 가지고 있기 때문에, 제4 캐패시터(C4)는 순간적으로 최대로 충전되어, 제11 노드(ND11)의 전압 레벨은 전원 전압(VDD)에서 제13 트랜지스터(MN13)의 소스-드레인 전압만큼 강하된 전압이 된다. 제13 트랜지스터(MN13)의 소스-드레인 전압을 무시한다면, 제11 노드(ND11)로부터 전원 전압(VDD)이 채널 신호(CH)로서 출력된다. 설령, 제11 트랜지스터(MN11)가 턴-오프되더라도, 제4 캐패시터(C4)는 방전되지 않기 때문에, 전원 전압(VDD)의 값을 갖는 채널 신호(CH)는 유지될 수 있다.

제14 트랜지스터(MN14)가 턴-온된 경우, 즉, OFF 신호(OFF)가 활성화된 경우, 제4 캐패시터(C4)는 순간적으로 방전됨에 따라, 채널 신호(CH)의 전압 레벨은 접지 전압(GND)이 된다. 설령, 제11 트랜지스터(MN11)이 턴-온된 상태라고 할지라도, 전류(Ir7)과 상응하는 전류가 상기 전류 미러에 의해 출력되지만, 이러한 전류는 제14 트랜지스터(MN14)를 통해 접지로 흐르게 되며, 제4 캐패시터(C4)에 충전될 수 없다.

따라서, 채널 신호 생성부(300)는 ON 신호(ON)의 상승 엣지에 응답하여 활성화되고 OFF 신호(OFF)의 상승 엣지에 응답하여 비활성화되는 채널 신호(CH)를 제공할 수 있다.

도 11은 본 발명의 일 실시예에 따른 ON 신호 생성부를 나타내는 블록도이다.

도 2의 ON 신호 생성부(100a)와 비교하였을 경우, 도 11의 ON 신호 생성부(100b)는 위상 선택 신호(PSEL[0:n-2])를 수신하는 전압 분배기(130b)를 포함할 수 있다. 예를 들어, 위상 선택 신호(PSEL[0:n-2])는 복수의 비트를 가지는 디지털 신호에 상응할 수 있다.

램프 신호 생성기(110)는 펄스 폭 변조 신호(PWM)의 주기마다 선형적으로 증가하는 램프 신호(RP)를 생성한다. 램프 신호(RP)는 피크 신호 생성기(120) 및 비교부(140b)에 제공될 수 있다.

피크 신호 생성기(120)는 램프 신호(RP)에 기초하여 램프 신호(RP)의 피크 값을 유지하는 피크 신호(PK)를 생성한다.

전압 분배기(130b)는 피크 신호(PK)를 수신하고, 위상 선택 신호(PSEL[0:n-2])에 기초하여 선택된 비율에 따라 복수의 피크 분배 신호들(Vpk1, ..., Vpkn)을 제공할 수 있다. 상기한 바와 같이, 복수의 피크 분배 신호들(Vpk1, ..., Vpkn)의 분배 비율에 따라 위상 변화가 상이해질 수 있으므로, 고정된 위상 변화 값이 아니라 동작에 따라 위상 변화량을 상이하게 설정할 수 있다. 예를 들어, 위상 선택 신호(PSEL[0:n-2])는 외부에서 제공되거나, 위상 변환 회로(10)에 포함된 별도의 제어부(도시되지 않음)에서 생성될 수 있다.

비교부(140b)는 전압 분배기(130b)에서 제공된 복수의 피크 분배 신호들(Vpk1, ..., Vpkn)들과 램프 신호(RP)를 비교하여 복수의 ON 신호들(ON1, ..., ONn)을 제공할 수 있다.

도 12는 본 발명의 일 실시예에 따른 ON 신호 생성부를 나타내는 블록도이다.

도 11의 ON 신호 생성부(100b)와 비교하였을 경우, ON 신호 생성부(100c)는 위상 선택 신호(PSEL)를 생성하는 제어부를 더 포함할 수 있다. 이 외에 동일한 참조 부호는 도 11의 구성 요소와 동일한 구성 및 동작을 가지므로 이에 대한 설명은 생략하도록 한다.

제어부(150)는 위상 변환 회로(10)의 동작에 따라 상이한 위상이 변환된 채널 신호를 생성하고자 하는 경우, 위상 선택 신호(PSEL)를 생성하여 전압 분배기(130b)에 제공할 수 있다.

도 13은 전압 분배기의 일 실시예를 나타내는 회로도이다.

도 13을 참조하면, 전압 분배기(130b)는 피크 신호(PK)와 접지 전압(GND) 사이에 전기적으로 직렬로 연결된 복수의 분배 저항들(Rd1, Rd2, Rd3, ..., Rdn)을 포함할 수 있다. 또한, 직렬로 연결된 분배 저항들 사이의 노드들에 대하여 연결된 복수의 스위치들(SW1, SW2, ..., SW(n-1))을 포함할 수 있다.

실시예에 따라, 복수의 분배 저항들(Rd1, Rd2, Rd3, ..., Rdn)은 실질적으로 동일한 값을 가지거나, 순차적으로 증가 또는 감소되는 값을 가질 수 있다. 복수의 분배 저항들(Rd1, Rd2, Rd3, ..., Rdn)의 저항 값에 기초하여, 위상 선택 신호(PSEL)의 각 비트들은 복수의 스위치들(SW1, SW2, ..., SW(n-1))에 대한 온 오프 동작을 결정할 수 있다.

예를 들어, 복수의 분배 저항들(Rd1, Rd2, Rd3, ..., Rdn)이 실질적으로 동일한 저항 값을 가지는 경우, 위상 선택 신호(PSEL)의 각 비트들은 동일한 가중치를 가지면서 복수의 피크 분배 신호들(Vpk1, Vpk2, ..., Vpkn)의 값을 조정할 수 있다. 즉, 제1 피크 분배 신호(Vpk1)는 피크 신호(PK)가 (n-1)/n 분배된 신호에 상응할 수 있다. 이와는 다른 방식으로, 복수의 분배 저항들(Rd1, Rd2, Rd3, ..., Rdn)의 저항 값이 상이한 경우, 위상 선택 신호(PSEL)의 각 비트들은 상이한 가중치를 가지면서 생성될 수 있다.

도 14는 본 발명의 일 실시예에 따른 위상 변환 회로를 구비하는 디밍 회로를 나타내는 도면이다.

도 14를 참조하면, 디밍 회로(1)는 위상 변환 회로(10), 게이트 제어 집적 회로(20), 구동 신호 제공부(30), 및 복수의 발광 다이오드 스트링들(40)을 포함할 수 있다.

위상 변환 회로(10)는 도 1내지 13에 설명된 구성들을 포함할 수 있으며, 펄스 폭 변조 신호(PWM)에 기초하여 상이한 위상을 가지는 채널 신호들(CH1-CH4)을 제공할 수 있다.

게이트 제어 집적 회로(20)는 구동 신호 제공부(30)에 포함된 게이트 트랜지스터(GT)에 게이트 제어 신호(GCON)를 제공할 수 있다. 게이트 트랜지스터(GT)는 게이트 제어 신호(GCON)에 응답하여 턴-온 되어 입력 전압(Vin)을 방전시키거나, 턴-오프되어 입력 전압(Vin)을 구동 캐패시터(EC)를 통하여 평활화하여 복수의 발광 다이오드 스트링들(40)에 제공할 수 있다.

복수의 발광 다이오드 스트링들(40)은 제1 내지 제4 발광 다이오드 스트링들을 포함할 수 있으며, 각각의 발광 다이오드 스트링들은 입력 전압(Vin) 및 상응하는 채널 신호(CH1, CH2, CH3, CH4)에 기초하여 구동될 수 있다.

실시예에 따라 발광 다이오드 스트링들은 전류의 양을 상이하게 하여 구동되거나, 펄스 폭 변조 방식으로 구동될 수 있다. 본 발명의 일 실시예에 따른 위상 변환 회로를 포함하는 디밍 회로는 펄스 폭 변조 신호를 상이한 위상으로 공급하여 복수의 발광 다이오드 스트링들의 디밍 동작을 수행하는 동시에, 각각의 위상을 상이하게 하여 발광 다이오드 스트링들이 동시에 구동되어 발생할 수 있는 전압 강하 및 발광 다이오드의 밝기 감소 등을 방지할 수 있다.

본 발명에 따른 위상 변환 회로는 단일 기준 펄스 폭 변조 신호에 기초하여 상이한 위상을 가지도록 변환하여 제공하여 간단한 구성에 의하여 복수의 위상 변환 펄스 폭 변조 신호들을 제공할 수 있다. 따라서, 본 발명에 따른 위상 변환 회로를 구비하는 디밍 회로는 펄스 폭 변조 방법에 기초하여 동작하는 경우, 복수의 발광 다이오드 스트링들에 상이한 위상을 가지는 펄스 폭 변조 신호들을 제공할 수 있어 안정적으로 동작이 가능하다.

일부 실시예들에 따라 본 발명에 따른 위상 변환 회로는 디밍 방식을 사용하는 구동 회로들에 포함될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

1: 디밍 회로
10: 위상 변환 회로
100: ON 신호 생성부
200: OFF 신호 생성부
300: 채널 신호 생성부

Claims (20)

1. 펄스 폭 변조(PWM, pulse width modulation) 신호에 기초하여 미리 설정된 위상만큼 변환된 상승 엣지(rising edge)를 가지는 ON 신호를 생성하는 ON 신호 생성부;
   상기 펄스 폭 변조 신호 및 상기 ON 신호에 기초하여, 상기 ON 신호가 상기 상승 엣지를 가지는 시점으로부터 상기 펄스 폭 변조 신호의 펄스 폭(pulse duration)이 경과한 후에, 상승 엣지를 가지는 OFF 신호를 생성하는 OFF 신호 생성부; 및
   상기 ON 신호의 상승 엣지에 응답하여 활성화되고 상기 OFF 신호의 상승 엣지에 응답하여 비활성화되는 채널 신호를 생성하는 채널 신호 생성부
   를 포함하고,
   상기 ON 신호 생성부는,
   상기 펄스 폭 변조 신호에 응답하여 상기 펄스 폭 변조 신호의 주기마다 선형적으로 증가하는 램프 신호를 생성하는 제1 램프 신호 생성기;
   상기 램프 신호에 기초하여 상기 램프 신호의 피크 값을 유지하는 피크 신호를 생성하는 피크 신호 생성기;
   상기 피크 신호를 미리 설정된 비율로 분배하여 피크 분배 신호를 제공하는 전압 분배기; 및
   상기 피크 분배 신호 및 상기 램프 신호를 비교하여 상기 ON 신호를 생성하는 제1 비교부를 포함하는 것을 특징으로 하는 위상 변환 회로.
2. 삭제
3. 제1 항에 있어서,
   상기 제1 램프 신호 생성기는,
   상기 펄스 폭 변조 신호에 응답하여, 상기 펄스 폭 변조 신호의 홀수 주기 동안 선형적으로 증가하는 제1 램프 신호를 생성하는 제1 램프 신호부;
   상기 펄스 폭 변조 신호에 응답하여, 상기 펄스 폭 변조 신호의 짝수 주기 동안 선형적으로 증가하는 제2 램프 신호를 제공하는 제2 램프 신호부; 및
   상기 제1 램프 신호 및 제2 램프 신호를 합산하여 상기 램프 신호를 제공하는 합산기를 포함하는 것을 특징으로 하는 위상 변환 회로.
4. 제3 항에 있어서,
   상기 제1 램프 신호부는,
   상기 펄스 폭 변조 신호의 매 주기마다 토글링되는 변형 펄스 폭 변조 신호를 제공하는 제1 플립 플롭(flip flop); 및
   상기 변형 펄스 폭 변조 신호에 기초하여 전하가 충전되는 제1 캐패시터를 포함하고, 상기 제1 캐패시터의 양단의 전압을 상기 제1 램프 신호로서 제공하는 것을 특징으로 하는 위상 변환 회로.
5. 제4 항에 있어서,
   상기 제1 램프 신호부는 상기 변형 펄스 폭 변조 신호가 반전된 상보 변형 펄스 폭 변조 신호에 응답하여, 상기 제1 캐패시터에 충전된 전하를 방전하는 방전 트랜지스터를 더 포함하는 것을 특징으로 하는 위상 변환 회로.
6. 제4 항에 있어서,
   상기 제1 램프 신호부는,
   비반전 단자에 상기 변형 펄스 폭 변조 신호가 입력되고, 반전 단자가 제1 노드에 연결되는 제1 증폭기; 및
   상기 제1 노드와 접지 전압 사이에 연결되는 제1 저항을 더 포함하고,
   상기 제1 저항에 흐르는 전류에 상응하는 전류가 상기 제1 캐패시터에 충전되는 것을 특징으로 하는 위상 변환 회로.
7. 제6 항에 있어서,
   상기 피크 신호 생성기는,
   상기 변형 펄스 폭 변조 신호에 기초하여 전하가 충전되는 제3 캐패시터; 및
   상기 제3 캐패시터와 직렬로 연결되며, 상기 변형 펄스 폭 변조 신호의 최초 주기를 샘플링한 피크 활성화 신호에 응답하여, 상기 제3 캐패시터에 전하가 충전되게 하는 제10 트랜지스터를 포함하고, 상기 제3 캐패시터의 양단의 전압을 상기 피크 신호로서 제공하는 것을 특징으로 하는 위상 변환 회로.
8. 제7 항에 있어서,
   상기 피크 신호 생성기의 상기 제3 캐패시터에는 상기 제1 저항에 흐르는 전류에 상응하는 전류가 충전되는 것을 특징으로 하는 위상 변환 회로.
9. 제1 항에 있어서,
   상기 OFF 신호 생성부는,
   상기 펄스 폭 변조 신호의 듀티 비에 비례하는 값을 갖는 듀티 피크 신호를 생성하는 듀티 신호 생성기;
   상기 ON 신호에 기초하여 ON 램프 신호를 생성하는 제2 램프 신호 생성기; 및
   상기 ON 램프 신호 및 상기 듀티 피크 신호를 비교하여 상기 OFF 신호를 생성하는 제2 비교부를 포함하는 것을 특징으로 하는 위상 변환 회로.
10. 제9 항에 있어서,
    상기 듀티 신호 생성기는,
    상기 펄스 폭 변조 신호가 논리 상태 '하이'에 상응하는 값을 갖는 동안에 선형적으로 증가하는 듀티 램프 신호를 생성하는 듀티 램프 신호 생성기; 및
    상기 듀티 램프 신호에 기초하여 상기 듀티 램프 신호의 피크 값을 유지하는 상기 듀티 피크 신호를 생성하는 듀티 피크 신호 생성기를 포함하는 것을 특징으로 하는 위상 변환 회로.
11. 제1 항에 있어서,
    상기 채널 신호 생성부는, 상기 ON 신호에 응답하여 충전되고 상기 OFF 신호에 응답하여 방전되는 채널 캐패시터를 포함하며, 상기 채널 캐패시터의 양단의 전압을 상기 채널 신호로서 제공하는 것을 특징으로 하는 위상 변환 회로.
12. 펄스 폭 변조 신호에 기초하여 선택된 위상만큼 변환된 상승 엣지를 가지는 ON 신호를 생성하는 ON 신호 생성부;
    상기 펄스 폭 변조 신호 및 상기 ON 신호에 기초하여, 상기 ON 신호가 상기 상승 엣지를 가지는 시점으로부터 상기 펄스 폭 변조 신호의 펄스 폭이 경과한 후에, 상승 엣지를 가지는 OFF 신호를 생성하는 OFF 신호 생성부; 및
    상기 ON 신호의 상승 엣지에 응답하여 활성화되고 상기 OFF 신호의 상승 엣지에 응답하여 비활성화되는 채널 신호를 생성하는 채널 신호 생성부
    를 포함하고,
    상기 ON 신호 생성부는,
    상기 펄스 폭 변조 신호에 응답하여 상기 펄스 폭 변조 신호의 주기 동안 선형적으로 증가하는 램프 신호를 생성하는 램프 신호 생성기;
    상기 램프 신호에 기초하여 상기 램프 신호의 피크 값을 유지하는 피크 신호를 생성하는 피크 신호 생성기;
    상기 위상을 선택하기 위한 위상 선택 신호에 기초하여 상기 피크 신호를 분배하여 적어도 하나의 피크 분배 신호를 제공하는 전압 분배기; 및
    상기 적어도 하나의 피크 분배 신호 및 상기 램프 신호를 비교하여 적어도 하나의 상기 ON 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 위상 변환 회로.
13. 삭제
14. 제12 항에 있어서,
    상기 ON 신호 생성부는 상기 위상 선택 신호를 생성하는 제어부를 더 포함하는 것을 특징으로 하는 위상 변환 회로.
15. 제12 항에 있어서,
    상기 전압 분배기는,
    상기 피크 신호가 인가되는 노드와 접지 전압 사이에 직렬로 연결된 복수의 분배 저항들; 및
    상기 복수의 분배 저항들 사이의 적어도 하나의 노드에 일 단이 연결되고, 상기 위상 선택 신호에 응답하여 온(on) 되어 타 단에서 상기 피크 분배 신호를 제공하는 적어도 하나의 스위치를 포함하는 것을 특징으로 하는 위상 변환 회로.
16. 제15 항에 있어서,
    상기 피크 신호에 대한 상기 피크 분배 신호의 비율은 상기 선택된 위상에 비례하는 것을 특징으로 하는 위상 변환 회로.
17. 펄스 폭 변조 신호에 기초하여, 서로 상이한 위상들을 가지는 복수의 채널 신호들을 제공하는 위상 변환 회로;
    상기 위상 변환 회로와 전기적으로 연결되어 게이트 제어 신호를 생성하는 게이트 제어 집적 회로;
    상기 게이트 제어 신호에 응답하여 입력 전압을 제공하는 구동부; 및
    상기 입력 전압 및 상기 복수의 채널 신호들에 기초하여 구동되는 복수의 발광 다이오드 스트링들을 포함하고,
    상기 위상 변환 회로는,
    상기 펄스 폭 변조 신호에 기초하여 상기 상이한 위상들만큼 변환된 상승 엣지들을 가지는 복수의 ON 신호들을 생성하는 ON 신호 생성부;
    상기 펄스 폭 변조 신호 및 상기 ON 신호들에 기초하여, 상기 ON 신호들이 상승 엣지들을 갖는 시점으로부터 상기 펄스 폭 변조 신호의 펄스 폭이 경과한 후에, 각각 상승 엣지들을 가지는 복수의 OFF 신호들을 생성하는 OFF 신호 생성부; 및
    상기 ON 신호들의 상승 엣지들에 응답하여 각각 활성화되고 상기 OFF 신호들의 상승 엣지들에 응답하여 각각 비활성화되는 상기 복수의 채널 신호들을 생성하는 채널 신호 생성부를 포함하는 것을 특징으로 하는 디밍 회로.
18. 제17 항에 있어서,
    상기 구동부는,
    상기 게이트 제어 신호에 응답하여 상기 입력 전압을 접지시키는 게이트 트랜지스터; 및
    상기 입력 전압을 평활화하여 상기 복수의 발광 다이오드 스트링들의 일단에 제공하는 캐패시터를 포함하는 것을 특징으로 하는 디밍 회로.
19. 삭제
20. 제17 항에 있어서,
    상기 각각의 발광 다이오드 스트링은 상기 채널 신호에 응답하여 턴-온 되는 스위치를 포함하는 것을 특징으로 하는 디밍 회로.

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