JPH09172356A - 遅延回路及びデジタル位相ロック回路 - Google Patents
遅延回路及びデジタル位相ロック回路Info
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- JPH09172356A JPH09172356A JP7330556A JP33055695A JPH09172356A JP H09172356 A JPH09172356 A JP H09172356A JP 7330556 A JP7330556 A JP 7330556A JP 33055695 A JP33055695 A JP 33055695A JP H09172356 A JPH09172356 A JP H09172356A
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 遅延回路及びデジタル位相ロック回路に関
し、任意の遅延時間を実現でき、データ信号のデューテ
ィ比劣化が少ない遅延回路、及び、それを用いた位相誤
差が少ないデジタル位相ロック回路を提供する。 【解決手段】 遅延回路は、第一のバッファ・ゲート
と、第二のバッファ・ゲートと、第一のバッファ・ゲー
トの出力端子と第二のバッファ・ゲートの入力端子とを
接続する信号線と所定の電位に設定された点との間に接
続される、スイッチとコンデンサとの複数の直列接続体
とを有する構成を備える。又、デジタル位相ロック回路
は、リング発振器に適用する遅延回路に上記遅延回路を
適用する。
し、任意の遅延時間を実現でき、データ信号のデューテ
ィ比劣化が少ない遅延回路、及び、それを用いた位相誤
差が少ないデジタル位相ロック回路を提供する。 【解決手段】 遅延回路は、第一のバッファ・ゲート
と、第二のバッファ・ゲートと、第一のバッファ・ゲー
トの出力端子と第二のバッファ・ゲートの入力端子とを
接続する信号線と所定の電位に設定された点との間に接
続される、スイッチとコンデンサとの複数の直列接続体
とを有する構成を備える。又、デジタル位相ロック回路
は、リング発振器に適用する遅延回路に上記遅延回路を
適用する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、遅延回路及びデジ
タル位相ロック回路に係り、特に、任意の遅延時間を実
現でき、データ信号のデューティ比劣化が少ない遅延回
路、及び、それを用いた位相誤差が少ないデジタル位相
ロック回路に関する。
タル位相ロック回路に係り、特に、任意の遅延時間を実
現でき、データ信号のデューティ比劣化が少ない遅延回
路、及び、それを用いた位相誤差が少ないデジタル位相
ロック回路に関する。
【０００２】デジタル回路においては、クロックとデー
タ信号の位相や、データ間の位相を調整する必要がある
場合が多い。そのような位相調整は、遅延回路を使用し
たりデータ信号をクロックで打ち直すこと等によって行
なうが、本発明は前者に係るものである。そして、遅延
回路には、任意の遅延時間が実現できること、遅延回路
の入出力間での波形劣化、とりわけデューティ比劣化が
少ないことが要請される。
タ信号の位相や、データ間の位相を調整する必要がある
場合が多い。そのような位相調整は、遅延回路を使用し
たりデータ信号をクロックで打ち直すこと等によって行
なうが、本発明は前者に係るものである。そして、遅延
回路には、任意の遅延時間が実現できること、遅延回路
の入出力間での波形劣化、とりわけデューティ比劣化が
少ないことが要請される。
【０００３】又、デジタル位相ロック回路においては、
デジタル位相ロック回路が内蔵する発振器の周波数を、
その発振器の出力周波数を分周した信号と入力クロック
との位相関係によって制御して、入力クロックに同期し
たクロックを出力する。従って、デジタル位相ロック回
路が内蔵する発振器の周波数の調整精度によってデジタ
ル位相ロック回路の位相誤差が決定される。このために
は、その発振器に適用される遅延回路の遅延時間の調整
精度が高いこと、即ち、その遅延回路で任意の遅延時間
が実現できることが必要である。
デジタル位相ロック回路が内蔵する発振器の周波数を、
その発振器の出力周波数を分周した信号と入力クロック
との位相関係によって制御して、入力クロックに同期し
たクロックを出力する。従って、デジタル位相ロック回
路が内蔵する発振器の周波数の調整精度によってデジタ
ル位相ロック回路の位相誤差が決定される。このために
は、その発振器に適用される遅延回路の遅延時間の調整
精度が高いこと、即ち、その遅延回路で任意の遅延時間
が実現できることが必要である。
【０００４】
【従来の技術】図１２は、従来の遅延回路（その１）で
ある。図１２において、１は第一のインバーティング・
バッファ、１ａは第二のインバーティング・バッファ、
３はコンデンサである。
ある。図１２において、１は第一のインバーティング・
バッファ、１ａは第二のインバーティング・バッファ、
３はコンデンサである。
【０００５】図１２の構成において、入力端子に矩形波
が印加されるものとして動作を説明する。矩形波が
“１”のレベルの時には第一のインバーティング・バッ
ファはコンデンサを放電させるので、コンデンサの端子
電圧は低下してゆく。このコンデンサの端子電圧が第二
のインバーティング・バッファの閾値に達すると、第二
のインバーティング・バッファがオフして出力レベルは
“１”になる。一方、矩形波が“０”のレベルの時には
第一のインバーティング・バッファはコンデンサを充電
するので、コンデンサの端子電圧は上昇してゆく。この
コンデンサの端子電圧が第二のインバーティング・バッ
ファの閾値に達すると、第二のインバーティング・バッ
ファがオンして出力レベルは“０”になる。従って、イ
ンバーティング・バッファの応答遅延時間が無視できれ
ば、入力信号の立ち上がりからコンデンサの端子電圧が
第二のインバーティング・バッファの閾値に達するまで
の時間が図１２の構成の遅延時間になる。実際には、第
二のインバーティング・バッファの応答遅延時間も無視
できないので、図１２の構成の遅延時間は入力信号の立
ち上がりからコンデンサの端子電圧が第二のインバーテ
ィング・バッファの閾値に達するまでの時間に第二のイ
ンバーティング・バッファの応答遅延時間を加算した時
間が図１２の構成の遅延時間となる。そして、図１２の
構成が大規模集積回路中に構成される時、その遅延時間
は固定である。
が印加されるものとして動作を説明する。矩形波が
“１”のレベルの時には第一のインバーティング・バッ
ファはコンデンサを放電させるので、コンデンサの端子
電圧は低下してゆく。このコンデンサの端子電圧が第二
のインバーティング・バッファの閾値に達すると、第二
のインバーティング・バッファがオフして出力レベルは
“１”になる。一方、矩形波が“０”のレベルの時には
第一のインバーティング・バッファはコンデンサを充電
するので、コンデンサの端子電圧は上昇してゆく。この
コンデンサの端子電圧が第二のインバーティング・バッ
ファの閾値に達すると、第二のインバーティング・バッ
ファがオンして出力レベルは“０”になる。従って、イ
ンバーティング・バッファの応答遅延時間が無視できれ
ば、入力信号の立ち上がりからコンデンサの端子電圧が
第二のインバーティング・バッファの閾値に達するまで
の時間が図１２の構成の遅延時間になる。実際には、第
二のインバーティング・バッファの応答遅延時間も無視
できないので、図１２の構成の遅延時間は入力信号の立
ち上がりからコンデンサの端子電圧が第二のインバーテ
ィング・バッファの閾値に達するまでの時間に第二のイ
ンバーティング・バッファの応答遅延時間を加算した時
間が図１２の構成の遅延時間となる。そして、図１２の
構成が大規模集積回路中に構成される時、その遅延時間
は固定である。
【０００６】図１３は、従来の遅延回路（その２）であ
る。図１３において、１は第一のインバーティング・バ
ッファ、１ａは第二のインバーティング・バッファ、３
はコンデンサである。
る。図１３において、１は第一のインバーティング・バ
ッファ、１ａは第二のインバーティング・バッファ、３
はコンデンサである。
【０００７】図１３の構成は、第一のインバーティング
・バッファと第二のインバーティング・バッファとが大
規模集積回路中に構成され、コンデンサはその大規模集
積回路外に設けられる場合を示している。尚、図１３に
おいてコンデンサの一方の端子が接続されるアースを大
規模集積回路内のアースにとっているのは、コンデンサ
からアースまでの配線を短くして正確な遅延時間を得る
ためであるが、配線長に留意すれば大規模集積回路外で
アースしてもよい。寧ろこの方がコンデンサを設けるた
めに必要な大規模集積回路のピン数を少なくできる利点
がある。図１３の構成の特徴は、コンデンサを外付けに
したために、コンデンサの容量を調整すれば遅延時間を
可変にできる点にある。
・バッファと第二のインバーティング・バッファとが大
規模集積回路中に構成され、コンデンサはその大規模集
積回路外に設けられる場合を示している。尚、図１３に
おいてコンデンサの一方の端子が接続されるアースを大
規模集積回路内のアースにとっているのは、コンデンサ
からアースまでの配線を短くして正確な遅延時間を得る
ためであるが、配線長に留意すれば大規模集積回路外で
アースしてもよい。寧ろこの方がコンデンサを設けるた
めに必要な大規模集積回路のピン数を少なくできる利点
がある。図１３の構成の特徴は、コンデンサを外付けに
したために、コンデンサの容量を調整すれば遅延時間を
可変にできる点にある。
【０００８】図１４は、従来の遅延回路（その３）であ
る。図１４において、１は第一のインバーティング・バ
ッファ、１ａは第二のインバーティング・バッファ、１
ｂは第三のインバーティング・バッファ、１ｃは第四の
インバーティング・バッファ、１ｄは第五のインバーテ
ィング・バッファ、１ｅは第六のインバーティング・バ
ッファ、１ｆは第七のインバーティング・バッファ、１
ｇは第八のインバーティング・バッファ、１ｈは第九の
インバーティング・バッファ、１ｉは第十のインバーテ
ィング・バッファ、２は第一のスイッチ、２ａは第二の
スイッチ、２ｂは第三のスイッチ、２ｃは第四のスイッ
チ、２ｄは第五のスイッチ、２ｅは第六のスイッチ、２
ｆは第七のスイッチ、２ｇは第八のスイッチ、２ｈは第
九のスイッチ、２ｉは第十のスイッチである。
る。図１４において、１は第一のインバーティング・バ
ッファ、１ａは第二のインバーティング・バッファ、１
ｂは第三のインバーティング・バッファ、１ｃは第四の
インバーティング・バッファ、１ｄは第五のインバーテ
ィング・バッファ、１ｅは第六のインバーティング・バ
ッファ、１ｆは第七のインバーティング・バッファ、１
ｇは第八のインバーティング・バッファ、１ｈは第九の
インバーティング・バッファ、１ｉは第十のインバーテ
ィング・バッファ、２は第一のスイッチ、２ａは第二の
スイッチ、２ｂは第三のスイッチ、２ｃは第四のスイッ
チ、２ｄは第五のスイッチ、２ｅは第六のスイッチ、２
ｆは第七のスイッチ、２ｇは第八のスイッチ、２ｈは第
九のスイッチ、２ｉは第十のスイッチである。
【０００９】図１４の構成において、第一のスイッチと
第二のスイッチ、第三のスイッチと第四のスイッチ、第
五のスイッチと第六のスイッチ、第七のスイッチと第八
のスイッチ、第九のスイッチと第十のスイッチは連動し
て互いに逆に動くスイッチで、これらのスイッチの開閉
制御によって図１４の構成は遅延時間が可変の遅延回路
となる。例えば、第一のスイッチをオンにして第二のス
イッチをオフにすると、入力信号は第一のインバーティ
ング・バッファと第二のインバーティング・バッファの
みを経由して出力端子に達する。又、第二のスイッチを
オンにして第三のスイッチをオンにすると、入力信号は
第一のインバーティング・バッファと第二のインバーテ
ィング・バッファと第三のインバーティング・バッファ
と第四のインバーティング・バッファを通って出力端子
に達する。即ち、図１４の構成は、第二のインバーティ
ング・バッファの遅延時間を単位にして遅延時間を調整
できる遅延回路である。
第二のスイッチ、第三のスイッチと第四のスイッチ、第
五のスイッチと第六のスイッチ、第七のスイッチと第八
のスイッチ、第九のスイッチと第十のスイッチは連動し
て互いに逆に動くスイッチで、これらのスイッチの開閉
制御によって図１４の構成は遅延時間が可変の遅延回路
となる。例えば、第一のスイッチをオンにして第二のス
イッチをオフにすると、入力信号は第一のインバーティ
ング・バッファと第二のインバーティング・バッファの
みを経由して出力端子に達する。又、第二のスイッチを
オンにして第三のスイッチをオンにすると、入力信号は
第一のインバーティング・バッファと第二のインバーテ
ィング・バッファと第三のインバーティング・バッファ
と第四のインバーティング・バッファを通って出力端子
に達する。即ち、図１４の構成は、第二のインバーティ
ング・バッファの遅延時間を単位にして遅延時間を調整
できる遅延回路である。
【００１０】
【発明が解決しようとする課題】図１２の構成が大規模
集積回路中に組み込まている場合には、図１２の構成に
よって得られる遅延時間は固定である。従って、遅延回
路として使用される場合に遅延時間の調整が不可能であ
り、デジタル位相ロック回路に図１２の構成が使用され
る場合には周波数が固定される。
集積回路中に組み込まている場合には、図１２の構成に
よって得られる遅延時間は固定である。従って、遅延回
路として使用される場合に遅延時間の調整が不可能であ
り、デジタル位相ロック回路に図１２の構成が使用され
る場合には周波数が固定される。
【００１１】図１３の構成においては、遅延回路として
使用される場合に外付けのコンデンサの容量を調整する
ことによって遅延時間を調整することが可能になり、デ
ジタル位相ロック回路に図１３の構成が使用される場合
には周波数を可変にできる利点が生ずる。しかし、遅延
回路の遅延時間を調整する箇所やデジタル位相ロック回
路の周波数を調整する箇所が多くなると、大規模集積回
路の端子を多数必要とするので、大規模集積回路を端子
ネックの状態に追い込んでしまう恐れがある。
使用される場合に外付けのコンデンサの容量を調整する
ことによって遅延時間を調整することが可能になり、デ
ジタル位相ロック回路に図１３の構成が使用される場合
には周波数を可変にできる利点が生ずる。しかし、遅延
回路の遅延時間を調整する箇所やデジタル位相ロック回
路の周波数を調整する箇所が多くなると、大規模集積回
路の端子を多数必要とするので、大規模集積回路を端子
ネックの状態に追い込んでしまう恐れがある。
【００１２】図１４の構成は、遅延時間を調整できる利
点に対して、多数のインバーティング・バッファを必要
とすることと、遅延調整のために大規模集積回路の端子
を多数必要とすることを代償として支払わなければなら
ない上に、遅延調整量の最小ステップがインバーィング
・バッファ２段分になるため、遅延の微調整に敵してい
ない。
点に対して、多数のインバーティング・バッファを必要
とすることと、遅延調整のために大規模集積回路の端子
を多数必要とすることを代償として支払わなければなら
ない上に、遅延調整量の最小ステップがインバーィング
・バッファ２段分になるため、遅延の微調整に敵してい
ない。
【００１３】又、図１５は、従来の遅延回路の問題点を
説明する図で、特に図１２と図１３の構成における問題
点を説明するものである。図１５において、（１）はデ
ューティ比が５０％の入力信号、（２）はコンデンサの
端子電圧、（３）は出力信号である。
説明する図で、特に図１２と図１３の構成における問題
点を説明するものである。図１５において、（１）はデ
ューティ比が５０％の入力信号、（２）はコンデンサの
端子電圧、（３）は出力信号である。
【００１４】問題は、第一のインバーティング・バッフ
ァがコンデンサを充電する電流と放電させる電流が十分
でなく、入力信号が“１”である間にコンデンサの端子
電圧がアース電圧であるＶSSに達することができないこ
とが起こり、入力信号が“０”である間にコンデンサの
端子電圧が電源電圧であるＶDDに達することができない
ことが起こると、出力信号のデューティ比が５０％でな
くなるということである。即ち、入力信号が“１”であ
る間にコンデンサは放電させられて、コンデンサの端子
電圧が低下してゆくが、ＶSSに達しない内に入力電圧が
“０”に変わってしまう。入力電圧が“０”になるとコ
ンデンサは充電されるので、コンデンサの端子電圧は上
昇するが、やはりＶDDに達しない内に入力電圧が“１”
に変わってしまう。しかも、コンデンサを放電させる電
流を流すトランジスタと、コンデンサを充電する電流を
流すトランジスタの特性が異なるために、放電と充電の
傾斜が異なることが一般的である。このため、図１５に
示した充電の傾斜の方が小さい場合には、コンデンサの
端子電圧の平均値は段々低くなってゆく。この双方の影
響で、出力信号の、、の時間は全て異なり、デュ
ーティ比が５０％からずれてしまう。入力信号の“１”
と“０”の間にコンデンサの端子電圧がぎりぎりＶDDと
ＶSSの間を行き来できる場合を細い実線で示している
が、出力波形がかなり違うことが判る。尚、図１５の場
合には、以降は波形は一定になる。
ァがコンデンサを充電する電流と放電させる電流が十分
でなく、入力信号が“１”である間にコンデンサの端子
電圧がアース電圧であるＶSSに達することができないこ
とが起こり、入力信号が“０”である間にコンデンサの
端子電圧が電源電圧であるＶDDに達することができない
ことが起こると、出力信号のデューティ比が５０％でな
くなるということである。即ち、入力信号が“１”であ
る間にコンデンサは放電させられて、コンデンサの端子
電圧が低下してゆくが、ＶSSに達しない内に入力電圧が
“０”に変わってしまう。入力電圧が“０”になるとコ
ンデンサは充電されるので、コンデンサの端子電圧は上
昇するが、やはりＶDDに達しない内に入力電圧が“１”
に変わってしまう。しかも、コンデンサを放電させる電
流を流すトランジスタと、コンデンサを充電する電流を
流すトランジスタの特性が異なるために、放電と充電の
傾斜が異なることが一般的である。このため、図１５に
示した充電の傾斜の方が小さい場合には、コンデンサの
端子電圧の平均値は段々低くなってゆく。この双方の影
響で、出力信号の、、の時間は全て異なり、デュ
ーティ比が５０％からずれてしまう。入力信号の“１”
と“０”の間にコンデンサの端子電圧がぎりぎりＶDDと
ＶSSの間を行き来できる場合を細い実線で示している
が、出力波形がかなり違うことが判る。尚、図１５の場
合には、以降は波形は一定になる。
【００１５】本発明は、かかる問題点を解決すべく、任
意の遅延時間を実現でき、データ信号のデューティ比劣
化が少ない遅延回路、及び、それを用いた位相誤差が少
ないデジタル位相ロック回路を提供することを目的とす
る。
意の遅延時間を実現でき、データ信号のデューティ比劣
化が少ない遅延回路、及び、それを用いた位相誤差が少
ないデジタル位相ロック回路を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】図１は、本発明の遅延回
路の第一の原理である。図１において、１は第一のイン
バーティング・バッファ、１ａは第二のインバーティン
グ・バッファ、２は第一のスイッチ、２ａは第二のスイ
ッチ、２ｂは第三のスイッチ、３は第一のコンデンサ、
３ａは第二のコンデンサ、３ｂは第三のコンデンサであ
る。
路の第一の原理である。図１において、１は第一のイン
バーティング・バッファ、１ａは第二のインバーティン
グ・バッファ、２は第一のスイッチ、２ａは第二のスイ
ッチ、２ｂは第三のスイッチ、３は第一のコンデンサ、
３ａは第二のコンデンサ、３ｂは第三のコンデンサであ
る。
【００１７】図１の構成は、基本的には図１２の構成と
同じ動作をするものであるが、複数のコンデンサを用意
し、該コンデンサと直列に接続されたスイッチの開閉に
よって第一のインバーティング・バッファと第二のイン
バーティング・バッファの間に接続されるコンデンサの
容量を可変にし、異なる遅延時間を実現できるような構
成にした点に特徴がある。図１の場合には、三のコンデ
ンサの容量が全て異なるようにしておけば、コンデンサ
を接続しない場合も含めて、８通りの遅延時間を実現す
ることが可能である。即ち、図１の構成においては、ス
イッチの開閉には制約がない。
同じ動作をするものであるが、複数のコンデンサを用意
し、該コンデンサと直列に接続されたスイッチの開閉に
よって第一のインバーティング・バッファと第二のイン
バーティング・バッファの間に接続されるコンデンサの
容量を可変にし、異なる遅延時間を実現できるような構
成にした点に特徴がある。図１の場合には、三のコンデ
ンサの容量が全て異なるようにしておけば、コンデンサ
を接続しない場合も含めて、８通りの遅延時間を実現す
ることが可能である。即ち、図１の構成においては、ス
イッチの開閉には制約がない。
【００１８】図２は、本発明の遅延回路の第二の原理で
ある。図２において、１は第一のインバーティング・バ
ッファ、１ａは第二のインバーティング・バッファ、１
ｂは第三のインバーティング・バッファ、１ｃは第四の
インバーティング・バッファ、１ｄは第五のインバーテ
ィング・バッファ、２は第一のスイッチ、２ａは第二の
スイッチ、２ｂは第三のスイッチ、２ｃは第四のスイッ
チ、３はコンデンサである。尚、第一乃至第四のスイッ
チのどれかは必ずオンになるようにしなければならな
い。
ある。図２において、１は第一のインバーティング・バ
ッファ、１ａは第二のインバーティング・バッファ、１
ｂは第三のインバーティング・バッファ、１ｃは第四の
インバーティング・バッファ、１ｄは第五のインバーテ
ィング・バッファ、２は第一のスイッチ、２ａは第二の
スイッチ、２ｂは第三のスイッチ、２ｃは第四のスイッ
チ、３はコンデンサである。尚、第一乃至第四のスイッ
チのどれかは必ずオンになるようにしなければならな
い。
【００１９】図２の構成の特徴は、第一のインバーティ
ング・バッファと第二のインバーティング・バッファを
除いて、第三以降のインバーティング・バッファに直列
に接続したスイッチの開閉によって、コンデンサを充電
したり放電させるインバーティング・バッファの数を調
整することによって遅延時間を調整する点にある。即
ち、接続されるインバーティング・バッファの数が多け
ればコンデンサを充電したり放電させる電流が大きくな
るので、インバーティング・バッファの数を調整するこ
とによって遅延時間を調整することが可能である。そし
て、第一、第三、第四、第五のインバーティング・バッ
ファの特性が全て異なるものであれば、１５通りの遅延
時間を実現することが可能である。又、インバーティン
グ・バッファの数を増やしてコンデンサの充電、放電の
速度をあげることによって、入力信号が“１”の間にコ
ンデンサの端子電圧がＶDDからＶssにまで下降すること
ができるようになり、入力信号が“１”の間にコンデン
サの端子電圧がＶSSからＶDDにまで上昇することができ
るようになるために、コンデンサの充電、放電の初期条
件がいつでも同一になる。従って、コンデンサの充電、
放電の傾斜が異なることの影響を受けたにしても出力信
号のデューティ比は一定になり、コンデンサの充電、放
電の傾斜の差が無視できる範囲であれば出力信号のデュ
ーティ比はほぼ５０％になって、安定した出力信号の波
形を得ることが可能になる。
ング・バッファと第二のインバーティング・バッファを
除いて、第三以降のインバーティング・バッファに直列
に接続したスイッチの開閉によって、コンデンサを充電
したり放電させるインバーティング・バッファの数を調
整することによって遅延時間を調整する点にある。即
ち、接続されるインバーティング・バッファの数が多け
ればコンデンサを充電したり放電させる電流が大きくな
るので、インバーティング・バッファの数を調整するこ
とによって遅延時間を調整することが可能である。そし
て、第一、第三、第四、第五のインバーティング・バッ
ファの特性が全て異なるものであれば、１５通りの遅延
時間を実現することが可能である。又、インバーティン
グ・バッファの数を増やしてコンデンサの充電、放電の
速度をあげることによって、入力信号が“１”の間にコ
ンデンサの端子電圧がＶDDからＶssにまで下降すること
ができるようになり、入力信号が“１”の間にコンデン
サの端子電圧がＶSSからＶDDにまで上昇することができ
るようになるために、コンデンサの充電、放電の初期条
件がいつでも同一になる。従って、コンデンサの充電、
放電の傾斜が異なることの影響を受けたにしても出力信
号のデューティ比は一定になり、コンデンサの充電、放
電の傾斜の差が無視できる範囲であれば出力信号のデュ
ーティ比はほぼ５０％になって、安定した出力信号の波
形を得ることが可能になる。
【００２０】図３は、本発明の遅延回路の第三の原理で
ある。図３において、１は第一のインバーティング・バ
ッファ、１ａは第二のインバーティング・バッファ、３
はコンデンサ、４は第一のＰ−ＣＨ型電界効果トランジ
スタ、４ａは第二のＰ−ＣＨ型電界効果トランジスタ、
５は第一のＮ−ＣＨ型電界効果トランジスタ、５ａは第
二のＮ−ＣＨ型電界効果トランジスタである。この、第
一のＰ−ＣＨ型電界効果トランジスタ４、第二のＰ−Ｃ
Ｈ型電界効果トランジスタ４ａ、第一のＮ−ＣＨ型電界
効果トランジスタ５、第二のＮ−ＣＨ型電界効果トラン
ジスタ５ａによって構成される回路をフル・スイング回
路と呼ぶことにする。
ある。図３において、１は第一のインバーティング・バ
ッファ、１ａは第二のインバーティング・バッファ、３
はコンデンサ、４は第一のＰ−ＣＨ型電界効果トランジ
スタ、４ａは第二のＰ−ＣＨ型電界効果トランジスタ、
５は第一のＮ−ＣＨ型電界効果トランジスタ、５ａは第
二のＮ−ＣＨ型電界効果トランジスタである。この、第
一のＰ−ＣＨ型電界効果トランジスタ４、第二のＰ−Ｃ
Ｈ型電界効果トランジスタ４ａ、第一のＮ−ＣＨ型電界
効果トランジスタ５、第二のＮ−ＣＨ型電界効果トラン
ジスタ５ａによって構成される回路をフル・スイング回
路と呼ぶことにする。
【００２１】図３の構成において、第一のＰ−ＣＨ型電
界効果トランジスタ４と第一のＮ−ＣＨ型電界効果トラ
ンジスタ５はインバーティング・バッファを構成してコ
ンデンサを充電したり放電させたりする。又、第二のＰ
−ＣＨ型電界効果トランジスタ４ａと第二のＮ−ＣＨ型
電界効果トランジスタ５ａはスイッチとして動作し、イ
ンバーティング・バッファの電流をオン、オフする。
界効果トランジスタ４と第一のＮ−ＣＨ型電界効果トラ
ンジスタ５はインバーティング・バッファを構成してコ
ンデンサを充電したり放電させたりする。又、第二のＰ
−ＣＨ型電界効果トランジスタ４ａと第二のＮ−ＣＨ型
電界効果トランジスタ５ａはスイッチとして動作し、イ
ンバーティング・バッファの電流をオン、オフする。
【００２２】尚、図３においては電界効果トランジスタ
４ａ及び５ａを使って第一のＰ−ＣＨ型電界効果トラン
ジスタ４と第一のＮ−ＣＨ型電界効果トランジスタ５の
電流をオン、オフする構成にしているが、電界効果トラ
ンジスタ４ａ及び５ａの代わりにトランスミッション・
ゲート等を用いることもできる。
４ａ及び５ａを使って第一のＰ−ＣＨ型電界効果トラン
ジスタ４と第一のＮ−ＣＨ型電界効果トランジスタ５の
電流をオン、オフする構成にしているが、電界効果トラ
ンジスタ４ａ及び５ａの代わりにトランスミッション・
ゲート等を用いることもできる。
【００２３】図４は、図３の構成の動作を説明する図
で、（１）はデューティ比５０％の入力信号、（２）は
コンデンサの端子電圧、（３）は出力信号である。ま
ず、入力信号が“１”で出力信号が“０”の時には、第
一のＰ−ＣＨ型電界効果トランジスタ４と第二のＮ−Ｃ
Ｈ型電界効果トランジスタ５ａはオフになっている。こ
の時、第一のＮ−ＣＨ型電界効果トランジスタ５と第二
のＰ−ＣＨ型電界効果トランジスタ４ａはオンになりう
る条件であるが、第一のＰ−ＣＨ型電界効果トランジス
タ４と第二のＮ−ＣＨ型電界効果トランジスタ５ａがオ
フになっているために、フル・スイング回路はコンデン
サを充電することも、コンデンサを放電させることもし
ない。従って、この期間は第一のインバーティング・バ
ッファがコンデンサを放電させている。この放電によっ
てコンデンサの端子電圧が第二のインバーティング・バ
ッファの閾値に達すると、第二のインバーティング・バ
ッファの出力は“１”になって、入力信号も出力信号も
“１”になる。この期間には、第一のＰ−ＣＨ型電界効
果トランジスタ４と第二のＰ−ＣＨ型電界効果トランジ
スタ４ａがオフになり、第一のＮ−ＣＨ型電界効果トラ
ンジスタ５と第二のＮ−ＣＨ型電界効果トランジスタ５
ａとがオンになるので、フル・スイング回路はコンデン
サの放電を加速させる。従って、コンデンサの端子電圧
は急速に低下してＶSSに到達する。そして、入力信号が
“０”に下がった時、出力信号は未だ“１”であるの
で、第一のＰ−ＣＨ型電界効果トランジスタ４と第二の
Ｎ−ＣＨ型電界効果トランジスタ５ａがオンになりうる
条件であるが、第一のＮ−ＣＨ型電界効果トランジスタ
５と第二のＰ−ＣＨ型電界効果トランジスタ４ａがオフ
であるので、フル・スイング回路はコンデンサを充電す
ることも放電させることもしない。従って、この期間に
は第一のインバーティング・バッファがコンデンサを充
電している。この充電によってコンデンサの端子電圧が
第二のインバーティング・バッファの閾値に到達する
と、第二のインバーティング・バッファの出力信号は
“０”になって、入力信号も出力信号も“０”になる。
この期間には、第一のＰ−ＣＨ型電界効果トランジスタ
４と第二のＰ−ＣＨ型電界効果トランジスタ４ａがオン
になり、第一のＮ−ＣＨ型電界効果トランジスタ５と第
二のＮ−ＣＨ型電界効果トランジスタ５ａがオフにな
る。従って、フル・スイング回路回路はコンデンサの充
電を加速させ、コンデンサの端子電圧は急速に上昇して
ＶDDに達する。そして、上記の動作は入力信号の繰り返
しと共に繰り返される。従って、コンデンサの放電開始
時の条件は常に一定で、又、コンデンサの充電開始時の
条件も常に一定になる。このため、出力信号は、インバ
ーティング・バッファの充電電流と放電電流とに差があ
ればデューティ比は５０％からずれるものの、波形はど
の周期でも常に一定になるし、デューティ比のずれは従
来の遅延回路より小さくなる。尚、インバーティング・
バッファの充電電流と放電電流との差が無視できる範囲
であれば、出力信号のデューティ比はほぼ５０％にな
る。従来の遅延回路では、充放電が遅くてコンデンサの
端子電圧がＶDDとＶSSの少なくとも一方に到達できない
時には、インバーティング・バッファの充電電流と放電
電流との差が無視できる範囲であっても出力信号のデュ
ーティ比は５０％にはならないことと比較すると、大幅
なデューティ比改善効果があることが判る。
で、（１）はデューティ比５０％の入力信号、（２）は
コンデンサの端子電圧、（３）は出力信号である。ま
ず、入力信号が“１”で出力信号が“０”の時には、第
一のＰ−ＣＨ型電界効果トランジスタ４と第二のＮ−Ｃ
Ｈ型電界効果トランジスタ５ａはオフになっている。こ
の時、第一のＮ−ＣＨ型電界効果トランジスタ５と第二
のＰ−ＣＨ型電界効果トランジスタ４ａはオンになりう
る条件であるが、第一のＰ−ＣＨ型電界効果トランジス
タ４と第二のＮ−ＣＨ型電界効果トランジスタ５ａがオ
フになっているために、フル・スイング回路はコンデン
サを充電することも、コンデンサを放電させることもし
ない。従って、この期間は第一のインバーティング・バ
ッファがコンデンサを放電させている。この放電によっ
てコンデンサの端子電圧が第二のインバーティング・バ
ッファの閾値に達すると、第二のインバーティング・バ
ッファの出力は“１”になって、入力信号も出力信号も
“１”になる。この期間には、第一のＰ−ＣＨ型電界効
果トランジスタ４と第二のＰ−ＣＨ型電界効果トランジ
スタ４ａがオフになり、第一のＮ−ＣＨ型電界効果トラ
ンジスタ５と第二のＮ−ＣＨ型電界効果トランジスタ５
ａとがオンになるので、フル・スイング回路はコンデン
サの放電を加速させる。従って、コンデンサの端子電圧
は急速に低下してＶSSに到達する。そして、入力信号が
“０”に下がった時、出力信号は未だ“１”であるの
で、第一のＰ−ＣＨ型電界効果トランジスタ４と第二の
Ｎ−ＣＨ型電界効果トランジスタ５ａがオンになりうる
条件であるが、第一のＮ−ＣＨ型電界効果トランジスタ
５と第二のＰ−ＣＨ型電界効果トランジスタ４ａがオフ
であるので、フル・スイング回路はコンデンサを充電す
ることも放電させることもしない。従って、この期間に
は第一のインバーティング・バッファがコンデンサを充
電している。この充電によってコンデンサの端子電圧が
第二のインバーティング・バッファの閾値に到達する
と、第二のインバーティング・バッファの出力信号は
“０”になって、入力信号も出力信号も“０”になる。
この期間には、第一のＰ−ＣＨ型電界効果トランジスタ
４と第二のＰ−ＣＨ型電界効果トランジスタ４ａがオン
になり、第一のＮ−ＣＨ型電界効果トランジスタ５と第
二のＮ−ＣＨ型電界効果トランジスタ５ａがオフにな
る。従って、フル・スイング回路回路はコンデンサの充
電を加速させ、コンデンサの端子電圧は急速に上昇して
ＶDDに達する。そして、上記の動作は入力信号の繰り返
しと共に繰り返される。従って、コンデンサの放電開始
時の条件は常に一定で、又、コンデンサの充電開始時の
条件も常に一定になる。このため、出力信号は、インバ
ーティング・バッファの充電電流と放電電流とに差があ
ればデューティ比は５０％からずれるものの、波形はど
の周期でも常に一定になるし、デューティ比のずれは従
来の遅延回路より小さくなる。尚、インバーティング・
バッファの充電電流と放電電流との差が無視できる範囲
であれば、出力信号のデューティ比はほぼ５０％にな
る。従来の遅延回路では、充放電が遅くてコンデンサの
端子電圧がＶDDとＶSSの少なくとも一方に到達できない
時には、インバーティング・バッファの充電電流と放電
電流との差が無視できる範囲であっても出力信号のデュ
ーティ比は５０％にはならないことと比較すると、大幅
なデューティ比改善効果があることが判る。
【００２４】
【発明の実施の形態】図５は、本発明の遅延回路の第一
の実施の形態である。図５において、４は第一のＰ−Ｃ
Ｈ型電界効果トランジスタ、４ａは第二のＰ−ＣＨ型電
界効果トランジスタ、４ｂは第三のＰ−ＣＨ型電界効果
トランジスタ、４ｃは第四のＰ−ＣＨ型電界効果トラン
ジスタ、４ｄは第五のＰ−ＣＨ型電界効果トランジス
タ、５は第一のＮ−ＣＨ型電界効果トランジスタ、５ａ
は第二のＮ−ＣＨ型電界効果トランジスタ、５ｂは第三
のＮ−ＣＨ型電界効果トランジスタ、５ｃは第四のＮ−
ＣＨ型電界効果トランジスタ、５ｄは第五のＮ−ＣＨ型
電界効果トランジスタ、６は第一のトランスミッション
・ゲート、６ａは第二のトランスミッション・ゲート、
６ｂは第三のトランスミッション・ゲートである。
の実施の形態である。図５において、４は第一のＰ−Ｃ
Ｈ型電界効果トランジスタ、４ａは第二のＰ−ＣＨ型電
界効果トランジスタ、４ｂは第三のＰ−ＣＨ型電界効果
トランジスタ、４ｃは第四のＰ−ＣＨ型電界効果トラン
ジスタ、４ｄは第五のＰ−ＣＨ型電界効果トランジス
タ、５は第一のＮ−ＣＨ型電界効果トランジスタ、５ａ
は第二のＮ−ＣＨ型電界効果トランジスタ、５ｂは第三
のＮ−ＣＨ型電界効果トランジスタ、５ｃは第四のＮ−
ＣＨ型電界効果トランジスタ、５ｄは第五のＮ−ＣＨ型
電界効果トランジスタ、６は第一のトランスミッション
・ゲート、６ａは第二のトランスミッション・ゲート、
６ｂは第三のトランスミッション・ゲートである。
【００２５】図５の構成において、第一のＰ−ＣＨ型電
界効果トランジスタ４と第一のＮ−ＣＨ型電界効果トラ
ンジスタ５は図１の第一のインバーティング・バッファ
を構成し、第二のＰ−ＣＨ型電界効果トランジスタ４ａ
と第二のＮ−ＣＨ型電界効果トランジスタ５ａは図１の
第二のインバーティング・バッファを構成する。又、第
三のＰ−ＣＨ型電界効果トランジスタ４ｂ、第四のＰ−
ＣＨ型電界効果トランジスタ４ｃ、第五のＰ−ＣＨ型電
界効果トランジスタ４ｄ、第三のＮ−ＣＨ型電界効果ト
ランジスタ５ｂ、第四のＮ−ＣＨ型電界効果トランジス
タ５ｃ、第五のＮ−ＣＨ型電界効果トランジスタ５ｄ
は、それぞれドレインとソースを接続され、Ｐ−ＣＨ型
電界効果トランジスタの場合には接続されたドレインと
ソースが電源（高電位側）に接続され、Ｎ−ＣＨ型電界
効果トランジスタの場合には接続されたドレインとソー
スがアース（低電位側）に接続されているが、これらは
ゲートと、接続されたドレイン及びソース間の容量を使
ったコンデンサを構成している。ここで、Ｐ−ＣＨ型電
界効果トランジスタの場合には接続されたドレインとソ
ースを電源（高電位側）に接続し、Ｎ−ＣＨ型電界効果
トランジスタの場合には接続されたドレインとソースを
アース（低電位側）に接続するのは、各々のゲート電極
との電位関係によっており、この場合にはゲート電極を
二のインバーティング・バッファの接続点に接続してい
るから、チャネル部に有効な電荷が滞留するようにして
コンデンサの容量を確保するためなので必須な接続であ
る。さらに一般的にいうと、各々のトランジスタのチャ
ネルに有効な電荷が滞留するようにゲート電極又は接続
されたドレイン及びソースとの間の電位を決めればよい
ので、Ｐ−ＣＨ型電界効果トランジスタでは接続された
ドレイン及びソースがゲート電極より必ず高電位になる
ようにすればよく、Ｎ−ＣＨ型電界効果トランジスタで
は接続されたドレイン及びソースがゲート電極より必ず
低電位になるようにすればよい。又、Ｐ−ＣＨ型電界効
果トランジスタによるコンデンサとＮ−ＣＨ型電界効果
トランジスタによるコンデンサを並列接続しているの
は、ゲートと、接続されたドレイン及びソース間の電圧
による容量変化がＰ−ＣＨ型電界効果トランジスタ又は
Ｎ−ＣＨ型電界効果トランジスタ単体では大きいのを、
Ｐ−ＣＨ型電界効果トランジスタとＮ−ＣＨ型電界効果
トランジスタとでは逆の容量変化をすることを利用し
て、容量変化を抑圧するためである。そして、第一乃至
第三のトランスミッション・ゲートは図１のスイッチの
機能を果たす。従って、図５の構成は、オンさせるトラ
ンスミッション・ゲートの選択により遅延時間を可変で
きる遅延回路となる。
界効果トランジスタ４と第一のＮ−ＣＨ型電界効果トラ
ンジスタ５は図１の第一のインバーティング・バッファ
を構成し、第二のＰ−ＣＨ型電界効果トランジスタ４ａ
と第二のＮ−ＣＨ型電界効果トランジスタ５ａは図１の
第二のインバーティング・バッファを構成する。又、第
三のＰ−ＣＨ型電界効果トランジスタ４ｂ、第四のＰ−
ＣＨ型電界効果トランジスタ４ｃ、第五のＰ−ＣＨ型電
界効果トランジスタ４ｄ、第三のＮ−ＣＨ型電界効果ト
ランジスタ５ｂ、第四のＮ−ＣＨ型電界効果トランジス
タ５ｃ、第五のＮ−ＣＨ型電界効果トランジスタ５ｄ
は、それぞれドレインとソースを接続され、Ｐ−ＣＨ型
電界効果トランジスタの場合には接続されたドレインと
ソースが電源（高電位側）に接続され、Ｎ−ＣＨ型電界
効果トランジスタの場合には接続されたドレインとソー
スがアース（低電位側）に接続されているが、これらは
ゲートと、接続されたドレイン及びソース間の容量を使
ったコンデンサを構成している。ここで、Ｐ−ＣＨ型電
界効果トランジスタの場合には接続されたドレインとソ
ースを電源（高電位側）に接続し、Ｎ−ＣＨ型電界効果
トランジスタの場合には接続されたドレインとソースを
アース（低電位側）に接続するのは、各々のゲート電極
との電位関係によっており、この場合にはゲート電極を
二のインバーティング・バッファの接続点に接続してい
るから、チャネル部に有効な電荷が滞留するようにして
コンデンサの容量を確保するためなので必須な接続であ
る。さらに一般的にいうと、各々のトランジスタのチャ
ネルに有効な電荷が滞留するようにゲート電極又は接続
されたドレイン及びソースとの間の電位を決めればよい
ので、Ｐ−ＣＨ型電界効果トランジスタでは接続された
ドレイン及びソースがゲート電極より必ず高電位になる
ようにすればよく、Ｎ−ＣＨ型電界効果トランジスタで
は接続されたドレイン及びソースがゲート電極より必ず
低電位になるようにすればよい。又、Ｐ−ＣＨ型電界効
果トランジスタによるコンデンサとＮ−ＣＨ型電界効果
トランジスタによるコンデンサを並列接続しているの
は、ゲートと、接続されたドレイン及びソース間の電圧
による容量変化がＰ−ＣＨ型電界効果トランジスタ又は
Ｎ−ＣＨ型電界効果トランジスタ単体では大きいのを、
Ｐ−ＣＨ型電界効果トランジスタとＮ−ＣＨ型電界効果
トランジスタとでは逆の容量変化をすることを利用し
て、容量変化を抑圧するためである。そして、第一乃至
第三のトランスミッション・ゲートは図１のスイッチの
機能を果たす。従って、図５の構成は、オンさせるトラ
ンスミッション・ゲートの選択により遅延時間を可変で
きる遅延回路となる。
【００２６】もし、第三乃至第五のＰ−ＣＨ型電界効果
トランジスタを同じ大きさにし、第三乃至第五のＮ−Ｃ
Ｈ型電界効果トランジスタを同じ大きさで実現すれば、
インバーティング・バッファの遅延時間を除いた遅延時
間は、一のトランスミッション・ゲートをオンさせた時
の遅延時間をτとすれば、０、τ、２τ、３τの内から
選択できる。又、第三のＰ−ＣＨ型電界効果トランジス
タの大きさに対して第四のＰ−ＣＨ型電界効果トランジ
スタの大きさを２倍にし、第五のＰ−ＣＨ型電界効果ト
ランジスタの大きさを４倍にし、同様に、第三のＮ−Ｃ
Ｈ型電界効果トランジスタの大きさに対して第四のＮ−
ＣＨ型電界効果トランジスタの大きさを２倍にし、第五
のＮ−ＣＨ型電界効果トランジスタの大きさを４倍にす
れば、第一のトランスミッション・ゲートのみをオンに
した時の遅延時間をτとすれば、インバーティング・バ
ッファの遅延時間を除いた遅延時間は、いずれのトラン
スミッション・ゲートをオンさせるかによって、０、
τ、２τ、３τ、４τ、５τ、６τ、７τの内から選択
できる。このように、第三乃至第五のＰ−ＣＨ型電界効
果トランジスタとＮ−ＣＨ型電界効果トランジスタの大
きさを同じにしない方が選択可能な遅延時間の数を増す
ことができる。更に、第三のＰ−ＣＨ型電界効果トラン
ジスタと第三のＮ−ＣＨ型電界効果トランジスタの大き
さに対して第四のＰ−ＣＨ型電界効果トランジスタとＮ
−ＣＨ型電界効果トランジスタの大きさを１／１０に
し、第五のＰ−ＣＨ型電界効果トランジスタとＮ−ＣＨ
型電界効果トランジスタの大きさを１／５にすれば、イ
ンバーティング・バッファの遅延時間を除いた遅延時間
はτの近傍でτ＋０．１τ、τ＋０．２τ、τ＋０．３
τの内から選択でき、遅延時間の微調整を行なうことが
できる。
トランジスタを同じ大きさにし、第三乃至第五のＮ−Ｃ
Ｈ型電界効果トランジスタを同じ大きさで実現すれば、
インバーティング・バッファの遅延時間を除いた遅延時
間は、一のトランスミッション・ゲートをオンさせた時
の遅延時間をτとすれば、０、τ、２τ、３τの内から
選択できる。又、第三のＰ−ＣＨ型電界効果トランジス
タの大きさに対して第四のＰ−ＣＨ型電界効果トランジ
スタの大きさを２倍にし、第五のＰ−ＣＨ型電界効果ト
ランジスタの大きさを４倍にし、同様に、第三のＮ−Ｃ
Ｈ型電界効果トランジスタの大きさに対して第四のＮ−
ＣＨ型電界効果トランジスタの大きさを２倍にし、第五
のＮ−ＣＨ型電界効果トランジスタの大きさを４倍にす
れば、第一のトランスミッション・ゲートのみをオンに
した時の遅延時間をτとすれば、インバーティング・バ
ッファの遅延時間を除いた遅延時間は、いずれのトラン
スミッション・ゲートをオンさせるかによって、０、
τ、２τ、３τ、４τ、５τ、６τ、７τの内から選択
できる。このように、第三乃至第五のＰ−ＣＨ型電界効
果トランジスタとＮ−ＣＨ型電界効果トランジスタの大
きさを同じにしない方が選択可能な遅延時間の数を増す
ことができる。更に、第三のＰ−ＣＨ型電界効果トラン
ジスタと第三のＮ−ＣＨ型電界効果トランジスタの大き
さに対して第四のＰ−ＣＨ型電界効果トランジスタとＮ
−ＣＨ型電界効果トランジスタの大きさを１／１０に
し、第五のＰ−ＣＨ型電界効果トランジスタとＮ−ＣＨ
型電界効果トランジスタの大きさを１／５にすれば、イ
ンバーティング・バッファの遅延時間を除いた遅延時間
はτの近傍でτ＋０．１τ、τ＋０．２τ、τ＋０．３
τの内から選択でき、遅延時間の微調整を行なうことが
できる。
【００２７】図６は、本発明の遅延回路の第二の実施の
形態である。図６において、４は第一のＰ−ＣＨ型電界
効果トランジスタ、４ａは第二のＰ−ＣＨ型電界効果ト
ランジスタ、４ｂは第三のＰ−ＣＨ型電界効果トランジ
スタ、４ｃは第四のＰ−ＣＨ型電界効果トランジスタ、
４ｄは第五のＰ−ＣＨ型電界効果トランジスタ、４ｅは
第六のＰ−ＣＨ型電界効果トランジスタ、５は第一のＮ
−ＣＨ型電界効果トランジスタ、５ａは第二のＮ−ＣＨ
型電界効果トランジスタ、５ｂは第三のＮ−ＣＨ型電界
効果トランジスタ、５ｃは第四のＮ−ＣＨ型電界効果ト
ランジスタ、５ｄは第五のＮ−ＣＨ型電界効果トランジ
スタ５ｅは第六のＮ−ＣＨ型電界効果トランジスタ、６
は第一のトランスミッション・ゲート、６ａは第二のト
ランスミッション・ゲート、６ｂは第三のトランスミッ
ション・ゲート、６ｃは第四のトランスミッション・ゲ
ートである。
形態である。図６において、４は第一のＰ−ＣＨ型電界
効果トランジスタ、４ａは第二のＰ−ＣＨ型電界効果ト
ランジスタ、４ｂは第三のＰ−ＣＨ型電界効果トランジ
スタ、４ｃは第四のＰ−ＣＨ型電界効果トランジスタ、
４ｄは第五のＰ−ＣＨ型電界効果トランジスタ、４ｅは
第六のＰ−ＣＨ型電界効果トランジスタ、５は第一のＮ
−ＣＨ型電界効果トランジスタ、５ａは第二のＮ−ＣＨ
型電界効果トランジスタ、５ｂは第三のＮ−ＣＨ型電界
効果トランジスタ、５ｃは第四のＮ−ＣＨ型電界効果ト
ランジスタ、５ｄは第五のＮ−ＣＨ型電界効果トランジ
スタ５ｅは第六のＮ−ＣＨ型電界効果トランジスタ、６
は第一のトランスミッション・ゲート、６ａは第二のト
ランスミッション・ゲート、６ｂは第三のトランスミッ
ション・ゲート、６ｃは第四のトランスミッション・ゲ
ートである。
【００２８】図６の構成において、第一のＰ−ＣＨ型電
界効果トランジスタ４と第一のＮ−ＣＨ型電界効果トラ
ンジスタ５、第三のＰ−ＣＨ型電界効果トランジスタ４
ｂと第三のＮ−ＣＨ型電界効果トランジスタ５ｂ、第四
のＰ−ＣＨ型電界効果トランジスタ４ｃと第四のＮ−Ｃ
Ｈ型電界効果トランジスタ５ｃ、第五のＰ−ＣＨ型電界
効果トランジスタ４ｄと第五のＮ−ＣＨ型電界効果トラ
ンジスタ５ｄの組合せは、それぞれ図２における第一、
第三、第四、第五のインバーティング・バッファに対応
し、第二のＰ−ＣＨ型電界効果トランジスタ４ａと第二
のＮ−ＣＨ型電界効果トランジスタ５ａの組合せは図２
の第二のインバーティング・バッファに対応し、第六の
Ｐ−ＣＨ型電界効果トランジスタ４ｄと第六のＮ−ＣＨ
型電界効果トランジスタ５ｄはコンデンサに対応し、第
一乃至第四のトランスミッション・ゲート６乃至６ｃは
図２の第一乃至第四のスイッチに対応する。尚、第一乃
至第四のトランスミッション・ゲートは、どれか一つは
オンにしておかなければならない。
界効果トランジスタ４と第一のＮ−ＣＨ型電界効果トラ
ンジスタ５、第三のＰ−ＣＨ型電界効果トランジスタ４
ｂと第三のＮ−ＣＨ型電界効果トランジスタ５ｂ、第四
のＰ−ＣＨ型電界効果トランジスタ４ｃと第四のＮ−Ｃ
Ｈ型電界効果トランジスタ５ｃ、第五のＰ−ＣＨ型電界
効果トランジスタ４ｄと第五のＮ−ＣＨ型電界効果トラ
ンジスタ５ｄの組合せは、それぞれ図２における第一、
第三、第四、第五のインバーティング・バッファに対応
し、第二のＰ−ＣＨ型電界効果トランジスタ４ａと第二
のＮ−ＣＨ型電界効果トランジスタ５ａの組合せは図２
の第二のインバーティング・バッファに対応し、第六の
Ｐ−ＣＨ型電界効果トランジスタ４ｄと第六のＮ−ＣＨ
型電界効果トランジスタ５ｄはコンデンサに対応し、第
一乃至第四のトランスミッション・ゲート６乃至６ｃは
図２の第一乃至第四のスイッチに対応する。尚、第一乃
至第四のトランスミッション・ゲートは、どれか一つは
オンにしておかなければならない。
【００２９】そして、いずれのトランスミッション・ゲ
ートをオンにするかの組合せによって、図６の構成は遅
延時間可変の遅延回路になる。例えば、第一のＰ−ＣＨ
型電界効果トランジスタと第一のＮ−ＣＨ型電界効果ト
ランジスタに対して、第三のＰ−ＣＨ型電界効果トラン
ジスタと第三のＮ−ＣＨ型電界効果トランジスタの大き
さを２倍とし、第四のＰ−ＣＨ型電界効果トランジスタ
と第四Ｎ−ＣＨ型電界効果トランジスタの大きさを４倍
とし、第五のＰ−ＣＨ型電界効果トランジスタと第五の
Ｎ−ＣＨ型電界効果トランジスタの大きさを８倍とすれ
ば、各々のインバーティング・バッファの電流駆動力は
電界効果トランジスタの大きさに比例するので、図の構
成の第二のインバーティング・バッファの遅延時間を除
いた遅延時間は（１／ｎ）τ（ここで、ｎは１から１５
の整数）１５通りから選択することができる。
ートをオンにするかの組合せによって、図６の構成は遅
延時間可変の遅延回路になる。例えば、第一のＰ−ＣＨ
型電界効果トランジスタと第一のＮ−ＣＨ型電界効果ト
ランジスタに対して、第三のＰ−ＣＨ型電界効果トラン
ジスタと第三のＮ−ＣＨ型電界効果トランジスタの大き
さを２倍とし、第四のＰ−ＣＨ型電界効果トランジスタ
と第四Ｎ−ＣＨ型電界効果トランジスタの大きさを４倍
とし、第五のＰ−ＣＨ型電界効果トランジスタと第五の
Ｎ−ＣＨ型電界効果トランジスタの大きさを８倍とすれ
ば、各々のインバーティング・バッファの電流駆動力は
電界効果トランジスタの大きさに比例するので、図の構
成の第二のインバーティング・バッファの遅延時間を除
いた遅延時間は（１／ｎ）τ（ここで、ｎは１から１５
の整数）１５通りから選択することができる。
【００３０】図７は、本発明の遅延回路の第三の実施の
形態である。図７において、４は第一のＰ−ＣＨ型電界
効果トランジスタ、４ａは第二のＰ−ＣＨ型電界効果ト
ランジスタ、４ｂは第三のＰ−ＣＨ型電界効果トランジ
スタ、４ｃは第四のＰ−ＣＨ型電界効果トランジスタ、
４ｄは第五のＰ−ＣＨ型電界効果トランジスタ、４ｅは
第六のＰ−ＣＨ型電界効果トランジスタ、４ｆは第七の
Ｐ−ＣＨ型電界効果トランジスタ、４ｇは第八のＰ−Ｃ
Ｈ型電界効果トランジスタ、４ｈは第九のＰ−ＣＨ型電
界効果トランジスタ、４ｉは第十のＰ−ＣＨ型電界効果
トランジスタ、５は第一のＮ−ＣＨ型電界効果トランジ
スタ、５ａは第二のＮ−ＣＨ型電界効果トランジスタ、
５ｂは第三のＮ−ＣＨ型電界効果トランジスタ、５ｃは
第四のＮ−ＣＨ型電界効果トランジスタ、５ｄは第五の
Ｎ−ＣＨ型電界効果トランジスタ、５ｅは第六のＮ−Ｃ
Ｈ型電界効果トランジスタ、５ｆは第七のＮ−ＣＨ型電
界効果トランジスタ、５ｇは第八のＮ−ＣＨ型電界効果
トランジスタ、５ｈは第九のＮ−ＣＨ型電界効果トラン
ジスタ、５ｉは第十のＮ−ＣＨ型電界効果トランジス
タ、７は第一の否定回路、７ａは第二の否定回路、７ｂ
は第三の否定回路、７ｃは第四の否定回路である。
形態である。図７において、４は第一のＰ−ＣＨ型電界
効果トランジスタ、４ａは第二のＰ−ＣＨ型電界効果ト
ランジスタ、４ｂは第三のＰ−ＣＨ型電界効果トランジ
スタ、４ｃは第四のＰ−ＣＨ型電界効果トランジスタ、
４ｄは第五のＰ−ＣＨ型電界効果トランジスタ、４ｅは
第六のＰ−ＣＨ型電界効果トランジスタ、４ｆは第七の
Ｐ−ＣＨ型電界効果トランジスタ、４ｇは第八のＰ−Ｃ
Ｈ型電界効果トランジスタ、４ｈは第九のＰ−ＣＨ型電
界効果トランジスタ、４ｉは第十のＰ−ＣＨ型電界効果
トランジスタ、５は第一のＮ−ＣＨ型電界効果トランジ
スタ、５ａは第二のＮ−ＣＨ型電界効果トランジスタ、
５ｂは第三のＮ−ＣＨ型電界効果トランジスタ、５ｃは
第四のＮ−ＣＨ型電界効果トランジスタ、５ｄは第五の
Ｎ−ＣＨ型電界効果トランジスタ、５ｅは第六のＮ−Ｃ
Ｈ型電界効果トランジスタ、５ｆは第七のＮ−ＣＨ型電
界効果トランジスタ、５ｇは第八のＮ−ＣＨ型電界効果
トランジスタ、５ｈは第九のＮ−ＣＨ型電界効果トラン
ジスタ、５ｉは第十のＮ−ＣＨ型電界効果トランジス
タ、７は第一の否定回路、７ａは第二の否定回路、７ｂ
は第三の否定回路、７ｃは第四の否定回路である。
【００３１】図７の構成において、第一のＰ−ＣＨ型電
界効果トランジスタ４、第一のＮ−ＣＨ型電界効果トラ
ンジスタ５の組は図２の第一のインバーティング・バッ
ファに対応し、第二のＰ−ＣＨ型電界効果トランジスタ
４ａ、第二のＮ−ＣＨ型電界効果トランジスタ５ａの組
は図２の第二のインバーティング・バッファに対応し、
第三のＰ−ＣＨ型電界効果トランジスタ４ｂ、第三のＮ
−ＣＨ型電界効果トランジスタ５ｂの組、第四のＰ−Ｃ
Ｈ型電界効果トランジスタ４ｃ、第四のＮ−ＣＨ型電界
効果トランジスタ５ｃの組、第五のＰ−ＣＨ型電界効果
トランジスタ４ｄ、第五のＮ−ＣＨ型電界効果トランジ
スタ５ｄの組は図２の第三乃至第五のインバーティング
・バッファに対応し、第六のＰ−ＣＨ型電界効果トラン
ジスタ４ｅ、第六のＮ−ＣＨ型電界効果トランジスタ５
ｅの組、第七のＰ−ＣＨ型電界効果トランジスタ４ｆ、
第七のＮ−ＣＨ型電界効果トランジスタ５ｆの組、第八
のＰ−ＣＨ型電界効果トランジスタ４ｇ、第八のＮ−Ｃ
Ｈ型電界効果トランジスタ５ｇの組、第九のＰ−ＣＨ型
電界効果トランジスタ４ｈ、第九のＮ−ＣＨ型電界効果
トランジスタ５ｈの組は、それぞれ図２の第一乃至第四
のスイッチに対応し、第十のＰ−ＣＨ型電界効果トラン
ジスタ４ｉと第十のＮ−ＣＨ型電界効果トランジスタ５
ｉの組は図３のコンデンサに対応する。尚、図７におい
ても、どれかのスイッチは必ずオンでなければならな
い。そして、図７の構成は、スイッチの構成が異なるの
みで、本質的には図６の構成と等価である。即ち、図７
における、例えば、第六のＰ−ＣＨ型電界効果トランジ
スタ４ｅと第六のＮ−ＣＨ型電界効果トランジスタ５ｅ
は、インバーティング・バッファを構成する電界効果ト
ランジスタ４及び５の電流を直接オン、オフする。一
方、図６のトランスミッション・ゲートによるスイッチ
はインバーティング・バッファの出力電位をオン、オフ
する形態である。しかし、いずれの場合にもスイッチの
動作によってインバーティング・バッファの出力側に現
れる信号を制御することには全く変わりがないのであ
る。
界効果トランジスタ４、第一のＮ−ＣＨ型電界効果トラ
ンジスタ５の組は図２の第一のインバーティング・バッ
ファに対応し、第二のＰ−ＣＨ型電界効果トランジスタ
４ａ、第二のＮ−ＣＨ型電界効果トランジスタ５ａの組
は図２の第二のインバーティング・バッファに対応し、
第三のＰ−ＣＨ型電界効果トランジスタ４ｂ、第三のＮ
−ＣＨ型電界効果トランジスタ５ｂの組、第四のＰ−Ｃ
Ｈ型電界効果トランジスタ４ｃ、第四のＮ−ＣＨ型電界
効果トランジスタ５ｃの組、第五のＰ−ＣＨ型電界効果
トランジスタ４ｄ、第五のＮ−ＣＨ型電界効果トランジ
スタ５ｄの組は図２の第三乃至第五のインバーティング
・バッファに対応し、第六のＰ−ＣＨ型電界効果トラン
ジスタ４ｅ、第六のＮ−ＣＨ型電界効果トランジスタ５
ｅの組、第七のＰ−ＣＨ型電界効果トランジスタ４ｆ、
第七のＮ−ＣＨ型電界効果トランジスタ５ｆの組、第八
のＰ−ＣＨ型電界効果トランジスタ４ｇ、第八のＮ−Ｃ
Ｈ型電界効果トランジスタ５ｇの組、第九のＰ−ＣＨ型
電界効果トランジスタ４ｈ、第九のＮ−ＣＨ型電界効果
トランジスタ５ｈの組は、それぞれ図２の第一乃至第四
のスイッチに対応し、第十のＰ−ＣＨ型電界効果トラン
ジスタ４ｉと第十のＮ−ＣＨ型電界効果トランジスタ５
ｉの組は図３のコンデンサに対応する。尚、図７におい
ても、どれかのスイッチは必ずオンでなければならな
い。そして、図７の構成は、スイッチの構成が異なるの
みで、本質的には図６の構成と等価である。即ち、図７
における、例えば、第六のＰ−ＣＨ型電界効果トランジ
スタ４ｅと第六のＮ−ＣＨ型電界効果トランジスタ５ｅ
は、インバーティング・バッファを構成する電界効果ト
ランジスタ４及び５の電流を直接オン、オフする。一
方、図６のトランスミッション・ゲートによるスイッチ
はインバーティング・バッファの出力電位をオン、オフ
する形態である。しかし、いずれの場合にもスイッチの
動作によってインバーティング・バッファの出力側に現
れる信号を制御することには全く変わりがないのであ
る。
【００３２】図８は、本発明の遅延回路の第四の実施の
形態である。図８において、４は第一のＰ−ＣＨ型電界
効果トランジスタ、４ａは第二のＰ−ＣＨ型電界効果ト
ランジスタ、４ｂは第三のＰ−ＣＨ型電界効果トランジ
スタ、４ｃは第四のＰ−ＣＨ型電界効果トランジスタ、
４ｄは第五のＰ−ＣＨ型電界効果トランジスタ、４ｅは
第六のＰ−ＣＨ型電界効果トランジスタ、４ｆは第七の
Ｐ−ＣＨ型電界効果トランジスタ、４ｇは第八のＰ−Ｃ
Ｈ型電界効果トランジスタ、５は第一のＮ−ＣＨ型電界
効果トランジスタ、５ａは第二のＮ−ＣＨ型電界効果ト
ランジスタ、５ｂは第三のＮ−ＣＨ型電界効果トランジ
スタ、５ｃは第四のＮ−ＣＨ型電界効果トランジスタ、
５ｄは第五のＮ−ＣＨ型電界効果トランジスタ、５ｅは
第六のＮ−ＣＨ型電界効果トランジスタ、５ｆは第七の
Ｎ−ＣＨ型電界効果トランジスタ、５ｇは第八のＮ−Ｃ
Ｈ型電界効果トランジスタ、６は第一のトランスミッシ
ョン・ゲート、６ａは第二のトランスミッション・ゲー
ト、６ｂは第三のトランスミッション・ゲート、６ｃは
第四のトランスミッション・ゲート、６ｄは第五のトラ
ンスミッション・ゲート、６ｅは第六のトランスミッシ
ョン・ゲート、６ｆは第七のトランスミッション・ゲー
トである。
形態である。図８において、４は第一のＰ−ＣＨ型電界
効果トランジスタ、４ａは第二のＰ−ＣＨ型電界効果ト
ランジスタ、４ｂは第三のＰ−ＣＨ型電界効果トランジ
スタ、４ｃは第四のＰ−ＣＨ型電界効果トランジスタ、
４ｄは第五のＰ−ＣＨ型電界効果トランジスタ、４ｅは
第六のＰ−ＣＨ型電界効果トランジスタ、４ｆは第七の
Ｐ−ＣＨ型電界効果トランジスタ、４ｇは第八のＰ−Ｃ
Ｈ型電界効果トランジスタ、５は第一のＮ−ＣＨ型電界
効果トランジスタ、５ａは第二のＮ−ＣＨ型電界効果ト
ランジスタ、５ｂは第三のＮ−ＣＨ型電界効果トランジ
スタ、５ｃは第四のＮ−ＣＨ型電界効果トランジスタ、
５ｄは第五のＮ−ＣＨ型電界効果トランジスタ、５ｅは
第六のＮ−ＣＨ型電界効果トランジスタ、５ｆは第七の
Ｎ−ＣＨ型電界効果トランジスタ、５ｇは第八のＮ−Ｃ
Ｈ型電界効果トランジスタ、６は第一のトランスミッシ
ョン・ゲート、６ａは第二のトランスミッション・ゲー
ト、６ｂは第三のトランスミッション・ゲート、６ｃは
第四のトランスミッション・ゲート、６ｄは第五のトラ
ンスミッション・ゲート、６ｅは第六のトランスミッシ
ョン・ゲート、６ｆは第七のトランスミッション・ゲー
トである。
【００３３】図８を見れば明らかなように、これは図５
の構成と図６の構成を組み合わせたものであるので、詳
細な説明は省略するが、図８の構成において、いずれか
のトランスミッション・ゲートは必ずオンでなければな
らない。
の構成と図６の構成を組み合わせたものであるので、詳
細な説明は省略するが、図８の構成において、いずれか
のトランスミッション・ゲートは必ずオンでなければな
らない。
【００３４】図９は、本発明の遅延回路の第五の実施の
形態である。図９において、４は第一のＰ−ＣＨ型電界
効果トランジスタ、４ａは第二のＰ−ＣＨ型電界効果ト
ランジスタ、４ｂは第三のＰ−ＣＨ型電界効果トランジ
スタ、４ｃは第四のＰ−ＣＨ型電界効果トランジスタ、
４ｄは第五のＰ−ＣＨ型電界効果トランジスタ、４ｅは
第六のＰ−ＣＨ型電界効果トランジスタ、４ｆは第七の
Ｐ−ＣＨ型電界効果トランジスタ、４ｇは第八のＰ−Ｃ
Ｈ型電界効果トランジスタ、４ｈは第九のＰ−ＣＨ型電
界効果トランジスタ、４ｉは第十のＰ−ＣＨ型電界効果
トランジスタ、４ｊは第十一のＰ−ＣＨ型電界効果トラ
ンジスタ、４ｋは第十二のＰ−ＣＨ型電界効果トランジ
スタ、５は第一のＮ−ＣＨ型電界効果トランジスタ、５
ａは第二のＮ−ＣＨ型電界効果トランジスタ、５ｂは第
三のＮ−ＣＨ型電界効果トランジスタ、５ｃは第四のＮ
−ＣＨ型電界効果トランジスタ、５ｄは第五のＮ−ＣＨ
型電界効果トランジスタ、５ｅは第六のＮ−ＣＨ型電界
効果トランジスタ、５ｆは第七のＮ−ＣＨ型電界効果ト
ランジスタ、５ｇは第八のＮ−ＣＨ型電界効果トランジ
スタ、５ｈは第九のＮ−ＣＨ型電界効果トランジスタ、
５ｉは第十のＮ−ＣＨ型電界効果トランジスタ、５ｊは
第十一のＮ−ＣＨ型電界効果トランジスタ、５ｋは第十
二のＮ−ＣＨ型電界効果トランジスタ、７は第一の否定
回路、７ａは第二の否定回路、７ｂは第三の否定回路で
ある。
形態である。図９において、４は第一のＰ−ＣＨ型電界
効果トランジスタ、４ａは第二のＰ−ＣＨ型電界効果ト
ランジスタ、４ｂは第三のＰ−ＣＨ型電界効果トランジ
スタ、４ｃは第四のＰ−ＣＨ型電界効果トランジスタ、
４ｄは第五のＰ−ＣＨ型電界効果トランジスタ、４ｅは
第六のＰ−ＣＨ型電界効果トランジスタ、４ｆは第七の
Ｐ−ＣＨ型電界効果トランジスタ、４ｇは第八のＰ−Ｃ
Ｈ型電界効果トランジスタ、４ｈは第九のＰ−ＣＨ型電
界効果トランジスタ、４ｉは第十のＰ−ＣＨ型電界効果
トランジスタ、４ｊは第十一のＰ−ＣＨ型電界効果トラ
ンジスタ、４ｋは第十二のＰ−ＣＨ型電界効果トランジ
スタ、５は第一のＮ−ＣＨ型電界効果トランジスタ、５
ａは第二のＮ−ＣＨ型電界効果トランジスタ、５ｂは第
三のＮ−ＣＨ型電界効果トランジスタ、５ｃは第四のＮ
−ＣＨ型電界効果トランジスタ、５ｄは第五のＮ−ＣＨ
型電界効果トランジスタ、５ｅは第六のＮ−ＣＨ型電界
効果トランジスタ、５ｆは第七のＮ−ＣＨ型電界効果ト
ランジスタ、５ｇは第八のＮ−ＣＨ型電界効果トランジ
スタ、５ｈは第九のＮ−ＣＨ型電界効果トランジスタ、
５ｉは第十のＮ−ＣＨ型電界効果トランジスタ、５ｊは
第十一のＮ−ＣＨ型電界効果トランジスタ、５ｋは第十
二のＮ−ＣＨ型電界効果トランジスタ、７は第一の否定
回路、７ａは第二の否定回路、７ｂは第三の否定回路で
ある。
【００３５】図９の構成において、第一のＰ−ＣＨ型電
界効果トランジスタ４と第一のＮ−ＣＨ型電界効果トラ
ンジスタ５の組は図３の第一のインバーティング・バッ
ファに対応し、第二のＰ−ＣＨ型電界効果トランジスタ
４ａと第二のＮ−ＣＨ型電界効果トランジスタ５ａの組
は図３の第二のインバーティング・バッファに対応し、
第六のＰ−ＣＨ型電界効果トランジスタ４ｅと第六のＮ
−ＣＨ型電界効果トランジスタ５ｅは図３のコンデンサ
に対応し、第三のＰ−ＣＨ型電界効果トランジスタ４ｂ
と第三のＮ−ＣＨ型電界効果トランジスタ５ｂと第十の
Ｐ−ＣＨ型電界効果トランジスタ４ｉと第十のＮ−ＣＨ
型電界効果トランジスタ５ｉの組は図３のフル・スイン
グ回路に対応し、第七のＰ−ＣＨ型電界効果トランジス
タ４ｆと第七のＮ−ＣＨ型電界効果トランジスタ５ｆ及
び第一の否定回路７の組は図２のスイッチに対応し、以
下、残りの電界効果トランジスタ及び否定回路はフル・
スイング回路又はスイッチに対応する。即ち、図９の構
成は図２と図３の原理を組み合わせたものである。何故
なら、例えば第七のＰ−ＣＨ型電界効果トランジスタ４
ｆと第七のＮ−ＣＨ型電界効果トランジスタ５ｆをショ
ートしてみると、第三のＰ−ＣＨ型電界効果トランジス
タ４ｂと第三のＮ−ＣＨ型電界効果トランジスタ５ｂと
第十のＰ−ＣＨ型電界効果トランジスタ４ｉと第十のＮ
−ＣＨ型電界効果トランジスタ５ｉの組はフル・スイン
グ回路を構成していることがよく判る。又、第七のＰ−
ＣＨ型電界効果トランジスタ４ｆと第七のＮ−ＣＨ型電
界効果トランジスタ５ｆ及び第一の否定回路７の組は、
図７の例えば第六のＰ−ＣＨ型電界効果トランジスタ４
ｅと第六のＮ−ＣＨ型電界効果トランジスタ５ｅと第一
の否定回路７の組でできるスイッチと同じ構成になって
いる。そして、図７ではスイッチがオン、オフするのは
インバーティング・バッファの電流であるのに対して、
図９ではフル・スイング回路に変わっているだけの違い
しかない。従って、第七のＰ−ＣＨ型電界効果トランジ
スタ４ｆと第七のＮ−ＣＨ型電界効果トランジスタ５ｆ
だけをオンにし、第八のＰ−ＣＨ型電界効果トランジス
タ４ｇと第八のＮ−ＣＨ型電界効果トランジスタ５ｇ、
第九のＰ−ＣＨ型電界効果トランジスタ４ｈと第九のＮ
−ＣＨ型電界効果トランジスタ５ｈをオフにしておけ
ば、図９の構成は図３の構成と同じになる。そして、他
のスイッチを構成する電界効果トランジスタもオンにす
れば、フル・スイング回路が複数接続されることになる
ので、図４における、コンデンサの端子電圧が第二のイ
ンバーティング・バッファの閾値に達した後のコンデン
サの端子電圧の変化がより加速される。
界効果トランジスタ４と第一のＮ−ＣＨ型電界効果トラ
ンジスタ５の組は図３の第一のインバーティング・バッ
ファに対応し、第二のＰ−ＣＨ型電界効果トランジスタ
４ａと第二のＮ−ＣＨ型電界効果トランジスタ５ａの組
は図３の第二のインバーティング・バッファに対応し、
第六のＰ−ＣＨ型電界効果トランジスタ４ｅと第六のＮ
−ＣＨ型電界効果トランジスタ５ｅは図３のコンデンサ
に対応し、第三のＰ−ＣＨ型電界効果トランジスタ４ｂ
と第三のＮ−ＣＨ型電界効果トランジスタ５ｂと第十の
Ｐ−ＣＨ型電界効果トランジスタ４ｉと第十のＮ−ＣＨ
型電界効果トランジスタ５ｉの組は図３のフル・スイン
グ回路に対応し、第七のＰ−ＣＨ型電界効果トランジス
タ４ｆと第七のＮ−ＣＨ型電界効果トランジスタ５ｆ及
び第一の否定回路７の組は図２のスイッチに対応し、以
下、残りの電界効果トランジスタ及び否定回路はフル・
スイング回路又はスイッチに対応する。即ち、図９の構
成は図２と図３の原理を組み合わせたものである。何故
なら、例えば第七のＰ−ＣＨ型電界効果トランジスタ４
ｆと第七のＮ−ＣＨ型電界効果トランジスタ５ｆをショ
ートしてみると、第三のＰ−ＣＨ型電界効果トランジス
タ４ｂと第三のＮ−ＣＨ型電界効果トランジスタ５ｂと
第十のＰ−ＣＨ型電界効果トランジスタ４ｉと第十のＮ
−ＣＨ型電界効果トランジスタ５ｉの組はフル・スイン
グ回路を構成していることがよく判る。又、第七のＰ−
ＣＨ型電界効果トランジスタ４ｆと第七のＮ−ＣＨ型電
界効果トランジスタ５ｆ及び第一の否定回路７の組は、
図７の例えば第六のＰ−ＣＨ型電界効果トランジスタ４
ｅと第六のＮ−ＣＨ型電界効果トランジスタ５ｅと第一
の否定回路７の組でできるスイッチと同じ構成になって
いる。そして、図７ではスイッチがオン、オフするのは
インバーティング・バッファの電流であるのに対して、
図９ではフル・スイング回路に変わっているだけの違い
しかない。従って、第七のＰ−ＣＨ型電界効果トランジ
スタ４ｆと第七のＮ−ＣＨ型電界効果トランジスタ５ｆ
だけをオンにし、第八のＰ−ＣＨ型電界効果トランジス
タ４ｇと第八のＮ−ＣＨ型電界効果トランジスタ５ｇ、
第九のＰ−ＣＨ型電界効果トランジスタ４ｈと第九のＮ
−ＣＨ型電界効果トランジスタ５ｈをオフにしておけ
ば、図９の構成は図３の構成と同じになる。そして、他
のスイッチを構成する電界効果トランジスタもオンにす
れば、フル・スイング回路が複数接続されることになる
ので、図４における、コンデンサの端子電圧が第二のイ
ンバーティング・バッファの閾値に達した後のコンデン
サの端子電圧の変化がより加速される。
【００３６】尚、例えば第三のＰ−ＣＨ型電界効果トラ
ンジスタ４ｂ、第七のＰ−ＣＨ型電界効果トランジスタ
４ｆ、第九のＰ−ＣＨ型電界効果トランジスタ４ｉには
同じ電流が流れ、第三のＮ−ＣＨ型電界効果トランジス
タ５ｂ、第七のＮ−ＣＨ型電界効果トランジスタ５ｆ、
第九のＮ−ＣＨ型電界効果トランジスタ５ｉには同じ電
流が流れるので、これらの大きさは同じにしておくのが
望ましい。もし、大きさが異なる電界効果トランジスタ
を使用した場合には、その最小のもので電流容量が決ま
ってしまい、他を大きくした効果はなくなるので注意を
要する。
ンジスタ４ｂ、第七のＰ−ＣＨ型電界効果トランジスタ
４ｆ、第九のＰ−ＣＨ型電界効果トランジスタ４ｉには
同じ電流が流れ、第三のＮ−ＣＨ型電界効果トランジス
タ５ｂ、第七のＮ−ＣＨ型電界効果トランジスタ５ｆ、
第九のＮ−ＣＨ型電界効果トランジスタ５ｉには同じ電
流が流れるので、これらの大きさは同じにしておくのが
望ましい。もし、大きさが異なる電界効果トランジスタ
を使用した場合には、その最小のもので電流容量が決ま
ってしまい、他を大きくした効果はなくなるので注意を
要する。
【００３７】最後に、図９においては第一のＰ−ＣＨ型
電界効果トランジスタ４と第一のＮ−ＣＨ型電界効果ト
ランジスタ５とからなるインバーティング・バッファに
はスイッチを設けていないので、スイッチの開閉は自由
である。
電界効果トランジスタ４と第一のＮ−ＣＨ型電界効果ト
ランジスタ５とからなるインバーティング・バッファに
はスイッチを設けていないので、スイッチの開閉は自由
である。
【００３８】図１０は、本発明の遅延回路の第六の実施
の形態である。図１０において、４は第一のＰ−ＣＨ型
電界効果トランジスタ、４ａは第二のＰ−ＣＨ型電界効
果トランジスタ、４ｂは第三のＰ−ＣＨ型電界効果トラ
ンジスタ、４ｃは第四のＰ−ＣＨ型電界効果トランジス
タ、４ｄは第五のＰ−ＣＨ型電界効果トランジスタ、４
ｅは第六のＰ−ＣＨ型電界効果トランジスタ、４ｆは第
七のＰ−ＣＨ型電界効果トランジスタ、４ｇは第八のＰ
−ＣＨ型電界効果トランジスタ、４ｈは第九のＰ−ＣＨ
型電界効果トランジスタ、４ｉは第十のＰ−ＣＨ型電界
効果トランジスタ、４ｊは第十一のＰ−ＣＨ型電界効果
トランジスタ、４ｋは第十二のＰ−ＣＨ型電界効果トラ
ンジスタ、５は第一のＮ−ＣＨ型電界効果トランジス
タ、５ａは第二のＮ−ＣＨ型電界効果トランジスタ、５
ｂは第三のＮ−ＣＨ型電界効果トランジスタ、５ｃは第
四のＮ−ＣＨ型電界効果トランジスタ、５ｄは第五のＮ
−ＣＨ型電界効果トランジスタ、５ｅは第六のＮ−ＣＨ
型電界効果トランジスタ、５ｆは第七のＮ−ＣＨ型電界
効果トランジスタ、５ｇは第八のＮ−ＣＨ型電界効果ト
ランジスタ、５ｈは第九のＮ−ＣＨ型電界効果トランジ
スタ、５ｉは第十のＮ−ＣＨ型電界効果トランジスタ、
５ｊは第十一のＮ−ＣＨ型電界効果トランジスタ、５ｋ
は第十二のＮ−ＣＨ型電界効果トランジスタ、７は第一
の否定回路、７ａは第二の否定回路、７ｂは第三の否定
回路である。
の形態である。図１０において、４は第一のＰ−ＣＨ型
電界効果トランジスタ、４ａは第二のＰ−ＣＨ型電界効
果トランジスタ、４ｂは第三のＰ−ＣＨ型電界効果トラ
ンジスタ、４ｃは第四のＰ−ＣＨ型電界効果トランジス
タ、４ｄは第五のＰ−ＣＨ型電界効果トランジスタ、４
ｅは第六のＰ−ＣＨ型電界効果トランジスタ、４ｆは第
七のＰ−ＣＨ型電界効果トランジスタ、４ｇは第八のＰ
−ＣＨ型電界効果トランジスタ、４ｈは第九のＰ−ＣＨ
型電界効果トランジスタ、４ｉは第十のＰ−ＣＨ型電界
効果トランジスタ、４ｊは第十一のＰ−ＣＨ型電界効果
トランジスタ、４ｋは第十二のＰ−ＣＨ型電界効果トラ
ンジスタ、５は第一のＮ−ＣＨ型電界効果トランジス
タ、５ａは第二のＮ−ＣＨ型電界効果トランジスタ、５
ｂは第三のＮ−ＣＨ型電界効果トランジスタ、５ｃは第
四のＮ−ＣＨ型電界効果トランジスタ、５ｄは第五のＮ
−ＣＨ型電界効果トランジスタ、５ｅは第六のＮ−ＣＨ
型電界効果トランジスタ、５ｆは第七のＮ−ＣＨ型電界
効果トランジスタ、５ｇは第八のＮ−ＣＨ型電界効果ト
ランジスタ、５ｈは第九のＮ−ＣＨ型電界効果トランジ
スタ、５ｉは第十のＮ−ＣＨ型電界効果トランジスタ、
５ｊは第十一のＮ−ＣＨ型電界効果トランジスタ、５ｋ
は第十二のＮ−ＣＨ型電界効果トランジスタ、７は第一
の否定回路、７ａは第二の否定回路、７ｂは第三の否定
回路である。
【００３９】図１０の構成において、第一のＰ−ＣＨ型
電界効果トランジスタ４と第一のＮ−ＣＨ型電界効果ト
ランジスタ５の組は図３の第一のインバーティング・バ
ッファに対応し、第二のＰ−ＣＨ型電界効果トランジス
タ４ａと第二のＮ−ＣＨ型電界効果トランジスタ５ａの
組は図３の第二のインバーティング・バッファに対応
し、第六のＰ−ＣＨ型電界効果トランジスタ４ｅと第六
のＮ−ＣＨ型電界効果トランジスタ５ｅは図３のコンデ
ンサに対応する。又、第三のＰ−ＣＨ型電界効果トラン
ジスタ４ｂと第三のＮ−ＣＨ型電界効果トランジスタ５
ｂと第十のＰ−ＣＨ型電界効果トランジスタ４ｉと第十
のＮ−ＣＨ型電界効果トランジスタ５ｉを組として見る
と図３のフル・スイング回路に対応する。更に、第三の
Ｐ−ＣＨ型電界効果トランジスタ４ｂと第三のＮ−ＣＨ
型電界効果トランジスタ５ｂの組は図２の、例えば、第
三のインバーティング・バッファに対応し、第七のＰ−
ＣＨ型電界効果トランジスタ４ｆと第七のＮ−ＣＨ型電
界効果トランジスタ５ｆ及び第一の否定回路７の組は図
２のスイッチに対応するので、第三のＰ−ＣＨ型電界効
果トランジスタ４ｂと第三のＮ−ＣＨ型電界効果トラン
ジスタ５ｂと第七のＰ−ＣＨ型電界効果トランジスタ４
ｆと第七のＮ−ＣＨ型電界効果トランジスタ５ｆ及び第
一の否定回路７を組として見ると、図７に示した、イン
バーティング・バッファの電源側とアース側に直列にス
イッチを挿入した構成に対応する。以下、残りの電界効
果トランジスタ及び否定回路も同様に機能するので、図
１０の構成は図２と図３の原理を図９とは異なる形で組
み合わせたものである。何故なら、例えば第七のＰ−Ｃ
Ｈ型電界効果トランジスタ４ｆと第七のＮ−ＣＨ型電界
効果トランジスタ５ｆを除去或いはオフにしてみると、
第三のＰ−ＣＨ型電界効果トランジスタ４ｂと第三のＮ
−ＣＨ型電界効果トランジスタ５ｂと第十のＰ−ＣＨ型
電界効果トランジスタ４ｉと第十のＮ−ＣＨ型電界効果
トランジスタ５ｉの組はフル・スイング回路を構成して
いることがよく判る。又、例えば第十のＰ−ＣＨ型電界
効果トランジスタ４ｉと第十のＮ−ＣＨ型電界効果トラ
ンジスタ５ｉを除去して見ると、第三のＰ−ＣＨ型電界
効果トランジスタ４ｂと第三のＮ−ＣＨ型電界効果トラ
ンジスタ５ｂと第七のＰ−ＣＨ型電界効果トランジスタ
４ｆと第七のＮ−ＣＨ型電界効果トランジスタ５ｆとイ
ンバーティング・バッファ７の組は図７に示した、イン
バーティング・バッファの電源側とアース側に直列にス
イッチを挿入した構成になっていることがよく判る。
電界効果トランジスタ４と第一のＮ−ＣＨ型電界効果ト
ランジスタ５の組は図３の第一のインバーティング・バ
ッファに対応し、第二のＰ−ＣＨ型電界効果トランジス
タ４ａと第二のＮ−ＣＨ型電界効果トランジスタ５ａの
組は図３の第二のインバーティング・バッファに対応
し、第六のＰ−ＣＨ型電界効果トランジスタ４ｅと第六
のＮ−ＣＨ型電界効果トランジスタ５ｅは図３のコンデ
ンサに対応する。又、第三のＰ−ＣＨ型電界効果トラン
ジスタ４ｂと第三のＮ−ＣＨ型電界効果トランジスタ５
ｂと第十のＰ−ＣＨ型電界効果トランジスタ４ｉと第十
のＮ−ＣＨ型電界効果トランジスタ５ｉを組として見る
と図３のフル・スイング回路に対応する。更に、第三の
Ｐ−ＣＨ型電界効果トランジスタ４ｂと第三のＮ−ＣＨ
型電界効果トランジスタ５ｂの組は図２の、例えば、第
三のインバーティング・バッファに対応し、第七のＰ−
ＣＨ型電界効果トランジスタ４ｆと第七のＮ−ＣＨ型電
界効果トランジスタ５ｆ及び第一の否定回路７の組は図
２のスイッチに対応するので、第三のＰ−ＣＨ型電界効
果トランジスタ４ｂと第三のＮ−ＣＨ型電界効果トラン
ジスタ５ｂと第七のＰ−ＣＨ型電界効果トランジスタ４
ｆと第七のＮ−ＣＨ型電界効果トランジスタ５ｆ及び第
一の否定回路７を組として見ると、図７に示した、イン
バーティング・バッファの電源側とアース側に直列にス
イッチを挿入した構成に対応する。以下、残りの電界効
果トランジスタ及び否定回路も同様に機能するので、図
１０の構成は図２と図３の原理を図９とは異なる形で組
み合わせたものである。何故なら、例えば第七のＰ−Ｃ
Ｈ型電界効果トランジスタ４ｆと第七のＮ−ＣＨ型電界
効果トランジスタ５ｆを除去或いはオフにしてみると、
第三のＰ−ＣＨ型電界効果トランジスタ４ｂと第三のＮ
−ＣＨ型電界効果トランジスタ５ｂと第十のＰ−ＣＨ型
電界効果トランジスタ４ｉと第十のＮ−ＣＨ型電界効果
トランジスタ５ｉの組はフル・スイング回路を構成して
いることがよく判る。又、例えば第十のＰ−ＣＨ型電界
効果トランジスタ４ｉと第十のＮ−ＣＨ型電界効果トラ
ンジスタ５ｉを除去して見ると、第三のＰ−ＣＨ型電界
効果トランジスタ４ｂと第三のＮ−ＣＨ型電界効果トラ
ンジスタ５ｂと第七のＰ−ＣＨ型電界効果トランジスタ
４ｆと第七のＮ−ＣＨ型電界効果トランジスタ５ｆとイ
ンバーティング・バッファ７の組は図７に示した、イン
バーティング・バッファの電源側とアース側に直列にス
イッチを挿入した構成になっていることがよく判る。
【００４０】そして、図１０における第三のＰ−ＣＨ型
電界効果トランジスタ４ｂ、第三のＮ−ＣＨ型電界効果
トランジスタ５ｂ、第七のＰ−ＣＨ型電界効果トランジ
スタ４ｆ、第七のＮ−ＣＨ型電界効果トランジスタ５
ｆ、第十のＰ−ＣＨ型電界効果トランジスタ４ｉ、第十
のＮ−ＣＨ型電界効果トランジスタ５ｉ及び否定回路の
組が図９における第三のＰ−ＣＨ型電界効果トランジス
タ４ｂ、第三のＮ−ＣＨ型電界効果トランジスタ５ｂ、
第七のＰ−ＣＨ型電界効果トランジスタ４ｆ、第七のＮ
−ＣＨ型電界効果トランジスタ５ｆ、第十のＰ−ＣＨ型
電界効果トランジスタ４ｉ、第十のＮ−ＣＨ型電界効果
トランジスタ５ｉ及び否定回路の組と異なるのは、図９
では第七のＰ−ＣＨ型電界効果トランジスタ４ｆと第十
のＰ−ＣＨ型電界効果トランジスタ４ｉ及び第七のＮ−
ＣＨ型電界効果トランジスタ５ｆと第十のＮ−ＣＨ型電
界効果トランジスタ５ｉが直列に接続されていたのに対
して、図１０では第七のＰ−ＣＨ型電界効果トランジス
タ４ｆと第十のＰ−ＣＨ型電界効果トランジスタ４ｉ及
び第七のＮ−ＣＨ型電界効果トランジスタ５ｆと第十の
Ｎ−ＣＨ型電界効果トランジスタ５ｉが並列に接続され
ている点である。従って、フル・スイング回路はスイッ
チを構成するトランジスタのオン、オフとは無関係に動
作し、スイッチがオンになった時にはそのオン電流がイ
ンバーティング・バッファを構成する第三のＰ−ＣＨ型
電界効果トランジスタ４ｂ及び第三のＮ−ＣＨ型電界効
果トランジスタ５ｂを流れることになる。このため、図
１０においてはインバーティング・バッファを構成する
第三のＰ−ＣＨ型電界効果トランジスタ４ｂは第七のＰ
−ＣＨ型電界効果トランジスタ４ｆと第十のＰ−ＣＨ型
電界効果トランジスタ４ｉの電流を流し得るように設計
されていなけれはならない。このことは第三のＮ−ＣＨ
型電界効果トランジスタ５ｂについても同様である。
電界効果トランジスタ４ｂ、第三のＮ−ＣＨ型電界効果
トランジスタ５ｂ、第七のＰ−ＣＨ型電界効果トランジ
スタ４ｆ、第七のＮ−ＣＨ型電界効果トランジスタ５
ｆ、第十のＰ−ＣＨ型電界効果トランジスタ４ｉ、第十
のＮ−ＣＨ型電界効果トランジスタ５ｉ及び否定回路の
組が図９における第三のＰ−ＣＨ型電界効果トランジス
タ４ｂ、第三のＮ−ＣＨ型電界効果トランジスタ５ｂ、
第七のＰ−ＣＨ型電界効果トランジスタ４ｆ、第七のＮ
−ＣＨ型電界効果トランジスタ５ｆ、第十のＰ−ＣＨ型
電界効果トランジスタ４ｉ、第十のＮ−ＣＨ型電界効果
トランジスタ５ｉ及び否定回路の組と異なるのは、図９
では第七のＰ−ＣＨ型電界効果トランジスタ４ｆと第十
のＰ−ＣＨ型電界効果トランジスタ４ｉ及び第七のＮ−
ＣＨ型電界効果トランジスタ５ｆと第十のＮ−ＣＨ型電
界効果トランジスタ５ｉが直列に接続されていたのに対
して、図１０では第七のＰ−ＣＨ型電界効果トランジス
タ４ｆと第十のＰ−ＣＨ型電界効果トランジスタ４ｉ及
び第七のＮ−ＣＨ型電界効果トランジスタ５ｆと第十の
Ｎ−ＣＨ型電界効果トランジスタ５ｉが並列に接続され
ている点である。従って、フル・スイング回路はスイッ
チを構成するトランジスタのオン、オフとは無関係に動
作し、スイッチがオンになった時にはそのオン電流がイ
ンバーティング・バッファを構成する第三のＰ−ＣＨ型
電界効果トランジスタ４ｂ及び第三のＮ−ＣＨ型電界効
果トランジスタ５ｂを流れることになる。このため、図
１０においてはインバーティング・バッファを構成する
第三のＰ−ＣＨ型電界効果トランジスタ４ｂは第七のＰ
−ＣＨ型電界効果トランジスタ４ｆと第十のＰ−ＣＨ型
電界効果トランジスタ４ｉの電流を流し得るように設計
されていなけれはならない。このことは第三のＮ−ＣＨ
型電界効果トランジスタ５ｂについても同様である。
【００４１】このように設計しておけば、図１０の構成
においては、各々のスイッチのオン、オフの制御によっ
てコンデンサである第六のＰ−ＣＨ型電界効果トランジ
スタ４ｅと第六のＮ−ＣＨ型電界効果トランジスタ５ｅ
とに充放電電流を流すインバーティング・バッファの数
を可変にできると同時に、フル・スイング動作を行なわ
せることができる。
においては、各々のスイッチのオン、オフの制御によっ
てコンデンサである第六のＰ−ＣＨ型電界効果トランジ
スタ４ｅと第六のＮ−ＣＨ型電界効果トランジスタ５ｅ
とに充放電電流を流すインバーティング・バッファの数
を可変にできると同時に、フル・スイング動作を行なわ
せることができる。
【００４２】尚、図１０では、インバーティング・バッ
ファを構成する第三のＰ−ＣＨ型電界効果トランジスタ
４ｂ、第三のＮ−ＣＨ型電界効果トランジスタ５ｂの
組、第四のＰ−ＣＨ型電界効果トランジスタ４ｃ、第四
のＮ−ＣＨ型電界効果トランジスタ５ｃの組、第五のＰ
−ＣＨ型電界効果トランジスタ４ｄ、第五のＮ−ＣＨ型
電界効果トランジスタ５ｄの組に対して全てフル・スイ
ング動作をさせるためのトランジスタを付加している
が、これは必須なことではなく、いずれかのインバーテ
ィング・バッファに付加するだけでもよい。
ファを構成する第三のＰ−ＣＨ型電界効果トランジスタ
４ｂ、第三のＮ−ＣＨ型電界効果トランジスタ５ｂの
組、第四のＰ−ＣＨ型電界効果トランジスタ４ｃ、第四
のＮ−ＣＨ型電界効果トランジスタ５ｃの組、第五のＰ
−ＣＨ型電界効果トランジスタ４ｄ、第五のＮ−ＣＨ型
電界効果トランジスタ５ｄの組に対して全てフル・スイ
ング動作をさせるためのトランジスタを付加している
が、これは必須なことではなく、いずれかのインバーテ
ィング・バッファに付加するだけでもよい。
【００４３】以上、本発明の遅延回路の構成を説明し
た。上記においては、インバーティング・バッファ基に
遅延回路を構成する例について説明してきたが、バッフ
ァの形式はこれには限定されず、ノン・インバーティン
グ・バッファであっても差し支えない。そして、ノン・
インバーティング・バッファをインバーティング・バッ
ファ２段で構成した場合、図７の第六のＰ−ＣＨ型電界
効果トランジスタ４ｅと第六のＮ−ＣＨ型電界効果トラ
ンジスタ５ｅと第一の否定回路に対応するスイッチはそ
のいずれか１段に設ければよく、フル・スイング回路を
構成する場合にも、図３の第二のＰ−ＣＨ型電界効果ト
ランジスタ４ａと第二のＮ−ＣＨ型電界効果トランジス
タ５ａに対応する回路をそのいずれか１段に設ければよ
い。又、図６のように、スイッチをトランスミッション
・ゲートで実現する場合にはノン・インバーティング・
バッファの出力端子に直列にトランスミッション・ゲー
トを挿入すればよい。
た。上記においては、インバーティング・バッファ基に
遅延回路を構成する例について説明してきたが、バッフ
ァの形式はこれには限定されず、ノン・インバーティン
グ・バッファであっても差し支えない。そして、ノン・
インバーティング・バッファをインバーティング・バッ
ファ２段で構成した場合、図７の第六のＰ−ＣＨ型電界
効果トランジスタ４ｅと第六のＮ−ＣＨ型電界効果トラ
ンジスタ５ｅと第一の否定回路に対応するスイッチはそ
のいずれか１段に設ければよく、フル・スイング回路を
構成する場合にも、図３の第二のＰ−ＣＨ型電界効果ト
ランジスタ４ａと第二のＮ−ＣＨ型電界効果トランジス
タ５ａに対応する回路をそのいずれか１段に設ければよ
い。又、図６のように、スイッチをトランスミッション
・ゲートで実現する場合にはノン・インバーティング・
バッファの出力端子に直列にトランスミッション・ゲー
トを挿入すればよい。
【００４４】更に、上記で一貫して電流出力型のバッフ
ァで説明したが、電圧出力型のバッファもある。これに
ついても、スイッチの設け方、フル・スイング回路の構
成の仕方は本質的に上記の方法と同じである。
ァで説明したが、電圧出力型のバッファもある。これに
ついても、スイッチの設け方、フル・スイング回路の構
成の仕方は本質的に上記の方法と同じである。
【００４５】尚、上記では、スイッチの構成要素の一つ
について「否定回路」と呼んだが、これはインバーティ
ング・バッファと本質的に同じものである。ただ、遅延
回路の構成において、例えば図１の第一、第二のインバ
ーティング・バッファとは区別した方が説明上明瞭にな
ることを考慮して、名称を変えただけである。
について「否定回路」と呼んだが、これはインバーティ
ング・バッファと本質的に同じものである。ただ、遅延
回路の構成において、例えば図１の第一、第二のインバ
ーティング・バッファとは区別した方が説明上明瞭にな
ることを考慮して、名称を変えただけである。
【００４６】図１１は、本発明のデジタル位相ロック回
路の実施の形態である。図１１において、１０はリング
発振回路、２０は位相比較回路、３０はアップ・ダウン
・計数回路（図ではＵ／Ｄ計数回路）４０は分周回路で
ある。又、リング発振回路は遅延回路１１と否定回路１
２とによって構成される。
路の実施の形態である。図１１において、１０はリング
発振回路、２０は位相比較回路、３０はアップ・ダウン
・計数回路（図ではＵ／Ｄ計数回路）４０は分周回路で
ある。又、リング発振回路は遅延回路１１と否定回路１
２とによって構成される。
【００４７】図１１のデジタル位相ロック回路は、入力
クロックに対してリング発振回路の出力を分周した信号
との位相を比較し、両者の位相関係によってアップ・ダ
ウン計数回路の計数を歩進させたり、後退させる。該ア
ップ・ダウン計数回路の出力である２進数を遅延回路の
遅延時間を選択するスイッチのオン、オフ信号として供
給する。従って、アップ・ダウン計数回路から出力する
ビット数は遅延回路のスイッチの数に等しい。図１０の
ように、アップ・ダウン計数回路が３ビットの計数値を
出力し、例えば、図５の構成の遅延回路が図１０の遅延
回路１１として使用されているものとすれば、該３ビッ
トの計数値の１ビットずつを図５のトランスミッション
・ゲートの一方の端子に供給する。尚、各々のトランス
ミッション・ゲートのもう一方の端子は共通電位に設定
される。これによって、遅延回路の遅延時間を選択する
ことができる。
クロックに対してリング発振回路の出力を分周した信号
との位相を比較し、両者の位相関係によってアップ・ダ
ウン計数回路の計数を歩進させたり、後退させる。該ア
ップ・ダウン計数回路の出力である２進数を遅延回路の
遅延時間を選択するスイッチのオン、オフ信号として供
給する。従って、アップ・ダウン計数回路から出力する
ビット数は遅延回路のスイッチの数に等しい。図１０の
ように、アップ・ダウン計数回路が３ビットの計数値を
出力し、例えば、図５の構成の遅延回路が図１０の遅延
回路１１として使用されているものとすれば、該３ビッ
トの計数値の１ビットずつを図５のトランスミッション
・ゲートの一方の端子に供給する。尚、各々のトランス
ミッション・ゲートのもう一方の端子は共通電位に設定
される。これによって、遅延回路の遅延時間を選択する
ことができる。
【００４８】遅延回路の選択された遅延時間をτd と
し、否定回路１２の遅延時間をτg とすれば、リング発
振器１０の発振周波数は１／〔２（τd ＋τg ）〕であ
るので、上記のように遅延回路の遅延時間をアップ・ダ
ウン計数回路の出力によって選択すれば、リング発振器
の発振周波数を可変できる。そして、入力クロックとリ
ング発振器の出力を分周した信号の位相差が最も小さく
なる該リング発振器の出力が出力クロックとなる。この
ことは、デジタル位相ロック回路の出力クロックの安定
性は遅延回路において選択できる遅延時間の精度に左右
されるということを意味する。
し、否定回路１２の遅延時間をτg とすれば、リング発
振器１０の発振周波数は１／〔２（τd ＋τg ）〕であ
るので、上記のように遅延回路の遅延時間をアップ・ダ
ウン計数回路の出力によって選択すれば、リング発振器
の発振周波数を可変できる。そして、入力クロックとリ
ング発振器の出力を分周した信号の位相差が最も小さく
なる該リング発振器の出力が出力クロックとなる。この
ことは、デジタル位相ロック回路の出力クロックの安定
性は遅延回路において選択できる遅延時間の精度に左右
されるということを意味する。
【００４９】従って、既に詳述した如く、本発明の遅延
回路は選択できる遅延時間の精度を高くできる上、遅延
回路で生ずる波形歪みも大幅に改善できるので、デジタ
ル位相ロック回路の安定性も大幅に改善することが可能
になる。
回路は選択できる遅延時間の精度を高くできる上、遅延
回路で生ずる波形歪みも大幅に改善できるので、デジタ
ル位相ロック回路の安定性も大幅に改善することが可能
になる。
【００５０】尚、図１１において、分周回路は省略する
ことも可能であるが、リング発振器の発振周波数を入力
クロックより高く設定した方がデジタル位相ロック回路
の安定度を向上できるので、分周回路を使用する方が望
ましい。
ことも可能であるが、リング発振器の発振周波数を入力
クロックより高く設定した方がデジタル位相ロック回路
の安定度を向上できるので、分周回路を使用する方が望
ましい。
【００５１】
【発明の効果】以上詳述した如く、選択できる遅延時間
の精度が高く、波形歪みも小さい遅延回路を実現するこ
とができる。これにより、クロックとデータ信号の位相
調整、データ信号間の位相調整を精密に行なうことが可
能になる。
の精度が高く、波形歪みも小さい遅延回路を実現するこ
とができる。これにより、クロックとデータ信号の位相
調整、データ信号間の位相調整を精密に行なうことが可
能になる。
【００５２】又、上記遅延回路をデジタル位相ロック回
路のリング発振器に使用することによって、デジタル位
相ロック回路の安定度を向上させることができる。
路のリング発振器に使用することによって、デジタル位
相ロック回路の安定度を向上させることができる。
【図１】 本発明の遅延回路の第一の原理。
【図２】 本発明の遅延回路の第二の原理。
【図３】 本発明の遅延回路の第三の原理。
【図４】 図３の構成の動作を説明する図。
【図５】 本発明の遅延回路の第一の実施の形態。
【図６】 本発明の遅延回路の第二の実施の形態。
【図７】 本発明の遅延回路の第三の実施の形態。
【図８】 本発明の遅延回路の第四の実施の形態。
【図９】 本発明の遅延回路の第五の実施の形態。
【図１０】 本発明の遅延回路の第六の実施の形態。
【図１１】 本発明のデジタル位相ロック回路の実施の
形態。
形態。
【図１２】 従来の遅延回路（その１）。
【図１３】 従来の遅延回路（その２）。
【図１４】 従来の遅延回路（その３）。
【図１５】 従来の遅延回路の問題点を説明する図。
１ 第一のインバーティング・バッファ １ａ 第二のインバーティング・バッファ ２ 第一のスイッチ ２ａ 第二のスイッチ ２ｂ 第三のスイッチ ３ 第一のコンデンサ ３ｂ 第二のコンデンサ ３ｃ 第三のコンデンサ
Claims (8)
- 【請求項１】 第一のバッファ・ゲートと、第二のバッ
ファ・ゲートと、 第一のバッファ・ゲートの出力端子と第二のバッファ・
ゲートの入力端子とを接続する信号線と所定の電位に設
定された点との間に接続される、スイッチとコンデンサ
との少なくとも一つの直列接続体とを有する構成を備え
ることを特徴とする遅延回路。 - 【請求項２】 バッファ・ゲートとスイッチとの直列接
続体を並列に接続した並列接続体と、 該並列接続体の出力端子と所定の電位に設定された点と
の間に接続されるコンデンサと、 該直列接続体を構成するバッファ・ゲートとは異なる、
該並列接続体の出力端子に入力端子を接続されるバッフ
ァ・ゲートとを備えることを特徴とする遅延回路。 - 【請求項３】 第一のバッファ・ゲートと、 第二のバッファ・ゲートと、 該第一のバッファ・ゲートの出力端子と該第二のバッフ
ァ・ゲートの入力端子とを接続する信号線と所定の電位
に設定された点との間に接続されるコンデンサと、 該第一のバッファ・ゲートの入力端子に入力端子を接続
され、該第二のバッファ・ゲートの入力端子に出力端子
を接続される第三のバッファ・ゲートと、 該第三のバッファ・ゲートの電流流入側の端子に直列に
挿入される第一のスイッチと、該第三のバッファ・ゲー
トの電流流出側に直列に挿入される第二のスイッチとを
有する構成を有し、該第二のバッファ・ゲートの出力電
位によって該第一及び第二のスイッチの開閉を制御し、
且つ、該第一及び第二のスイッチの開閉を逆に制御する
フル・スイング回路と、を備えることを特徴とする遅延
回路。 - 【請求項４】 請求項１記載の遅延回路において、 請求項３記載のフル・スイング回路を設け、 該フル・スイング回路を構成する第三のバッファ・ゲー
トの入力端子を前記第一のバッファ・ゲートの入力端子
に接続し、該フル・スイング回路を構成する第三のバッ
ファ・ゲートの出力端子を前記第二のバッファ・ゲート
の入力端子に接続することを特徴とする遅延回路。 - 【請求項５】 請求項２記載の遅延回路において、 前記並列に接続された直列接続体を構成するバッファ・
ゲートの内、少なくとも一のバッファ・ゲートを除いた
バッファ・ゲートを請求項３記載のフル・スイング回路
に置換し、 該フル・スイング回路を構成する前記第三のバッファ・
ゲートの入力端子を前記並列接続体の入力端子に接続
し、該フル・スイング回路を構成する前記第三のバッフ
ァ・ゲートの出力端子を前記並列接続体の出力端子に接
続し、 該フル・スイング回路を構成する前記第一、第二のスイ
ッチの開閉を前記直列接続体を構成するバッファ・ゲー
トとは異なる前記バッファ・ゲートの出力電位によって
制御し、且つ、該第一及び第二のスイッチの開閉状態を
逆に制御し、 更に、該フル・スイング回路の電流流入側及び電流流出
側に直列にスイッチを挿入することを特徴とする遅延回
路。 - 【請求項６】 請求項２記載の遅延回路において、 前記並列に接続された直列接続体を構成するバッファ・
ゲートの内、少なくとも一のバッファ・ゲートを除いた
バッファ・ゲートを請求項３記載のフル・スイング回路
に置換し、 該フル・スイング回路を構成する前記第三のバッファ・
ゲートの入力端子を前記並列接続体の入力端子に接続
し、該フル・スイング回路を構成する前記第三のバッフ
ァ・ゲートの出力端子を前記並列接続体の出力端子に接
続し、 該フル・スイング回路を構成する前記第一、第二のスイ
ッチの開閉を前記直列接続体を構成するバッファ・ゲー
トとは異なる前記バッファ・ゲートの出力電位によって
制御し、且つ、該第一及び第二のスイッチの開閉状態を
逆に制御し、 更に、該フル・スイング回路においてスイッチ機能を果
たす二のトランジスタに並列に、開閉が逆に制御される
スイッチ機能を果たすトランジスタを接続することを特
徴とする遅延回路。 - 【請求項７】 請求項１乃至請求項６のいずれかに記載
の遅延回路であって、 前記コンデンサは、 少なくとも一の、ドレインとソースを接続され、且つ、
接続されたドレインとソースがゲート電極より必ず高電
位になるようにされたＰ−ＣＨ型電界効果トランジスタ
と、 該Ｐ−ＣＨ型電界効果トランジスタと同数の、ドレイン
とソースを接続され、且つ接続されたドレインとソース
がゲート電極より必ず低電位になるようにされたＮ−Ｃ
Ｈ型電界効果トランジスタとを並列に接続したコンデン
サであることを特徴とする遅延回路。 - 【請求項８】 請求項１乃至請求項７のいずれかに記載
の遅延回路をリング発振器に適用し、 後述する位相比較回路の出力によってアップ・ダウン計
数回路の計数を制御し、 該アップ・ダウン計数回路の計数出力によって該遅延回
路の遅延時間を選択して該リング発振器の発振周波数を
選択し、 該リング発振器の発振出力を分周比１を含む分周回路で
分周し、 位相比較器において、該分周出力と入力クロックとの位
相を比較することを特徴とするデジタル位相ロック回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330556A JPH09172356A (ja) | 1995-12-19 | 1995-12-19 | 遅延回路及びデジタル位相ロック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330556A JPH09172356A (ja) | 1995-12-19 | 1995-12-19 | 遅延回路及びデジタル位相ロック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172356A true JPH09172356A (ja) | 1997-06-30 |
Family
ID=18233976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7330556A Withdrawn JPH09172356A (ja) | 1995-12-19 | 1995-12-19 | 遅延回路及びデジタル位相ロック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172356A (ja) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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