JP2010273186A

JP2010273186A - 遅延回路

Info

Publication number: JP2010273186A
Application number: JP2009124158A
Authority: JP
Inventors: Masahiro Yoshida; 昌弘吉田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-05-22
Filing date: 2009-05-22
Publication date: 2010-12-02
Also published as: US20100295593A1

Abstract

【課題】PVT感度が自動的に緩和される遅延回路を提供する。
【解決手段】遅延回路100は、入力インバータ回路110と出力インバータ回路120との間にnMOSトランジスタ141、142からなる容量素子を備えている。入力インバータ回路110は、電源電位VDDと接地電位VSSとの間に抵抗R1を介して直列に接続されたpMOSトランジスタPM1とnMOSトランジスタNM1とを備えている。信号線130とnMOSトランジスタ141、142のゲートとの間にpMOSトランジスタ151、152が設けられている。この構成において、入力信号がLからHに変わる場合、遅延回路のPVT感度が自動的に緩和される。
【選択図】図1

Description

本発明は遅延回路に関する。詳しくは、PVT（プロセス、電圧、温度）感度を自動的に緩和調整する遅延回路に関する。

信号間の位相調整を行うために遅延回路が使用される。
図7は、従来の遅延回路を示す図である（特許文献1）。
図7において、二つのインバーティングバッファ1、1aの間に複数のコンデンサ3、3a、3bが配置されている。図7では、3つのコンデンサ3、3a、3bが配置されている。そして、これらコンデンサ3、3a、3bと直列に接続されたスイッチ2、2a、2bの開閉によって、インバーティングバッファ1、1a間に接続されるコンデンサ容量が可変となっている。

図7の遅延回路の動作を説明する。
入力端子に矩形波が印加されるものとする。
矩形波が"１"のレベルの時、第1インバーティングバッファ1はコンデンサ（3、3a、3b）を放電させる。したがって、コンデンサ（3、3a、3b）の端子電圧は低下してゆく。コンデンサ（3、3a、3b）の端子電圧が第2インバーティングバッファ1aの閾値に達すると、第2インバーティングバッファ1aの出力は"１"になる。

一方、矩形波が"０"のレベルの時、第1インバーティングバッファ1はコンデンサ（3、3a、3b）を充電する。したがって、コンデンサ（3、3a、3b）の端子電圧は上昇してゆく。コンデンサの端子電圧が第2インバーティングバッファ1aの閾値に達すると、第2インバーティングバッファ1aの出力は"０"になる。

このように、入力信号が立ち上がってからコンデンサ（3、3a、3b）の端子電圧が第2インバーティングバッファ1aの閾値に達するまでの時間が遅延時間になる。そして、スイッチ2、2a、2bを選択的に開閉することによりコンデンサ（3、3a、3b）の容量を変えることができるため、任意の遅延時間を設定することができる。

また、図8は、図7の構成と原理的には同じであり、スイッチをトランスミッションゲート6、6a、6bで構成し、コンデンサを電界効果トランジスタ4b、4c、4d、5b、5c、5dで構成したものである。

近年、半導体装置では、動作電源電圧の低電圧化が進んでいる。
このような半導体装置では信号遅延特性の負温度特性が顕著になるなど、PVT （Process Voltage Temperature）特性による動作速度の変化が生じる。そこで、遅延回路によるタイミング調整によってPVT感度を緩和する必要がある。例えば、図7および図8の構成において、遅延調整用論理回路を設けてスイッチングの調整をし、PVT感度を緩和するようにタイミング調整を行うことが考えられる。

特開平09-172356号公報（図1、図5）

しかしながら、遅延調整用論理回路を設けてスイッチング制御を行う場合、この遅延調整用論理回路そのものがPVT感度を持つ。そして、このような回路を追加している分だけPVT感度が大きくなってしまい、PVT緩和に逆行してしまうという問題がある。

本発明の遅延回路は、第1電源に接続された駆動トランジスタを有し、入力信号が入力される入力インバータ回路と、前記入力インバータ回路の出力端子である遅延制御ノードが信号線を介して入力ノードに接続されている出力インバータ回路と、前記信号線と第2電源との間に接続された容量素子と、前記信号線と前記容量素子との間に設けられたスイッチトランジスタと、を備え、前記駆動トランジスタと前記スイッチトランジスタとは同じ導電型の半導体トランジスタであることを特徴とする。

このような構成によれば、PVT特性による駆動トランジスタの動作タイミングずれがスイッチトランジスタの動作タイミングずれによって自動的に補償される。これにより、遅延回路全体としてのPVT感度が自動的に緩和される。

本発明の第1実施形態に係る遅延回路を示す図。入力がLからHに変化するときの動作を説明するためのタイミングチャート。閾値電圧Vtpが大きくなった場合において、PVT感度の自動緩和を説明するためのタイミングチャート。閾値電圧Vtpが小さくなった場合において、PVT感度の自動緩和を説明するためのタイミングチャート。変形例1を示す図。変形例2を示す図。従来の遅延回路を示す図。従来の遅延回路を示す図。

以下、本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
（第1実施形態）
図1は、本発明の第1実施形態に係る遅延回路である。
第1実施形態は、入力信号がLからHになるときに、PVT感度を自動的に緩和する遅延回路である。
遅延回路100は、入力インバータ回路110と出力インバータ回路120との間に容量素子を備えている。
入力インバータ回路110の出力と出力インバータ回路120の入力とは信号線130によって接続されている。
入力インバータ回路110は、電源電位VDDと接地電位VSSとの間に抵抗R1を介して直列に接続されたpMOSトランジスタ（第1トランジスタ）PM1とnMOSトランジスタ（第6トランジスタ）NM1とを備えている。
ここで、pMOSトランジスタPM1と抵抗R1との接続点であって入力インバータ回路110の出力ノードを遅延制御ノード（接点）N_DCとし、その出力を出力OUT1とする。
また、出力インバータ回路120の出力を出力OUT2とする。

容量素子は、nMOSトランジスタ141、142で構成されている。
nMOSトランジスタ141、142のドレインとソースとが接続され、その接続点がアース（低電位側）に接続されている。
ここで、nMOSトランジスタ（第3トランジスタ）141によって第1容量素子が構成され、nMOSトランジスタ（第5トランジスタ）142によって第2容量素子が構成されている。

信号線130とnMOSトランジスタ141、142のゲートとの間にpMOSトランジスタ（第2トランジスタ）151と、pMOSトランジスタ（第4トランジスタ）152と、が設けられている。
pMOSトランジスタ151、152のソースは信号線130に接続され、ドレインは容量素子としてのnMOSトランジスタ141、142のゲートに接続されている。
また、pMOSトランジスタ151、152のゲートは、Lレベルで固定されている。

なお、pMOSトランジスタ151、152とnMOSトランジスタ141、142との組は、信号線130に所定数設けられている。

ここに、電源VDD（高圧側電源）が第1電源であり、接地電源（低圧側電源）が第2電源であり、pMOSトランジスタPM1が駆動トランジスタを構成し、pMOSトランジスタ151、152がスイッチトランジスタを構成する。
また、インバータ回路110の構成のうち、負荷抵抗R1およびnMOSトランジスタNM1は必須要素ではなく、選択的に削除しうるものである。

このような構成において、入力端子にLからHに変化する信号が入力される場合を説明する。
図2は、入力がLからHに変化するときの動作を説明するためのタイミングチャートである。
最初、入力がLレベルであるので、pMOSトランジスタPM1がON状態にある。
入力インバータ回路110の遅延制御ノードN_DCは電源VDDに接続されるので、出力OUT1はハイレベルである。
また、スイッチとしてのpMOSトランジスタ151、152はゲートにLレベルが印加されているのでONになっている。したがって、容量素子としてのnMOSトランジスタ141、142には電荷が充電されていく。

入力信号がLレベルからHレベルに変化し、pMOSトランジスタPM1のソース・ゲート間電位差がpMOSトランジスタPM1の閾値Vtpより小さくなると、pMOSトランジスタPM1がOFFする。
同時にnMOSトランジスタNM1がONになり、遅延制御ノードN_DCは接地電源に接続される。すると、遅延制御ノードN_DCの電位は下がるが、このとき、容量素子であるnMOSトランジスタ141、142から電荷が放電されるため、遅延制御ノードN_DCの電位は徐々に下がることになる。

遅延制御ノードN_DCの電位が下がっていき、スイッチであるpMOSトランジスタ151、152のソース・ゲート間電位差が閾値Vtpを下回ると、pMOSトランジスタ151、152がOFFになる。すると、遅延制御ノードN_DCと容量素子であるnMOSトランジスタ141、142とが切り離される。
この状態では、遅延制御ノードN_DCに容量素子（141、142）からの電荷が放電されないため、遅延制御ノードN_DCの電位は急速に下がり始める。
遅延制御ノードN_DCの電位が下がり、出力インバータ120のpMOSトランジスタの閾値Vtpまで下がると、出力インバータ回路120がONし、出力レベルOUT2はHレベルになる。

次に、本実施形態による効果として、PVT感度の自動緩和について説明する。
例えば、環境温度が低い、或いは製造プロセスにばらつきがあったりすることにより、pMOSトランジスタ（PM1、151、152）の閾値電圧Vtpが大きくなったとする。
この閾値をVtp（H）で表わす。
この場合のタイミングチャートを図3に示す。
入力がLレベルからHレベルに変化し、pMOSトランジスタPM1のソース・ゲート間電圧がVtp（H）より小さくなると入力インバータ回路110のpMOSトランジスタPM1はOFFになる。

遅延制御ノードN_DCの電位は、nMOSトランジスタ141、142からの放電を受けながら下がっていく。そして、遅延制御ノードN_DCの電位が下がり、pMOSトランジスタ151、152のソース・ゲート間電圧がVtp（H）を下回ると、pMOSトランジスタ151、152がOFFになる。
このとき、pMOSトランジスタ151、152の閾値電圧がVtp（H）になっているため、PMOSトランジスタ151、152がOFFになるタイミングは早くなる。

pMOSトランジスタ151、152が切れると、遅延制御ノードN_DCが容量素子（141、142）から切り離されるため、遅延制御ノードN_DCの電位は急速に下がる。そして、遅延制御ノードN_DCの電位が下がり、出力インバータ120のpMOSトランジスタの閾値Vtp（H）まで下がると、出力インバータ回路120がONし、出力レベルOUT2はHレベルになる。

このように、環境温度や製造プロセスによりpMOSトランジスタの閾値Vtpが大きくなることがあるが、このような場合、入力信号がLからHになる変化において、スイッチとしてのpMOSトランジスタ151、152が切れるタイミングは早くなる。
pMOSトランジスタ151、152が切れるタイミングが早くなることにより、遅延制御ノードN_DCが容量素子（141、142）から切り離されるタイミングが早くなる。
その結果として、出力OUT2の遅延タイミングのずれ量は少なくなり、PVT感度が自動的に緩和されることになる。
図3に示すように、pMOSトランジスタ151、152のスイッチが無い場合に比べて、Tだけ出力OUT2の立ち上がりが早くなる。
このように、閾値Vtp（H）になるワースト条件においてPVT感度を緩和して遅れを少なくすることができる。

次に、例えば、環境温度が高い、或いは製造プロセスにばらつきがあったりすることにより、pMOSトランジスタ（PM1、151、152）の閾値電圧Vtpが小さくなったとする。
この閾値をVtp（L）で表わす。
この場合のタイミングチャートを図4に示す。
入力がLレベルからHレベルに変化し、pMOSトランジスタPM1のソース・ゲート間電位差がVtp（L）より小さくなると入力インバータ回路110のpMOSトランジスタPM1はOFFになる。

遅延制御ノードN_DCの電位は、nMOSトランジスタ141、142からの放電を受けながら下がっていく。そして、遅延制御ノードN_DCの電位が下がり、pMOSトランジスタ151、152のソース・ゲート間電圧がVtp（L）を下回ると、pMOSトランジスタ151、152がOFFになる。
このとき、pMOSトランジスタ151、152の閾値電圧がVtp（L）に小さくなっているため、PMOSトランジスタ151、152がOFFになるタイミングは遅くなる。

pMOSトランジスタ151、152が切れると、遅延制御ノードN_DCが容量素子（141、142）から切り離されるため、遅延制御ノードN_DCの電位が急速に下がる。
そして、遅延制御ノードN_DCの電位が下がり、出力インバータ回路120のpMOSトランジスタの閾値Vtp（L）まで下がると、出力インバータ回路120がONし、出力レベルOUT2はHレベルになる。

このように、環境温度や製造プロセスによりpMOSトランジスタの閾値Vtpが小さくなることがあるが、このような場合、入力信号がLからHになる変化において、pMOSトランジスタ151、152が切れるタイミングは遅くなる。
pMOSトランジスタ151、152が切れるタイミングが遅くなることにより、遅延制御ノードN_DCが容量素子（141、142）から切り離されるタイミングが遅くなる。
pMOSトランジスタの閾値Vtpが小さくなるとインバータ回路120のONタイミングが早くなることになるが、その分、pMOSトランジスタ151、152のオフタイミングを遅らせることにより、出力OUT2の遅延タイミングのずれ量は少なくなり、PVT感度が自動的に緩和されることになる。

上記に説明したように、本第1実施形態の遅延回路100によれば、入力信号がLからHになる変化において、PVT感度による遅延タイミングのずれが自動的に緩和されることになる。

（変形例1）
上記第1実施形態では、pMOSトランジスタ151、152のゲートはLレベルで固定していた。
これに対し、所定の遅延調整用の論理回路200を別途設けて、この遅延調整用論理回路200の制御信号をpMOSトランジスタ151、152のゲートに印加するようにしてもよい。
この変形例1を図5に示す。
この構成において、複数のpMOSトランジスタ151、152のオン／オフをそれぞれ切り替えることにより、遅延制御ノードN_DCに繋がる容量素子（141、142）の数を変える。すると、この遅延回路100による遅延量を変えることができる。そして、この場合でも、遅延パスに論理回路を付加するわけではないので、上記実施形態にて説明したPVT感度の自動緩和は有効に機能する。
これにより、遅延調整用論理回路200によって遅延量を制御しながらも、PVT感度は自動的に緩和し、最適な遅延調整を行うことができる。

（変形例2）
上記実施形態では、入力信号がLからHに変化する場合にPVT感度を自動緩和する遅延回路を説明した。
これに対し、回路要素を相補的関係のものに置換することにより、入力信号がHからLに変化する場合にPVT感度を自動緩和する遅延回路にすることができる。
この構成を図6に示す。
図6において、遅延制御ノードに繋がるスイッチはnMOSトランジスタ311、312であり、容量素子はpMOSトランジスタ321、322である。

ここに、接地電源が第1電源であり、電源VDDが第2電源であり、nMOSトランジスタNM1が駆動トランジスタを構成し、nMOSトランジスタ311、312がスイッチトランジスタを構成する。

このような構成によれば、入力信号がHからLに変化する場合、すなわち、遅延制御ノードN_DCがLからHに変化する場合に遅延のPVT感度を自動緩和することができる。

なお、本発明は上記実施形態に限定されず、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれる。
たとえば、容量素子は、半導体トランジスタではなくコンデンサで構成してもよいことはもちろんである。

1…第1インバータ回路、1a…第2インバータ回路、2、2a、2b…スイッチ、3、3a、3b…コンデンサ、4b、4c、4d、5b、5c、5d…電界効果トランジスタ、6、6a、6b…トランスミッションゲート、100…遅延回路、110…入力インバータ回路、120…出力インバータ回路、130…信号線、141、142…nMOSトランジスタ、151、152…pMOSトランジスタ、200…遅延調整用論理回路、311…nMOSトランジスタ、321、322…pMOSトランジスタ、N_DC…遅延制御ノード、NM1…nMOSトランジスタ、PM1…pMOSトランジスタ、R1…抵抗。

Claims

第1電源に接続された駆動トランジスタを有し、入力信号が入力される入力インバータ回路と、
前記入力インバータ回路の出力端子である遅延制御ノードが信号線を介して入力ノードに接続されている出力インバータ回路と、
前記信号線と第2電源との間に接続された容量素子と、
前記信号線と前記容量素子との間に設けられたスイッチトランジスタと、を備え、
前記駆動トランジスタと前記スイッチトランジスタとは同じ導電型の半導体トランジスタである
ことを特徴とする遅延回路。
請求項1に記載の遅延回路において、
前記第1電源は高圧側電源であり、
前記第2電源は低圧側電源であり、
前記駆動トランジスタと前記スイッチトランジスタとはP型半導体トランジスタである
ことを特徴とする遅延回路。
請求項1に記載の遅延回路において、
前記第1電源は低圧側電源であり、
前記第2電源は高圧側電源であり、
前記駆動トランジスタと前記スイッチトランジスタとはN型半導体トランジスタである
ことを特徴とする遅延回路。
請求項1から請求項3のいずれかに記載の遅延回路において、
前記入力インバータ回路と前記出力インバータ回路との間には前記容量素子と前記スイッチトランジスタとの組が複数設けられ、
当該遅延回路の遅延調整量に応じて前記スイッチトランジスタが選択的にオンオフ制御される
ことを特徴とする遅延回路。
請求項1から請求項3のいずれかに記載の遅延回路において、
前記容量素子は、前記スイッチトランジスタとは導電型が反対の半導体トランジスタによって構成されている
ことを特徴とする遅延回路。
接点を所定の電位にセットする第1導電型の第1トランジスタと、
第1導電型であって前記接点に結合する第2トランジスタと、
前記第2トランジスタに結合し、前記第2トランジスタのゲート電位と前記接点との電位差によって前記接点への負荷状態を可変とする第1容量素子と、を備える
ことを特徴とする遅延回路。
請求項6に記載の遅延回路において、
前記容量素子は、前記第1トランジスタとは反対の導電型である第3トランジスタにより構成されている
ことを特徴とする遅延回路。
請求項6または請求項7に記載の遅延回路において、
さらに、前記第2トランジスタと同じ導電型であって前記接点に結合する第4トランジスタと、
前記第4トランジスタに結合する第2容量素子と、を備える
ことを特徴とする遅延回路。
請求項8に記載の遅延回路において、
前記第2容量素子は、前記第1トランジスタとは反対の導電型である第5トランジスタにより構成されている
ことを特徴とする遅延回路。
請求項6から請求項9のいずれかに記載の遅延回路において、
さらに、前記第１導電型とは反対の導電型であって前記接点に結合した第6トランジスタを備え、
前記第1トランジスタと前記第6トランジスタとによりインバータ回路が構成されている
ことを特徴とする遅延回路。
請求項10に記載の遅延回路において、
前記接点と前記第6トランジスタの間にさらに抵抗素子を備える
ことを特徴とする遅延回路。
請求項8に記載の遅延回路において、
前記第2トランジスタのゲート電位と前記第4トランジスタのゲート電位とを相補電位とする
ことを特徴とする遅延回路。