JP2010056677A - デューティ可変回路 - Google Patents

Abstract

【課題】低電力、小面積で実現するデューティ可変回路を提供する。
【解決手段】それぞれ一対の相補型のトランジスタを有する第１のCMOSインバータ回路と、第２のCMOSインバータ回路と、前記第１のCMOSインバータ回路と第２のCMOSインバータ回路の間に直列接続され、ゲートがグランドに接続されたPMOSトランジスタと、前記第２のCMOSインバータ回路に接続された第３のインバータ回路と、前記第２のCMOSインバータ回路への電源及びグランドの供給がそれぞれ制御できる第１及び第２のスイッチを有する。前記第３のインバータ回路の出力信号を用いて前記第１、第２のスイッチの開閉を切り替えることによって、前記第２のCMOSインバータ回路の入力信号の論理が遷移する際の前記第２のCMOSインバータ回路の貫通電流を低減する。
【選択図】図４

Description

本発明は、デューティ可変回路に関する。

ロジック回路やシンセサイザー等の回路の合成/設計の段階において、信号位相やタイミングのマージンを確保するために信号経路に遅延回路を挿入する場合がある。

例えば、遅延回路として、図１に示すように単にインバータチェーン（図１（Ａ））や遅延素子（図１（Ｂ））を利用して構成することが可能である。しかし、これらの遅延回路を単に利用する場合は、消費電力が増加してしまう。特に、遅延素子として抵抗や容量素子を用いる場合は、回路面積が増加するだけでなく、波形が鈍ることを利用して等価的に遅延を生じさせるために、ロジック回路の貫通電流が増加してしまうという問題がある。

図２、図３にそれぞれデジタル回路、アナログ回路で構成した従来のデューティ（Duty）可変回路の例を示す。

図２は、デジタル回路で構成した一般的なデューティ可変回路である。図２（Ａ）に示すように、入力信号を図１（Ａ）のインバータチェーン１で遅延させた信号INDとそのままの入力信号INの論理積をとることによって、図２（Ｂ）に示すようにデューティを変化させている（この場合は、入力信号INのIから出力信号OUTのIIへHigh幅を減少させることで、デューティを減少させている）。

図２の従来例は、インバータチェーン１の段数を変えることにより、デューティを可変にすることができる。しかし、この構成では、インバータにより遅延を生成させるため、特に大きくデューティを変化させたい場合には、多くのインバータチェーンが必要となり、回路規模が大きく、また消費電力も大きくなる。

図３は、アナログ回路で構成した特許文献１に示される公知例であり、特許文献１の図１の回路図、図２の波形図を、それぞれ図３（Ａ）、図３（Ｂ）に再掲した図である。

図３（Ａ）におけるバイアス電位３で入力信号を電圧的にシフトさせ、出力差動信号のクロスポイントをずらすことでデューティを可変にさせている。この回路は定常電流を必要とし、また抵抗素子も必要である。このため、消費電流も回路規模も大きくなる。

その他の従来技術として特許文献２,３,４に記載の発明がある。これらの発明は、インバータ回路において信号遷移時に貫通電流を削減することが示されている。しかし、入力信号に対してそのデューティを可変とする回路構成は示されていない。
特開平11-136104号公報 特開2000−22517号公報 特開2002-271184号公報 特開2005-175540号公報

上記に鑑みて、本願発明の目的は、低電力、小面積で実現するデューティ可変回路を提供することにある。

デューティ可変回路は、それぞれ一対の相補型のトランジスタを有する第１のCMOSインバータ回路と、第２のCMOSインバータ回路と、前記第１のCMOSインバータ回路と第２のCMOSインバータ回路の間に直列接続され、ゲートがグランドに接続されたPMOSトランジスタと、前記第２のCMOSインバータ回路に接続された第３のインバータ回路と、前記第２のCMOSインバータ回路への電源及びグランドの供給がそれぞれ制御できる第１及び第２のスイッチを有する。

そして、前記第３のインバータ回路の出力信号を用いて前記第１、第２のスイッチの開閉を切り替えることによって、前記第２のCMOSインバータ回路の入力信号の論理が遷移する際の前記第２のCMOSインバータ回路の貫通電流を低減する。

上記構成は、抵抗や容量を用いず、小規模のトランジスタのみを有しているため、従来よりも低電力、かつ小面積のデューティ可変回路が提供できる。また、インバータ間に挿入する直列トランジスタのタイプ（PMOS or NMOS）、サイズ（W/L）、個数、及びゲート電位の調整によって、デューティを制御することも可能である。

以下、図面を用いて実施例を説明する。

以下の説明する実施例は発明の理解のためのものであって、技術的範囲がかかる実施例に限定されるものではない。

[第１の実施例]
図４に示す実施例は、４つのインバータ回路inv1〜inv4を有している。４つのインバータ回路inv1〜inv4は、図示のように第1のインバータ回路inv1から第4のインバータ回路inv4までを順に直列に接続している。

少なくとも第１及び第２のインバータ回路inv1,inv2はそれぞれ一対の相補型のトランジスタで構成される。

第２のCMOSインバータ回路inv2（以下、inv2とする）の電源及びグランドを切断するスイッチMPS、MNS、及び、第１のCMOSインバータ回路inv1（同inv1）の出力とinv2の入力の間（信号o1−o1r間）にゲートをグランドに固定させたPMOSトランジスタMP、更に、前記スイッチMPS、MNSの入力信号sp、snを制御するための論理ゲートＬ１，Ｌ２を有している。

この回路の動作を図５に示すタイミングチャートを用いて説明する。

入力信号ＩＮに対し、信号o1はinv1により反転する。入力信号ＩＮが“０”（Low：タイミングチャートの初期値）であるとき、信号o1は“１”（High）であり、inv1とinv2を繋ぐPMOSトランジスタMPは完全にオン状態になるので信号o1r及びo3は“１”、信号o2、信号OUTは“０”になる。

入力信号ＩＮが立ち上がる時、信号o1の電位はinv1のNMOSトランジスタMN1によって放電され急峻に下がる。一方、信号o1rの電位はPMOSトランジスタMPが存在しているため、「信号o1＋（PMOSトランジスタMPのしきい値）」以下には下がることができない。すなわち、信号o1rの電位は信号o1の電位であるグランド電位までは下がることができない。

また、信号o1rが下がるにつれてPMOSトランジスタMPのドレインソース間電圧は小さくなるので、PMOSトランジスタMPからNMOSトランジスタMN1を経由して放電される電荷は時間が経過するにつれて少なくなる。その結果、信号o1rの電位は図５に示すように時間と共にゆっくり下がる。

この時、信号o2の出力電位は信号o1rの電位がinv2のPMOSトランジスタMPIのしきい値よりも低くなった時に初めて“１”になり始める。

この遅延時間がデューティ変化を可能にさせている。inv2のPMOSトランジスタMPIがオンすることによって信号o2の充電が開始されれば、第３、第４のインバータ回路inv3、inv4（以下、inv3、inv4）によって波形整形された出力信号OUTは、図５に示すように立ち上がりが遅延した波形となる。

この時、信号o1rの波形が鈍った時間が存在するため、inv2の入力が中間電位にあり、電源からグランドに貫通電流が生じて、消費電流が増加してしまう。

スイッチとして機能するPMOSトランジスタMPS、NMOSトランジスタMNSは、かかる貫通電流を防止する目的で挿入されている。すなわち、inv3の出力と入力信号INのNANDの信号spを論理ゲートＬ１として、PMOSトランジスタMPSの入力に与える。さらにinv3の出力と入力信号INのNORの信号snを論理ゲートＬ２として、NMOSトランジスタ MNSの入力に与える。

信号sp、snはそれぞれ入力信号INの立ち上がり時、立ち下がり時のみで論理が反転するように構成されている。このため、ノード信号o2が充電される期間は、PMOSトランジスタMPSはオン、NMOSトランジスタMNSはオフに、ノード信号o2が放電される期間は、PMOSトランジスタMPSはオフ、NMOSトランジスタMNSはオンとなるように構成されている。

これにより、信号o1rの波形が鈍った期間中でもinv2に貫通電流が流れることを防止することができる。以上の構成により、デューティが可変にできる回路を低電力で実現することが可能となる。

一方、入力信号INが立ち下がる時、すなわち信号o1が立ち上がる時は、PMOSトランジスタMPのゲートと信号o1間が、オン状態であり続けるためのゲートソース電位を保つことができるので、信号o1rの電位も信号o1と同様に急峻に電源電位になることができる。

図６は図４で示した第1の実施例回路のシミュレーション結果を示している。

入力信号INに対して１nsの時間、立ち上がりが遅延する条件において、出力波形（Ａ）、消費電流（Ｂ）及び消費電流の積分（Ｃ）について、１．本発明の実施例回路、２．図１（Ａ）のインバータチェーン56段の従来回路、３．図１（Ｂ）の25kΩの抵抗素子を遅延素子として利用した従来回路との間で比較している。（1nsの遅延を２、３の回路構成で実現するためには、それぞれインバータチェーン56段、抵抗素子25kΩが必要である。）
図６（Ａ）の出力波形outを見ると、上記の３つの回路構成全てにおいて、入力信号INの立ち上がりから約1ns遅延している様子がわかる。

この条件下での消費電流波形（図６（Ｂ））において、本実施例の消費電流波形は入力信号の遷移付近で定常的な貫通電流が少ない様子がわかる。

図６（Ｃ）は、図６（Ｂ）における消費電流の時間積分値であり、横軸は時間、縦軸は電流の積分値（電荷）、波形の傾きは消費電流を示している。

傾きが緩やかな１．実施例は、２，３の従来例よりも低電力であることを示している。

また、図7に示す表１には上述した３つの例の消費電流と回路面積を数値比較した結果である。電流、面積共に従来例よりも小さく構成できており、特に面積については全ての構成素子をトランジスタで構成しているため、１／３以下に小さくできるという効果がある。

[第２の実施例]
図８は、第２の実施例回路である。この実施例回路は、図４の第１の実施例で用いたinv1,inv2間に挿入された一つのPMOSトランジスタMPの代わりに、２つのPMOSトランジスタMPRを直列接続させている。

動作は図５のタイミングチャートと同様であるが、２つの直列接続させたPMOSトランジスタを用いることによって、信号o1rの波形は図４に記載の第１の実施例よりも、よりゆっくり変化し、遅延時間を増加させる。

図９は、更に図８の第２の実施例回路の変形例回路であり、PMOSトランジスタMPRを並列接続させた構成である。PMOSトランジスタMPRを並列接続させているため、図８の回路動作と反対に、信号o1rの波形は図４に記載の第１の実施例よりも、より速く変化し、遅延時間は減少する。

かかる図８，図９の回路に対するシミュレーション結果を図１０に示す。

図１０（Ａ）の出力波形outは、入力信号INの立ち上がり波形に対して、その立ち上がりが図８の回路では遅く、図９の回路では速く変化しておりデューティが変わる様子が理解できる。

また、この時の消費電流波形（図１０（Ｂ））には、定常的な貫通電流は見られず、また図１０（Ｃ）が示す消費電流も遅延素子を利用した従来例（図６の３）よりも小さくできていることがわかる。面積についてもトランジスタが若干増えるのみであるので、図７に示した表１と大きく変わらず、従来例との比率も約１/３にできる。

図８，９に示す第２の実施例回路において、PMOSトランジスタMPRのトランジスタの数やトランジスタサイズ（W/L）を変えることによって、信号の立ち上がりエッジに対して必要な遅延時間を持たせることができ、デューティを可変にすることができる。

[第３の実施例]
図１１は、本発明の第３の実施例構成を示す図である。

この実施例回路は、図４の第１の実施例で用いたインバータ間に挿入するPMOSトランジスタMPの代わりに、ゲートがグランドではなくバイアスされたPMOSトランジスタMPRに置き換えている。この図１１に記載の第３の実施例回路は、PMOSトランジスタMPRのゲートバイアス電位を制御することによって、信号の立ち上がりエッジに対して遅延させる時間を制御することができ、デューティを可変にすることができる。

すなわち、動作は図５のタイミングチャートと同様であるが、ゲートがバイアスされたPMOSトランジスタMPRを用いることによって、信号o1rの電位が下がるスピードをバイアス電位によって制御できるため、入力信号INの立ち上がりからの遅延時間を制御することが可能となる。

バイアス電位を高くすればするほど、PMOSトランジスタMPRのオン抵抗の値は大きくなるため、信号o1rの電荷が放電されにくくなり遅延時間は増加する。

図１１の第３の実施例回路のシミュレーション結果を先に説明した図１０に示している。図１０には例としてVB=0.05Vの場合と、VB=0.25Vの場合のシミュレーション波形を示している。図１０に示すように、入力信号INの立ち上がり波形に対して、遅延量の関係はVB=0.05V＜VB=0.25Vとなる。これによりにバイアス電位の大きさに対応してデューティが変化している様子がわかる。

また、この時の消費電流波形（図１０（Ｂ））には、定常的な貫通電流は見られず、また図１０（Ｃ）に示す消費電流の積分値も遅延素子を利用した従来例（図６の３）よりも小さくできていることがわかる。面積についても図４と同様の構成であるため、図7の表１に示したように従来比で約１/３にできる。

[第４の実施の形態]
図１２は、更に別の実施例回路である。この実施例は、図１１の実施例で用いたインバータ間に挿入するPMOSトランジスタMPの代わりに、ゲートが電源に接続されたNMOSトランジスタMNRを接続させている。この回路の動作を図５からの差分と共に、図１３のタイミングチャートを用いて説明する。

初期状態の論理は、図５と同様である。入力信号INが立ち上がる時、信号o1の電位はNMOSトランジスタMN1によって放電され急峻に下がる。

また、NMOSトランジスタMNRは、ゲートと信号o1間がオン状態であり続けるための十分なゲートソース電位を保つことができるので、信号o1rの電位も信号o1と同様に急峻にグランド電位に下がる。

一方、入力信号INが立ち下がる時、すなわち信号o1が立ち上がる時は、信号o1の電位はPMOSトランジスタMP1によって急峻に電源電位になるが、信号o1rの電位はNMOSトランジスタMNRが存在しているため、「信号o1−（NMOSトランジスタMNRのしきい値」以上には上がることができない。すなわち、信号o1rの電位は信号o1の電位である電源電位までは上がることができない。

また、信号o1rが上がるにつれてNMOSトランジスタMNRのドレインソース間電圧は小さくなるので、PMOSトランジスタMP1からNMOSトランジスタMNRを経由して充電される電荷は時間が経過するにつれて小さくなる。その結果、信号o1rの電位は図１３に示すように時間と共にゆっくり上がる。

この時、信号o2の出力電位は信号o1rの電位がinv2のNMOSトランジスタMNIのしきい値よりも高くなった時に初めて“０”（Low）になり始める。NMOSトランジスタMNIがオンすることによって信号o2の放電が開始されれば、inv3、inv4によって波形整形された出力信号OUTは、図１３のように立ち下がりが遅延した波形となる。

この時の貫通電流を抑制するためのスイッチング動作、すなわち信号sp、snの波形は図４の第１の実施例で説明した内容と同様である。ノード信号o2が充電される期間は、スイッチMPSはオン、スイッチMNSはオフに、ノード信号o2が放電される期間は、スイッチMPSはオフ、スイッチMNSはオンになるよう構成することで、低電力化が可能となる。

図１２の実施例回路のシミュレーション結果も図１０に示している。図１０に示すように、入力信号INの立ち下がり波形に対してのみ遅延し、Dutyが変化している様子がわかる。また、この時の消費電流波形（図１０（Ｂ））には、定常的な貫通電流は見られず、また図１０（Ｃ）に示す消費電流も遅延素子を利用した従来例（図６の３）よりも小さくできていることがわかる。面積についても図４と同様の構成であるため、図７の表１に示したように従来比で約１/３にできる。

上記のとおり、図１２示した第４の実施例に限らず、図８、図９、図１１に記載のインバータ間に挿入するPMOSトランジスタMPRを、NMOSトランジスタに置き替えることによって、入力信号の立ち下がりエッジに対して必要な遅延時間を持たせることができ、デューティを可変にすることができる。

さらに、インバータ間に挿入する直列トランジスタのサイズ（W/L）、個数、及びゲート電位の調整によっても、デューティを制御することができる。

一般的な遅延回路を例示する図である。 デジタル回路で構成した一般的な遅延回路を例示する図である。 アナログ回路で構成した従来の遅延回路を例示する図である。 第１の実施例回路を示す図である。 図４の回路の各部の信号のタイミングチャートを示す図である。 図４の回路と、従来回路のシミュレーション結果を比較する図である。 図４の回路と、従来回路の消費電流及び面積を比較する表である。 第２の実施例回路を示す図である。 第２の実施例回路の変形例を示す図である。 第２、第３、第４の実施例回路と従来回路の動作シミュレーション結果を比較する図である。 第３の実施例回路を示す図である。 第４の実施例回路を示す図である。 第４の実施例回路のタイミングチャートを示す図である。

符号の説明

inv1〜inv4 インバータ回路
IN 入力信号
o1 インバータ回路inv1の出力信号
o1r インバータ回路inv2の入力信号
o2 インバータ回路inv2の出力信号
o3 インバータ回路inv3の出力信号
OUT インバータ回路inv4の出力信号

Claims (5)

1. それぞれ一対の相補型のトランジスタを有する第１のCMOSインバータ回路と、第２のCMOSインバータ回路と、
   前記第１のCMOSインバータ回路と第２のCMOSインバータ回路の間に直列接続され、ゲートがグランドに接続されたPMOSトランジスタと、
   前記第２のCMOSインバータ回路に接続された第３のインバータ回路と、
   前記第２のCMOSインバータ回路への電源及びグランドの供給がそれぞれ制御できる第１及び第２のスイッチを有し、
   前記第３のインバータ回路の出力信号を用いて前記第１、第２のスイッチの開閉を切り替えることによって、前記第２のCMOSインバータ回路の入力信号の論理が遷移する際の前記第２のCMOSインバータ回路の貫通電流を低減する、
   ことを特徴とするデューティ可変回路。
2. 請求項１において、
   前記PMOSトランジスタは、2つ以上直列接続されていることを特徴とするデューティ可変回路。
3. 請求項１において、
   前記PMOSトランジスタは、2つ以上並列接続されていることを特徴とするデューティ可変回路。
4. 請求項１において、
   前記PMOSトランジスタは、ゲートが任意の電位に接続されたことを特徴とするデューティ可変回路。
5. 請求項１において、
   前記PMOSトランジスタは、ゲートが電源に接続されたNMOSトランジスタであることを特徴とするデューティ可変回路。