JP2004166012A - パルス幅調整回路 - Google Patents

パルス幅調整回路 Download PDF

Info

Publication number
JP2004166012A
JP2004166012A JP2002330168A JP2002330168A JP2004166012A JP 2004166012 A JP2004166012 A JP 2004166012A JP 2002330168 A JP2002330168 A JP 2002330168A JP 2002330168 A JP2002330168 A JP 2002330168A JP 2004166012 A JP2004166012 A JP 2004166012A
Authority
JP
Japan
Prior art keywords
pulse width
type mos
mos transistor
signal
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002330168A
Other languages
English (en)
Other versions
JP3925710B2 (ja
Inventor
Takashi Kirita
崇 桐田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kawasaki Microelectronics Inc
Original Assignee
Kawasaki Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kawasaki Microelectronics Inc filed Critical Kawasaki Microelectronics Inc
Priority to JP2002330168A priority Critical patent/JP3925710B2/ja
Publication of JP2004166012A publication Critical patent/JP2004166012A/ja
Application granted granted Critical
Publication of JP3925710B2 publication Critical patent/JP3925710B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Pulse Circuits (AREA)

Abstract

【課題】信号のパルス幅を調整しない、もしくはその立上り時間または立下り時間のどちらか一方だけを調整するように選択可能なパルス幅調整回路を提供する。
【解決手段】本発明のパルス幅調整回路は、ソースが高電位側電源に、ゲートが入力端子に接続されたP型MOSトランジスタおよびソースが低電位側電源に、ゲートが入力端子に接続されたN型MOSトランジスタと、一方の端子が、それぞれ第1および第2のスイッチング素子を介して、P型MOSトランジスタおよびN型MOSトランジスタのドレインに接続され、他方の端子が、それぞれ第3および第4のスイッチング素子を介して、P型MOSトランジスタおよびN型MOSトランジスタのドレインに接続された抵抗成分と、抵抗成分の他方の端子と低電位側電源との間に接続された容量成分とを備える。
【選択図】図1

Description

【0001】
【発明の属する技術分野】
本発明は、信号の立上り時間または立下り時間を調整して、そのパルス幅を変更する機能を備えるパルス幅調整回路に関するものである。
【0002】
【従来の技術】
従来のパルス幅調整回路としては、例えば特許文献1の信号遅延回路のように、信号の立上り時間または立下り時間のどちらか一方を必ず調整する回路や、特許文献2のCMOSパルス遅延回路および特許文献3のパルス幅可変回路のように、信号の立上り時間および立下り時間の両方を必ず調整する回路、特許文献4のデューティ制御回路のように、しきい値を変えることでデューティ(パルス幅)を調整する回路等が知られている。
【0003】
ここで、特許文献1の信号遅延回路は、第1型および第2型MOSトランジスタのゲートを互いに接続して入力端子とし、これらのソースを互いに異なる電源に接続し、これらのドレイン間に抵抗を接続し、これらの第1型および第2型MOSトランジスタドレインの一方に、片側が電源に接続された容量を接続して出力端子とし、入力信号の立上りまたは立下りを遅延するように構成したものである。
【0004】
また、特許文献2のCMOSパルス遅延回路は、遅延を発生するインバータの2つのスイッチ手段のそれぞれにオン抵抗を可変にするための電圧制御可変抵抗素子を直列に配置したものである。
【0005】
特許文献3のパルス幅可変回路は、入力手段と出力手段の間に並列に接続され、それぞれ制御電極に与えられた第1および第2の制御信号に基づき抵抗値の変化する第1および第2のトランジスタを有する第1および第2の電流路と、それぞれ第1および第2のトランジスタの抵抗値と相まって第1および第2の電流路における信号伝搬時間を設定する容量手段と、入力パルス信号のレベル変化を検出して、それぞれ第1および第2の電流路を相補的に開閉する第1および第2のスイッチング素子とを備え、第1および第2の制御信号に基づき第1および第2の電流路における各信号伝搬時間を変化させ、出力パルス信号における立上り時刻および立下り時刻を制御する構成としたものである。
【0006】
特許文献4のデューティ制御回路は、PチャネルトランジスタおよびNチャネルトランジスタで構成されるCMOSインバータと、CMOSインバータのPチャネルトランジスタに並列に接続されたPチャネルトランジスタと、この並列に接続されたPチャネルトランジスタのゲートに接続され、制御信号により、ゲートを入力端子または高電位側電源に切換接続するスイッチと、入力端が複数のPチャネルトランジスタとNチャネルトランジスタのドレインに接続された出力インバータとを備えるものである。
【0007】
しかしながら、特許文献1〜3に関しては、信号の立上り時間または立下り時間の少なくとも一方が必ず調整されるので、調整が不要な信号に対しても調整が行われてしまうという問題があった。
【0008】
また、特許文献4のように、信号のデューティを調整する場合、信号の立上り時間または立下り時間のどちらか一方のみを調整することができれば十分であるが、実際に回路を動作させてみないと立上り時間と立下り時間のどちらを調整すべきかを判断できないため、立上り時間と立下り時間の両方を調整可能なように素子を設けて回路が構成されている。このため、調整を施す必要がない方の素子は無駄になってしまうという問題があった。
【0009】
【特許文献1】
特開平5−110396号公報
【特許文献2】
特開平6−61808号公報
【特許文献3】
特開平10−242817号公報
【特許文献4】
特開平10−327053号公報
【0010】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、信号のパルス幅を調整しない、もしくはその立上り時間または立下り時間のどちらか一方だけを調整するように選択可能なパルス幅調整回路を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ソースが高電位側電源に、ゲートが入力端子に接続されたP型MOSトランジスタおよびソースが低電位側電源に、ゲートが前記入力端子に接続されたN型MOSトランジスタと、
一方の端子が、それぞれ第1および第2のスイッチング素子を介して、前記P型MOSトランジスタおよび前記N型MOSトランジスタのドレインに接続され、他方の端子が、それぞれ第3および第4のスイッチング素子を介して、前記P型MOSトランジスタおよび前記N型MOSトランジスタのドレインに接続された抵抗成分と、
前記抵抗成分の他方の端子と前記低電位側電源との間に接続された容量成分とを備えることを特徴とするパルス幅調整回路を提供するものである。
【0012】
前記抵抗成分は、その抵抗値が可変できるものであるのが好ましい。
【0013】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のパルス幅調整回路を詳細に説明する。
【0014】
図1は、本発明のパルス幅調整回路の一実施形態の構成回路図である。
同図に示すパルス幅調整回路10は、信号のパルス幅を調整することなく、もしくはその立上り時間または立下り時間のどちらか一方だけを選択的に調整して出力することのできるものであり、前段および後段のインバータ12,14と、4つのスイッチング素子16a、16b、16c、16dと、抵抗成分18と、容量成分20とを備えている。
【0015】
前段のインバータ12は、入力端子INに入力される信号を内部ノードB上に反転出力するものであり、P型MOSトランジスタ(以下、PMOSという)22と、N型MOSトランジスタ(以下、NMOSという)24とを備えている。PMOS22のソースおよび基板は共に電源VDDに接続され、NMOS24のソースおよび基板は共にグランドに接続されている。また、PMOS22およびNMOS24のゲートは共に入力端子INに接続されている。
【0016】
同様に、後段のインバータ14は、内部ノードB上の信号を波形整形し、出力端子OUTから反転出力するものであり、PMOS26と、NMOS28とを備えている。PMOS26のソースおよび基板は共に電源VDDに接続され、NMOS28のソースおよび基板は共にグランドに接続されている。また、PMOS26およびNMOS28のゲートは共に内部ノードBに接続され、そのドレインは共に出力端子OUTに接続されている。
【0017】
スイッチング素子16a、16cは、それぞれ前段のインバータ12のPMOS22のドレインと内部ノードA,Bとの間に接続され、スイッチング素子16b、16dは、それぞれNMOS24のドレインと内部ノードA,Bとの間に接続されている。すなわち、スイッチング素子16a、16b、16c、16dは前段のインバータ12のPMOS22およびNMOS24のドレインと内部ノードA,Bとの間にブリッジ型に配置されている。
【0018】
抵抗成分(抵抗手段)18は、内部ノードAと内部ノードBとの間に直列に接続された5つの抵抗素子30a、30b、30c、30d、30eと、これらの抵抗素子30a、30b、30c、30d、30eに対してそれぞれ並列に接続された5つのスイッチング素子32a、32b、32c、32d、32eとを備えている。
【0019】
また、容量成分(容量手段)20は、内部ノードBとグランドとの間に接続されている。本実施形態の場合、容量成分20は、内部ノードBの配線容量、後段のインバータ14のPMOS26およびNMOS28のゲートの入力容量等の寄生容量である。
【0020】
次に、図2および図3に示すタイミングチャートを参照して、図1に示すパルス幅調整回路10の動作を説明する。
【0021】
図2は、入力端子INに入力される信号の立上り時間を調整して、ハイレベルのパルス幅を短くする場合のパルス幅調整回路10の動作を表す。また、図3は、入力端子INに入力される信号の立下り時間を調整して、ハイレベルのパルス幅を長くする場合の動作を表す。
【0022】
まず、図1に示すパルス幅調整回路10において、スイッチング素子16c、16dをオンすれば、前段のインバータ12のPMOS22およびNMOS24のドレインは、それぞれスイッチング素子16c、16dを介して共に内部ノードBに接続される。この場合、入力端子INに入力される信号は、前段のインバータ12により反転され、さらに後段のインバータ14により反転されて出力端子OUTから出力される。
【0023】
すなわち、入力端子INに入力される信号のパルス幅は何ら調整されることなく、出力端子OUTから出力される。
【0024】
入力端子INに入力される信号のハイレベルのパルス幅を短くする場合、スイッチング素子16b、16cがオン、スイッチング素子16a、16dがオフに設定される。これにより、前段のインバータ12のPMOS22のドレインは、スイッチング素子16cを介して内部ノードBに接続される。一方、NMOS24のドレインは、スイッチング素子16bを介して内部ノードAに接続され、さらに抵抗成分18を介して内部ノードBに接続される。
【0025】
図2のタイミングチャートに示すように、入力端子INに入力される信号がハイレベルに立上ると、PMOS22がオフ、NMOS24がオンするが、NMOS24のドレインは、スイッチング素子16bを介して内部ノードAに接続され、さらに抵抗成分18を介して内部ノードBに接続されているため、内部ノードBは、抵抗成分18の抵抗値Rと容量成分20の容量値CからなるRCの時定数に応じてハイレベルからローレベルになだらかに変化する。
【0026】
そして、内部ノードBの電圧レベルが後段のインバータ14のしきい値Vを下回ると、PMOS26がオン、NMOS28がオフとなり、出力端子OUTからハイレベルが出力される。図2のタイミングチャートに示すように、出力端子OUTから出力される信号のハイレベルのパルス幅は、抵抗成分18の抵抗値Rと容量成分20の容量値CからなるRCの時定数に従って、入力端子INに入力される信号のパルス幅よりも短くなる。
【0027】
一方、図2のタイミングチャートに示すように、入力端子INに入力される信号がローレベルに立下ると、PMOS22がオン、NMOS24がオフするが、PMOS22のドレインは、スイッチング素子16cを介して内部ノードBに接続されているため、内部ノードBは、ローレベルからハイレベルに急峻に変化する。従って、後段のインバータ14の出力端子OUTから出力される信号も急峻にハイレベルからローレベルに変化する。
【0028】
これに対し、入力端子INに入力される信号のハイレベルのパルス幅を長くする場合、スイッチング素子16a、16dがオン、スイッチング素子16b、16cがオフに設定される。これにより、前段のインバータ12のPMOS22のドレインは、スイッチング素子16aを介して内部ノードAに接続され、さらに抵抗成分18を介して内部ノードBに接続される。一方、NMOS24のドレインは、スイッチング素子16dを介して内部ノードBに接続される。
【0029】
図3のタイミングチャートに示すように、入力端子INに入力される信号がハイレベルに立上ると、PMOS22がオフ、NMOS24がオンするが、NMOS24のドレインは、スイッチング素子16dを介して内部ノードBに接続されているため、内部ノードBは、ハイレベルからローレベルに急峻に変化する。従って、後段のインバータ14の出力端子OUTから出力される信号も急峻にローレベルからハイレベルに変化する。
【0030】
一方、入力端子INに入力される信号がローレベルに立下ると、PMOS22がオン、NMOS24がオフするが、PMOS22のドレインは、スイッチング素子16aを介して内部ノードAに接続され、さらに抵抗成分18を介して内部ノードBに接続されているため、内部ノードBは、抵抗成分18の抵抗値Rと容量成分20の容量値CからなるRCの時定数に応じてローレベルからハイレベルになだらかに変化する。
【0031】
そして、内部ノードBの電圧レベルが後段のインバータ14のしきい値Vを上回ると、PMOS26がオフ、NMOS28がオンとなり、出力端子OUTからローレベルが出力される。図3のタイミングチャートに示すように、出力端子OUTから出力される信号のハイレベルのパルス幅は、抵抗成分18の抵抗値Rと容量成分20の容量値CからなるRCの時定数に従って、入力端子INに入力される信号のパルス幅よりも長くなる。
【0032】
このように、本発明のパルス幅調整回路10では、スイッチング素子16a、16b、16c、16dのオンオフを変更することにより、入力端子INに入力される信号をそのまま出力端子OUTから出力させることができる。そして、出力端子OUTから出力される信号に基づいて、入力端子INから入力される信号のパルス幅を調整しないようにするか、もしくはその立上り時間または立下り時間のどちらか一方だけを選択的に調整して、信号のパルス幅を変更することができる。
【0033】
なお、上記実施形態において、抵抗成分18のスイッチング素子32a、32b、32c、32d、32eを全てオンすれば、抵抗成分18の抵抗値Rは、これらのスイッチング素子32a、32b、32c、32d、32e自身の抵抗値(寄生抵抗)となる。また、スイッチング素子32a、32b、32c、32d、32eのうちの1つ以上をオフすれば、オフしたスイッチング素子の数に応じて抵抗成分18の抵抗値Rを増大させることができ、出力端子OUTから出力される信号の立上り時間および立下り時間をさらに遅延させてパルス幅の長さを適宜変更することができる。
【0034】
図1に示す例では、抵抗成分18として、5つの抵抗素子30a、30b、30c、30d、30eを使用し、スイッチング素子32a、32b、32c、32d、32eをオンオフすることにより抵抗値を可変できるようにしているが、抵抗成分18は、その抵抗値が可変できるものであるのが好ましく、その構成については何ら制限されない。また、抵抗成分18および容量成分20は、寄生抵抗成分および寄生容量成分であってもよいし、必要に応じて、抵抗素子および容量素子を必要数設ける構成としてもよい。また、前段および後段のインバータ12,14はインバータに限定されず、他のゲート素子等であってもよい。
【0035】
本発明は、基本的に以上のようなものである。
以上、本発明のパルス幅調整回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【0036】
【発明の効果】
以上詳細に説明した様に、本発明のパルス幅調整回路は、ソースが高電位側電源に、ゲートが入力端子に接続されたP型MOSトランジスタおよびソースが低電位側電源に、ゲートが入力端子に接続されたN型MOSトランジスタと、一方の端子が、それぞれ第1および第2のスイッチング素子を介して、P型MOSトランジスタおよびN型MOSトランジスタのドレインに接続され、他方の端子が、それぞれ第3および第4のスイッチング素子を介して、P型MOSトランジスタおよびN型MOSトランジスタのドレインに接続された抵抗成分と、抵抗成分の他方の端子と低電位側電源との間に接続された容量成分とを備えるものである。
本発明のパルス幅調整回路では、出力端子から出力される信号に基づいて、入力端子から入力される信号のパルス幅を調整しないようにするか、もしくはその立上り時間または立下り時間のどちらか一方だけを選択的に調整して、信号のパルス幅を変更することができる。
これにより、本発明のパルス幅調整回路によれば、調整が不要な信号に対しても調整が行われるという無駄を無くすことができる。また、立上り時間および立下り時間両方の調整用の素子は不要であり、調整用の素子を立上り時間および立下り時間の調整用として共用できるため、無駄な素子を極力省くことができ、簡単な回路構成で実現することが可能であるという利点がある。
【図面の簡単な説明】
【図1】本発明のパルス幅調整回路の一実施形態の構成回路図である。
【図2】図1に示すパルス幅調整回路の動作を表す一実施形態のタイミングチャートである。
【図3】図1に示すパルス幅調整回路の動作を表す別の実施形態のタイミングチャートである。
【符号の説明】
10 パルス幅調整回路
12,14 インバータ
16a、16b、16c、16d スイッチング素子
18 抵抗成分
20 容量成分
22,26 P型MOSトランジスタ
24,28 N型MOSトランジスタ
30a、30b、30c、30d、30e 抵抗素子
32a、32b、32c、32d、32e スイッチング素子

Claims (2)

  1. ソースが高電位側電源に、ゲートが入力端子に接続されたP型MOSトランジスタおよびソースが低電位側電源に、ゲートが前記入力端子に接続されたN型MOSトランジスタと、
    一方の端子が、それぞれ第1および第2のスイッチング素子を介して、前記P型MOSトランジスタおよび前記N型MOSトランジスタのドレインに接続され、他方の端子が、それぞれ第3および第4のスイッチング素子を介して、前記P型MOSトランジスタおよび前記N型MOSトランジスタのドレインに接続された抵抗成分と、
    前記抵抗成分の他方の端子と前記低電位側電源との間に接続された容量成分とを備えることを特徴とするパルス幅調整回路。
  2. 前記抵抗成分は、その抵抗値が可変できるものである請求項1に記載のパルス幅調整回路。
JP2002330168A 2002-11-14 2002-11-14 パルス幅調整回路 Expired - Fee Related JP3925710B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002330168A JP3925710B2 (ja) 2002-11-14 2002-11-14 パルス幅調整回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002330168A JP3925710B2 (ja) 2002-11-14 2002-11-14 パルス幅調整回路

Publications (2)

Publication Number Publication Date
JP2004166012A true JP2004166012A (ja) 2004-06-10
JP3925710B2 JP3925710B2 (ja) 2007-06-06

Family

ID=32807924

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002330168A Expired - Fee Related JP3925710B2 (ja) 2002-11-14 2002-11-14 パルス幅調整回路

Country Status (1)

Country Link
JP (1) JP3925710B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008005367A (ja) * 2006-06-26 2008-01-10 Nec Electronics Corp 遅延回路
CN110289836A (zh) * 2019-05-29 2019-09-27 晶晨半导体(上海)股份有限公司 一种实现脉宽信号延时的调节方法
JP2020531803A (ja) * 2017-08-23 2020-11-05 テラダイン、 インコーポレイテッド 回路パス内のタイミングスキューの低減
EP3866340A1 (en) 2020-02-17 2021-08-18 Mitsumi Electric Co., Ltd. Pulse signal sending circuit
CN114094993A (zh) * 2022-01-20 2022-02-25 中科南京智能技术研究院 一种脉冲宽度扩展电路

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008005367A (ja) * 2006-06-26 2008-01-10 Nec Electronics Corp 遅延回路
JP2020531803A (ja) * 2017-08-23 2020-11-05 テラダイン、 インコーポレイテッド 回路パス内のタイミングスキューの低減
JP7273790B2 (ja) 2017-08-23 2023-05-15 テラダイン、 インコーポレイテッド 回路パスのために実行される方法、回路構成、及び自動試験装置
CN110289836A (zh) * 2019-05-29 2019-09-27 晶晨半导体(上海)股份有限公司 一种实现脉宽信号延时的调节方法
EP3866340A1 (en) 2020-02-17 2021-08-18 Mitsumi Electric Co., Ltd. Pulse signal sending circuit
JP2021129255A (ja) * 2020-02-17 2021-09-02 ミツミ電機株式会社 パルス信号送信回路
US11387821B2 (en) 2020-02-17 2022-07-12 Mitsumi Electric Co., Ltd. Pulse signal sending circuit
CN114094993A (zh) * 2022-01-20 2022-02-25 中科南京智能技术研究院 一种脉冲宽度扩展电路

Also Published As

Publication number Publication date
JP3925710B2 (ja) 2007-06-06

Similar Documents

Publication Publication Date Title
US5155379A (en) Clocked driver circuit stabilized against changes due to fluctuations in r.c. time constant
US20080180154A1 (en) Digital delay circuit
US20070024328A1 (en) Output driver with maintained slew rate
US6992511B2 (en) Output buffer circuit
US7129796B2 (en) Oscillator circuit with supporting transistor for voltage sweep
JP2005333618A (ja) 出力バッファ回路
JPH0744437B2 (ja) 調整可能な時定数回路及び調整可能な遅延回路へのその応用
US7652506B2 (en) Complementary signal generating circuit
US20070046354A1 (en) Delay adjustment circuit and synchronous semiconductor device having the delay adjustment circuit
JP2010056677A (ja) デューティ可変回路
US6958641B2 (en) Delay circuit with more-responsively adapting delay time
JP3925710B2 (ja) パルス幅調整回路
US20030189452A1 (en) Delay circuit and semiconductor device using the same
JPH0514167A (ja) 出力ドライバ回路
JP5967362B2 (ja) 遅延回路
KR100280472B1 (ko) 지연회로
JP2008092271A (ja) 遅延回路
US7154318B2 (en) Input/output block with programmable hysteresis
JP2010273186A (ja) 遅延回路
US7378876B2 (en) Complementary output inverter
JP3819036B2 (ja) 急峻な側縁を有する遅延段
WO1996038912A1 (fr) Circuit a retard variable
JPH09214324A (ja) Cmos論理回路
JP2005217860A (ja) 遅延回路
JPH11326398A (ja) 電圧検知回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050427

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070131

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070221

R150 Certificate of patent or registration of utility model

Ref document number: 3925710

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110309

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120309

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130309

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140309

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees