JP5967362B2 - 遅延回路 - Google Patents
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Description
本発明は、このような事情によりなされたものであり、入力信号のロジックレベルが反転し、それによって入力インバータの出力のロジックレベルが反転するときの積分回路の時定数を容量の面積増加に依存しないで大きくすることが可能な遅延回路を提供する。
入力端子11にHレベルの信号が印加されると、入力インバータ12の出力信号はLレベルになり、この信号により充放電制御回路10を駆動する。まず、入力インバータ12のLレベル出力信号がゲートに与えられるNMOSトランジスタ16は、オフし、同出力信号が抵抗14を介してゲートに与えられて第1のPMOSトランジスタ13および第2のPMOSトランジスタ15はオンする。
以上、容量への電流値が小さいほど遅延が大きく取れるので、その分容量値を小さくすることができて面積を小さくすることができる。また、カレントミラー回路に使用したトランジスタのサイズ比によって遅延を調整することができる。
11・・・入力端子
12、32、41・・・入力インバータ
13、15、23・・・PMOSトランジスタ
14、17・・・抵抗
16、24・・・NMOSトランジスタ
18、38、48・・・容量
19、39、49・・・出力インバータ
20・・・出力端子
22・・・カレントミラー回路
Claims (2)
- 入力信号からしきい値に応じた反転論理の信号を出力する入力インバータと、入力信号からしきい値に応じた反転論理の信号を出力する出力インバータと、前記出力インバータの入力端と接地間に接続され、前記入力インバータの出力する信号に基づいて充電または放電が行なわれる容量と、前記容量が充放電される時定数を制御する充放電制御回路とを具備し、前記充放電制御回路は、電源または接地のうちの一方と前記入力インバータの出力との間に直列に設けられ、ゲートとドレインが共通接続された第1導電型の第1のMOSトランジスタと、前記第1のMOSトランジスタのドレインと前記入力インバータの出力端との間に接続された抵抗と、ゲートが前記第1のMOSトランジスタのゲートに共通接続され、ソースが前記電源または接地のうちの前記一方に接続され、ドレインが前記容量の一端および前記出力インバータの入力端に接続され、トランジスタサイズ比が前記第1のMOSトランジスタより小さい第1導電型の第2のMOSトランジスタと、前記第2のMOSトランジスタのドレインと前記電源または接地のうちの他方との間に電流路を形成し、ゲートが前記入力インバータの出力端に接続された第2導電型の第3のMOSトランジスタとを有し、前記第1のMOSトランジスタと前記第2のMOSトランジスタとはカレントミラー回路を構成していることを特徴とする遅延回路。
- 前記出力インバータは、シュミットインバータであることを特徴とする請求項1に記載の遅延回路。
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