JP2000013204A - 遅延回路及び該遅延回路を用いた発振回路 - Google Patents
遅延回路及び該遅延回路を用いた発振回路Info
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Abstract
(57)【要約】
【課題】 MOSトランジスタの寄生容量の影響を受けな
いようにする。 【解決手段】 P-MOSトランジスタ３は、入力信号が電
源レベルの時、充電電流制御回路１により制御される充
電電流源として動作し、GNDレベルの時はオフになる。
一方、N-MOSトランジスタ４は、入力信号が電源レベル
の時はオフになり、GNDレベルの時、放電電流制御回路
２により制御される放電電流源として動作する。充電電
流制御回路１は遅延制御電流７に比例した充電電流がP-
MOSトランジスタ３を介してコンデンサ５に流れるよう
に制御し、放電電流制御回路２は遅延制御電流８に比例
した放電電流がコンデンサ５よりN-MOSトランジスタ４
を介して流れるように制御する。以上により、コンデン
サ５の充放電を制御し、かつ、充電電流及び放電電流の
値を制御し、識別回路６の入力電圧の傾きを制御して遅
延時間を制御する。
いようにする。 【解決手段】 P-MOSトランジスタ３は、入力信号が電
源レベルの時、充電電流制御回路１により制御される充
電電流源として動作し、GNDレベルの時はオフになる。
一方、N-MOSトランジスタ４は、入力信号が電源レベル
の時はオフになり、GNDレベルの時、放電電流制御回路
２により制御される放電電流源として動作する。充電電
流制御回路１は遅延制御電流７に比例した充電電流がP-
MOSトランジスタ３を介してコンデンサ５に流れるよう
に制御し、放電電流制御回路２は遅延制御電流８に比例
した放電電流がコンデンサ５よりN-MOSトランジスタ４
を介して流れるように制御する。以上により、コンデン
サ５の充放電を制御し、かつ、充電電流及び放電電流の
値を制御し、識別回路６の入力電圧の傾きを制御して遅
延時間を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は遅延回路及び該遅延
回路を用いた発振回路に係わり、特に、位相調整などに
用いられる遅延時間可変のCMOS構成の遅延回路及び該遅
延回路を用いた発振回路に関する。
回路を用いた発振回路に係わり、特に、位相調整などに
用いられる遅延時間可変のCMOS構成の遅延回路及び該遅
延回路を用いた発振回路に関する。
【０００２】
【従来の技術】入力信号パルスを所定時間遅延するため
の遅延回路として従来よりCMOS遅延回路が実用化されて
いる。図２２は従来のCMOS遅延回路の構成図であり、10
1は充電電流供給用のP-MOSトランジスタ(Pch電界効果ト
ランジスタ)で、ゲート端子に充電制御電圧109が印加さ
れている。104は放電電流放出用のN-MOSトランジスタ(N
ch電界効果トランジスタ)で、ゲート端子に放電制御電
圧110が印加されている。102、103はそれぞれCMOSイン
バータを構成するP-MOS及びN-MOSトランジスタであり、
各MOSトランジスタのゲートが接続されて入力端子とな
り、又、ドレイン同士が接続されて出力端子となる。10
5はCMOSインバータ出力端子とグランド電圧(GRD電圧)間
に挿入された充電/放電用のコンデンサ、106はコンデン
サ端子電圧と所定のスレショールドレベルとの大小を識
別し、その大小に応じて所定の論理レベルの信号を出力
する識別回路である。識別回路106は、例えばP-MOS及び
N-MOSトランジスタ107,108よりなるCMOSインバータで構
成され、コンデンサ105の端子電圧レベルを反転した信
号を出力する。
の遅延回路として従来よりCMOS遅延回路が実用化されて
いる。図２２は従来のCMOS遅延回路の構成図であり、10
1は充電電流供給用のP-MOSトランジスタ(Pch電界効果ト
ランジスタ)で、ゲート端子に充電制御電圧109が印加さ
れている。104は放電電流放出用のN-MOSトランジスタ(N
ch電界効果トランジスタ)で、ゲート端子に放電制御電
圧110が印加されている。102、103はそれぞれCMOSイン
バータを構成するP-MOS及びN-MOSトランジスタであり、
各MOSトランジスタのゲートが接続されて入力端子とな
り、又、ドレイン同士が接続されて出力端子となる。10
5はCMOSインバータ出力端子とグランド電圧(GRD電圧)間
に挿入された充電/放電用のコンデンサ、106はコンデン
サ端子電圧と所定のスレショールドレベルとの大小を識
別し、その大小に応じて所定の論理レベルの信号を出力
する識別回路である。識別回路106は、例えばP-MOS及び
N-MOSトランジスタ107,108よりなるCMOSインバータで構
成され、コンデンサ105の端子電圧レベルを反転した信
号を出力する。
【０００３】この図２２のCMOS遅延回路は、P-MOSトラ
ンジスタ101、102、N-MOSトランジスタ103、104からな
るインバータ回路とコンデンサ105により、入力信号を
なまらせ、P-MOSトランジスタ107、N-MOSトランジスタ1
08からなる識別回路106(インバータ回路)により、なま
った波形を切り立たせて遅延を得る構成である。理想的
な場合として、P-MOSトランジスタ101、N-MOSトランジ
スタ104に寄生容量111、114が全く無い場合を考える。
図２３の(1)は寄生容量のない理想的な場合の動作説明
図である。入力信号がGNDレベルでは、コンデンサ105は
電源レベルまで充電されており、識別回路106の入力は
電源レベル、出力はGNDレベルになっている。かかる状
態において、入力信号がGNDレベルから電源レベルに立
ち上がると、P-MOSトランジスタ102はオフ、N-MOSトラ
ンジスタ103はオンになり、コンデンサ105の充電電荷は
N-MOSトランジスタ104を通して放電される。N-MOSトラ
ンジスタ104は、放電制御電圧110に制御された電流源と
して動作するため、放電電流は一定になる。従って識別
回路106の入力電圧は、電源レベルからGNDレベルまで、
放電制御電圧110に制御された一定の傾きで下降する。
識別回路106はしきい値電圧Vthで入力電圧を識別して出
力するため、識別回路106の入力電圧がVthになると、出
力信号レベルはGNDレベルから電源レベルに立ち上が
る。
ンジスタ101、102、N-MOSトランジスタ103、104からな
るインバータ回路とコンデンサ105により、入力信号を
なまらせ、P-MOSトランジスタ107、N-MOSトランジスタ1
08からなる識別回路106(インバータ回路)により、なま
った波形を切り立たせて遅延を得る構成である。理想的
な場合として、P-MOSトランジスタ101、N-MOSトランジ
スタ104に寄生容量111、114が全く無い場合を考える。
図２３の(1)は寄生容量のない理想的な場合の動作説明
図である。入力信号がGNDレベルでは、コンデンサ105は
電源レベルまで充電されており、識別回路106の入力は
電源レベル、出力はGNDレベルになっている。かかる状
態において、入力信号がGNDレベルから電源レベルに立
ち上がると、P-MOSトランジスタ102はオフ、N-MOSトラ
ンジスタ103はオンになり、コンデンサ105の充電電荷は
N-MOSトランジスタ104を通して放電される。N-MOSトラ
ンジスタ104は、放電制御電圧110に制御された電流源と
して動作するため、放電電流は一定になる。従って識別
回路106の入力電圧は、電源レベルからGNDレベルまで、
放電制御電圧110に制御された一定の傾きで下降する。
識別回路106はしきい値電圧Vthで入力電圧を識別して出
力するため、識別回路106の入力電圧がVthになると、出
力信号レベルはGNDレベルから電源レベルに立ち上が
る。
【０００４】以上より、放電制御電圧110により、識別
回路106の入力電圧の傾きを通して、入力信号の立ち上
りから出力信号の立ち上がりまでの遅延時間τ1を制御
できる。また、同様に、充電制御電圧109により、入力
信号の立ち下がり時の遅延時間τ2を制御することがで
きる。遅延回路が安定して動作するためには、１周期の
間に識別回路106の入力電圧が電源レベルからGNDレベル
まで、あるいはGNDレベルから電源レベルまで完全に振
れることが必要である。完全に振れるためには識別回路
106の入力電圧の傾きが制限されるため、遅延時間の可
変範囲は制限される。しきい値電圧Vthが電源電圧の1/2
の場合、遅延時間の可変範囲は1周期Ｔの1/2程度にな
る。図２４は識別回路１０６の入力が完全に振れなけれ
ばならない理由の説明図であり、（ａ）は電源レベルか
らGNDレベルまで完全に振れている場合を示し、（ｂ）
は電源レベルからGNDレベルまで完全に振れていない場
合を示している。（ａ）に示すように完全に振れている
場合、遅延時間τは入力信号のパターンに依らず一定で
あり安定に動作する。しかし、（ｂ）に示すように完全
に振れていない場合、傾きはじめの電圧は入力信号パタ
ーンにより違うため、遅延時間τは入力信号により変動
し（τ′、τ″参照）、動作が不安定になる。
回路106の入力電圧の傾きを通して、入力信号の立ち上
りから出力信号の立ち上がりまでの遅延時間τ1を制御
できる。また、同様に、充電制御電圧109により、入力
信号の立ち下がり時の遅延時間τ2を制御することがで
きる。遅延回路が安定して動作するためには、１周期の
間に識別回路106の入力電圧が電源レベルからGNDレベル
まで、あるいはGNDレベルから電源レベルまで完全に振
れることが必要である。完全に振れるためには識別回路
106の入力電圧の傾きが制限されるため、遅延時間の可
変範囲は制限される。しきい値電圧Vthが電源電圧の1/2
の場合、遅延時間の可変範囲は1周期Ｔの1/2程度にな
る。図２４は識別回路１０６の入力が完全に振れなけれ
ばならない理由の説明図であり、（ａ）は電源レベルか
らGNDレベルまで完全に振れている場合を示し、（ｂ）
は電源レベルからGNDレベルまで完全に振れていない場
合を示している。（ａ）に示すように完全に振れている
場合、遅延時間τは入力信号のパターンに依らず一定で
あり安定に動作する。しかし、（ｂ）に示すように完全
に振れていない場合、傾きはじめの電圧は入力信号パタ
ーンにより違うため、遅延時間τは入力信号により変動
し（τ′、τ″参照）、動作が不安定になる。
【０００５】以上は、MOSトランジスタ101、104に寄生
容量がない理想的な場合である。しかし、実際には寄生
容量111、114が存在し、これら寄生容量の影響により、
理想的な場合と異なる振舞になる。図２３の（２）は、
寄生容量111、114がある場合の動作説明図である。入力
信号がGNDレベルでは、コンデンサ105は電源レベルまで
充電されており、識別回路106の入力は電源レベルにな
っている。また、N-MOSトランジスタ104は常時オンにな
っているため、寄生容量114はGNDレベルまで放電されて
いる。この状態で、入力信号が立ち上がると、P-MOSト
ランジスタ102はオフ、N-MOSトランジスタ103はオンに
なる。この結果、コンデンサ容量105と寄生容量114が導
通するため、識別回路106の入力は、寄生容量114が充電
するまで瞬時に電源レベルとGNDレベルの中間電圧V1ま
で下降してしまう。従って、識別回路106の入力電圧
は、以後、中間電圧V1からスタートして、放電制御電圧
110に制御された一定の傾きで下降することになり、ス
タートが識別回路106のしきい値電圧Vthに近いために、
遅延時間の可変範囲が大きくできなくなる。
容量がない理想的な場合である。しかし、実際には寄生
容量111、114が存在し、これら寄生容量の影響により、
理想的な場合と異なる振舞になる。図２３の（２）は、
寄生容量111、114がある場合の動作説明図である。入力
信号がGNDレベルでは、コンデンサ105は電源レベルまで
充電されており、識別回路106の入力は電源レベルにな
っている。また、N-MOSトランジスタ104は常時オンにな
っているため、寄生容量114はGNDレベルまで放電されて
いる。この状態で、入力信号が立ち上がると、P-MOSト
ランジスタ102はオフ、N-MOSトランジスタ103はオンに
なる。この結果、コンデンサ容量105と寄生容量114が導
通するため、識別回路106の入力は、寄生容量114が充電
するまで瞬時に電源レベルとGNDレベルの中間電圧V1ま
で下降してしまう。従って、識別回路106の入力電圧
は、以後、中間電圧V1からスタートして、放電制御電圧
110に制御された一定の傾きで下降することになり、ス
タートが識別回路106のしきい値電圧Vthに近いために、
遅延時間の可変範囲が大きくできなくなる。
【０００６】入力信号が立ち下がる場合も、寄生容量11
1のために識別回路106の入力電圧が中間電圧V2まで瞬時
に上昇し、この中間電圧V2から一定の傾きで上昇するこ
とになるため、同様に遅延時間の可変範囲を大きくでき
ない。以上のように、寄生容量111、114の影響により、
入力信号のレベル切り替わり時に識別回路106の入力電
圧が中間電圧V1,V2に瞬時変化するため、遅延時間の可
変範囲を大きくとることができない。また、中間電圧V
1,V2が寄生容量111、114によって変化するため、製造時
の条件、環境温度などによる遅延時間のバラツキが大き
い。
1のために識別回路106の入力電圧が中間電圧V2まで瞬時
に上昇し、この中間電圧V2から一定の傾きで上昇するこ
とになるため、同様に遅延時間の可変範囲を大きくでき
ない。以上のように、寄生容量111、114の影響により、
入力信号のレベル切り替わり時に識別回路106の入力電
圧が中間電圧V1,V2に瞬時変化するため、遅延時間の可
変範囲を大きくとることができない。また、中間電圧V
1,V2が寄生容量111、114によって変化するため、製造時
の条件、環境温度などによる遅延時間のバラツキが大き
い。
【０００７】
【発明が解決しようとする課題】以上より、従来の遅延
回路では、電界効果トランジスタの寄生容量の影響によ
り、遅延時間の可変範囲を大きくできない問題があっ
た。また、従来の遅延回路では、製造時の条件や環境温
度などによる遅延時間のバラツキが大きい問題があっ
た。従って、本発明の目的は、トランジスタの寄生容量
の影響をうけず、遅延時間の可変範囲を大きくでき、し
かも、遅延時間のバラツキを小さくできる遅延回路を提
供することである。また、本発明の別の目的は、入力パ
ルスと出力パルスのパルス幅が変わらない遅延回路、立
上りのみ遅延する遅延回路、立下がりのみ遅延する遅延
回路、入出力レベルが反転する遅延回路、入出力レベル
が反転しない遅延回路など種々の遅延回路を提供するこ
とである。本発明の別の目的は、周波数可変範囲が大き
く、かつ制御性のよい遅延回路を用いたVCO回路(電圧制
御発振回路)を提供することである。
回路では、電界効果トランジスタの寄生容量の影響によ
り、遅延時間の可変範囲を大きくできない問題があっ
た。また、従来の遅延回路では、製造時の条件や環境温
度などによる遅延時間のバラツキが大きい問題があっ
た。従って、本発明の目的は、トランジスタの寄生容量
の影響をうけず、遅延時間の可変範囲を大きくでき、し
かも、遅延時間のバラツキを小さくできる遅延回路を提
供することである。また、本発明の別の目的は、入力パ
ルスと出力パルスのパルス幅が変わらない遅延回路、立
上りのみ遅延する遅延回路、立下がりのみ遅延する遅延
回路、入出力レベルが反転する遅延回路、入出力レベル
が反転しない遅延回路など種々の遅延回路を提供するこ
とである。本発明の別の目的は、周波数可変範囲が大き
く、かつ制御性のよい遅延回路を用いたVCO回路(電圧制
御発振回路)を提供することである。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。図中、１は入力信号が第１のレベル（例えば
電源レベル）にある時、コンデンサに充電電流を流し込
むように制御する充電電流制御回路、２は入力信号が第
２のレベル（GNDレベル)にある時、コンデンサより放電
電流を放出させるように制御する放電電流制御回路、
３，４はそれぞれPチャンネル電界効果トランジスタ、N
チャンネル電界効果トランジスタ(例えばP-MOSトランジ
スタ、N-MOSトランジスタ)であり、ドレインが直列に接
続されたCMOSチャージポンプを構成している。P-MOSト
ランジスタ３のソースは電源線に接続され、ゲート端子
は充電電流制御回路１の出力に接続されている。又、N-
MOSトランジスタ４のソースはGND線に接続され、ゲート
端子は放電電流制御回路２の出力に接続されている。５
はチャージポンプのドレイン端子とグランド線間にN-MO
Sトランジスタ４に並列に挿入された充電/放電用のコン
デンサ、６はコンデンサの端子電圧が所定のスレショー
ルドレベル以上であるか否かを識別し、その識別結果に
応じて所定の論理レベルの信号を出力する識別回路であ
る。識別回路６は、コンパレータあるいはCMOSインバー
タで構成される。
図である。図中、１は入力信号が第１のレベル（例えば
電源レベル）にある時、コンデンサに充電電流を流し込
むように制御する充電電流制御回路、２は入力信号が第
２のレベル（GNDレベル)にある時、コンデンサより放電
電流を放出させるように制御する放電電流制御回路、
３，４はそれぞれPチャンネル電界効果トランジスタ、N
チャンネル電界効果トランジスタ(例えばP-MOSトランジ
スタ、N-MOSトランジスタ)であり、ドレインが直列に接
続されたCMOSチャージポンプを構成している。P-MOSト
ランジスタ３のソースは電源線に接続され、ゲート端子
は充電電流制御回路１の出力に接続されている。又、N-
MOSトランジスタ４のソースはGND線に接続され、ゲート
端子は放電電流制御回路２の出力に接続されている。５
はチャージポンプのドレイン端子とグランド線間にN-MO
Sトランジスタ４に並列に挿入された充電/放電用のコン
デンサ、６はコンデンサの端子電圧が所定のスレショー
ルドレベル以上であるか否かを識別し、その識別結果に
応じて所定の論理レベルの信号を出力する識別回路であ
る。識別回路６は、コンパレータあるいはCMOSインバー
タで構成される。
【０００９】P-MOSトランジスタ３は、入力信号が電源
レベルの時、充電電流制御回路１により制御される充電
電流源として動作し、GNDレベルの時はオフになる。一
方、N-MOSトランジスタ４は、入力信号が電源レベルの
時はオフになり、GNDレベルの時、放電電流制御回路２
により制御される放電電流源として動作する。充電電流
制御回路１は遅延制御電流７に比例した充電電流がP-MO
Sトランジスタ３を流れるように制御し、放電電流制御
回路２は遅延制御電流８に比例した放電電流がN-MOSト
ランジスタ４を流れるように制御する。従って、入力信
号レベルに基づいてコンデンサ５の充放電を制御できる
と共に、充電電流及び放電電流の大きさを制御でき、識
別回路６の入力電圧の傾きを制御でき、遅延時間を制御
することができる。かかる構成によれば、入力信号の立
上り、立下がりの切り替わり時にコンデンサ５と導通す
る容量がないため、入力信号の切り替わり時に識別回路
６の入力電圧が中間電位に瞬時変化することがなく、識
別回路６の入力電圧をGNDレベルから電源レベルまで、
あるいは、電源レベルからGNDレベルまで一定の傾きで
制御することができる。従って、遅延時間の可変範囲を
大きくすることができ、かつ遅延時間のバラツキを小さ
くすることができる。
レベルの時、充電電流制御回路１により制御される充電
電流源として動作し、GNDレベルの時はオフになる。一
方、N-MOSトランジスタ４は、入力信号が電源レベルの
時はオフになり、GNDレベルの時、放電電流制御回路２
により制御される放電電流源として動作する。充電電流
制御回路１は遅延制御電流７に比例した充電電流がP-MO
Sトランジスタ３を流れるように制御し、放電電流制御
回路２は遅延制御電流８に比例した放電電流がN-MOSト
ランジスタ４を流れるように制御する。従って、入力信
号レベルに基づいてコンデンサ５の充放電を制御できる
と共に、充電電流及び放電電流の大きさを制御でき、識
別回路６の入力電圧の傾きを制御でき、遅延時間を制御
することができる。かかる構成によれば、入力信号の立
上り、立下がりの切り替わり時にコンデンサ５と導通す
る容量がないため、入力信号の切り替わり時に識別回路
６の入力電圧が中間電位に瞬時変化することがなく、識
別回路６の入力電圧をGNDレベルから電源レベルまで、
あるいは、電源レベルからGNDレベルまで一定の傾きで
制御することができる。従って、遅延時間の可変範囲を
大きくすることができ、かつ遅延時間のバラツキを小さ
くすることができる。
【００１０】放電電流制御回路２は、信号遅延時間に応
じた遅延制御電流８を流す第３の電界効果トランジスタ
(MOSトランジスタ:図示せず)を備え、該第３のMOSトラ
ンジスタとN-MOSトランジスタ４とでカレントミラー回
路を構成し、入力信号がGNDレベルの時、遅延制御電流
８を第３MOSトランジスタに流し、カレントミラー機能
により該遅延制御電流８に比例した放電電流をN-MOSト
ランジスタ４に流し、入力信号レベルが電源レベルの
時、第３MOSトランジスタに遅延制御電流が流れないよ
うにして放電電流を零とする。又、充電電流制御回路１
は、信号遅延時間に応じた遅延制御電流７を流す第４の
電界効果トランジスタ(MOSトランジスタ:図示せず)を備
え、該第４MOSトランジスタとP-MOSトランジスタ３とで
カレントミラー回路を構成し、入力信号が電源レベルの
時、遅延制御電流８を第４MOSトランジスタに流し、カ
レントミラー機能により該遅延制御電流８に比例した充
電電流をP-MOSトランジスタ３に流し、又、入力信号レ
ベルが電源レベルの時、第４MOSトランジスタに遅延制
御電流が流れないようにして充電電流を零とする。
じた遅延制御電流８を流す第３の電界効果トランジスタ
(MOSトランジスタ:図示せず)を備え、該第３のMOSトラ
ンジスタとN-MOSトランジスタ４とでカレントミラー回
路を構成し、入力信号がGNDレベルの時、遅延制御電流
８を第３MOSトランジスタに流し、カレントミラー機能
により該遅延制御電流８に比例した放電電流をN-MOSト
ランジスタ４に流し、入力信号レベルが電源レベルの
時、第３MOSトランジスタに遅延制御電流が流れないよ
うにして放電電流を零とする。又、充電電流制御回路１
は、信号遅延時間に応じた遅延制御電流７を流す第４の
電界効果トランジスタ(MOSトランジスタ:図示せず)を備
え、該第４MOSトランジスタとP-MOSトランジスタ３とで
カレントミラー回路を構成し、入力信号が電源レベルの
時、遅延制御電流８を第４MOSトランジスタに流し、カ
レントミラー機能により該遅延制御電流８に比例した充
電電流をP-MOSトランジスタ３に流し、又、入力信号レ
ベルが電源レベルの時、第４MOSトランジスタに遅延制
御電流が流れないようにして充電電流を零とする。
【００１１】以上は、入力信号の立上り、立下がりの両
方で遅延した信号を出力する場合であるが、一方のみを
遅延することができる。又、適宜入力信号と出力信号の
パルス幅が変わらない遅延回路、入出力レベルが反転す
るS遅延回路、入出力レベルが反転しない遅延回路など
を構成できる。又、入力信号と出力信号のレベルが互い
に反転する遅延回路を奇数段、直列リング状に接続する
ことにより、あるいは、入力信号と出力信号のレベルが
反転しない偶数段の遅延回路と１段の信号レベル反転回
路とを直列リング状に接続することにより発振回路を構
成でき、しかも、電圧制御により遅延回路の遅延時間を
制御することにより、発振周波数を制御でき、電圧制御
発振回路を構成できる。
方で遅延した信号を出力する場合であるが、一方のみを
遅延することができる。又、適宜入力信号と出力信号の
パルス幅が変わらない遅延回路、入出力レベルが反転す
るS遅延回路、入出力レベルが反転しない遅延回路など
を構成できる。又、入力信号と出力信号のレベルが互い
に反転する遅延回路を奇数段、直列リング状に接続する
ことにより、あるいは、入力信号と出力信号のレベルが
反転しない偶数段の遅延回路と１段の信号レベル反転回
路とを直列リング状に接続することにより発振回路を構
成でき、しかも、電圧制御により遅延回路の遅延時間を
制御することにより、発振周波数を制御でき、電圧制御
発振回路を構成できる。
【００１２】
【発明の実施の形態】（Ａ）CMOS遅延回路の第１実施例 図２は本発明のCMOS遅延回路の第１実施例構成図、図３
は第１実施例の動作説明波形図である。以下の各実施例
では、CMOSトランジスタを用いた構成例を示すが、MIS
トランジスタなどの他の電界効果トランジスタを用いて
同様に構成することができる。図２において、１は入力
信号が電源レベルにある時、コンデンサに充電電流を流
し込むように制御する充電電流制御回路、２は入力信号
がGNDレベルにある時、コンデンサより放電電流を放出
させるように制御する放電電流制御回路、３，４はそれ
ぞれP-MOSトランジスタ、N-MOSトランジスタであり、ド
レインが直列に接続されたCMOSチャージポンプを構成し
ている。P-MOSトランジスタ３のソースは電源線に接続
され、ゲート端子は充電電流制御回路１に接続されてい
る。又、N-MOSトランジスタ４のソースはGND線に接続さ
れ、ゲート端子は放電電流制御回路２に接続されてい
る。
は第１実施例の動作説明波形図である。以下の各実施例
では、CMOSトランジスタを用いた構成例を示すが、MIS
トランジスタなどの他の電界効果トランジスタを用いて
同様に構成することができる。図２において、１は入力
信号が電源レベルにある時、コンデンサに充電電流を流
し込むように制御する充電電流制御回路、２は入力信号
がGNDレベルにある時、コンデンサより放電電流を放出
させるように制御する放電電流制御回路、３，４はそれ
ぞれP-MOSトランジスタ、N-MOSトランジスタであり、ド
レインが直列に接続されたCMOSチャージポンプを構成し
ている。P-MOSトランジスタ３のソースは電源線に接続
され、ゲート端子は充電電流制御回路１に接続されてい
る。又、N-MOSトランジスタ４のソースはGND線に接続さ
れ、ゲート端子は放電電流制御回路２に接続されてい
る。
【００１３】５はCMOSチャージポンプのドレイン端子と
グランド線間に、N-MOSトランジスタ４に並列に接続さ
れた充電/放電用のコンデンサ、６はコンデンサの端子
電圧が所定のスレショールドレベル以上であるか否かを
識別し、その識別結果に応じて所定の論理レベルの信号
を出力する識別回路、１５は電流制御回路であり、充電
電流制御回路１に立上り遅延時間τHに応じた遅延制御
電流７が流れるように制御し、放電電流制御回路２に立
下がり遅延時間τHに応じた遅延制御電流８が流れるよ
うに制御するものである。充電電流制御回路１は、P-MO
Sトランジスタ１０，１１で構成され、放電電流制御回
路２はN-MOSトランジスタ１２，１３で構成されてい
る。識別回路６はP-MOSトランジスタ２１、N-MOSトラン
ジスタ２２からなるインバータ回路で構成し、識別回路
６の入力容量をコンデンサ５としている。
グランド線間に、N-MOSトランジスタ４に並列に接続さ
れた充電/放電用のコンデンサ、６はコンデンサの端子
電圧が所定のスレショールドレベル以上であるか否かを
識別し、その識別結果に応じて所定の論理レベルの信号
を出力する識別回路、１５は電流制御回路であり、充電
電流制御回路１に立上り遅延時間τHに応じた遅延制御
電流７が流れるように制御し、放電電流制御回路２に立
下がり遅延時間τHに応じた遅延制御電流８が流れるよ
うに制御するものである。充電電流制御回路１は、P-MO
Sトランジスタ１０，１１で構成され、放電電流制御回
路２はN-MOSトランジスタ１２，１３で構成されてい
る。識別回路６はP-MOSトランジスタ２１、N-MOSトラン
ジスタ２２からなるインバータ回路で構成し、識別回路
６の入力容量をコンデンサ５としている。
【００１４】充電電流制御回路１のP-MOSトランジスタ
１０はスイッチとして動作し、入力信号が電源レベルな
らばオフ、GNDレベルならばオンになる。一方、P-MOSト
ランジスタ１１とP-MOSトランジスタ３はカレントミラ
ー回路を構成している。従って、入力信号が電源レベル
ならば遅延制御電流７はP-MOSトランジスタ１０を流れ
ず、P-MOSトランジスタ１１を流れる。この結果、カレ
ントミラー機能によりP-MOSトランジスタ３に遅延制御
電流７に比例した電流が流れ、該P-MOSトランジスタ３
は充電電流を流し込む電流源として動作する。また、入
力信号がGNDレベルならば遅延制御電流７はP-MOSトラン
ジスタ１０を流れ、P-MOSトランジスタ１１を流れない
ため、カレントミラー機能によりP-MOSトランジスタ３
はオフし充電電流は流れない。この場合、入力信号がGN
Dレベルから電源レベルに立ち上がった時の充電電流は
遅延制御電流７により制御できるから、該遅延制御電流
値を制御することにより立ち上がりの遅延時間を制御す
る。
１０はスイッチとして動作し、入力信号が電源レベルな
らばオフ、GNDレベルならばオンになる。一方、P-MOSト
ランジスタ１１とP-MOSトランジスタ３はカレントミラ
ー回路を構成している。従って、入力信号が電源レベル
ならば遅延制御電流７はP-MOSトランジスタ１０を流れ
ず、P-MOSトランジスタ１１を流れる。この結果、カレ
ントミラー機能によりP-MOSトランジスタ３に遅延制御
電流７に比例した電流が流れ、該P-MOSトランジスタ３
は充電電流を流し込む電流源として動作する。また、入
力信号がGNDレベルならば遅延制御電流７はP-MOSトラン
ジスタ１０を流れ、P-MOSトランジスタ１１を流れない
ため、カレントミラー機能によりP-MOSトランジスタ３
はオフし充電電流は流れない。この場合、入力信号がGN
Dレベルから電源レベルに立ち上がった時の充電電流は
遅延制御電流７により制御できるから、該遅延制御電流
値を制御することにより立ち上がりの遅延時間を制御す
る。
【００１５】同様にして、遅延制御電流８により、入力
信号の立ち下がりの遅延時間を制御できる。すなわち、
放電電流制御回路２のN-MOSトランジスタ１２はスイッ
チとして動作し、入力信号がGNDレベルならばオフ、電
源レベルならばオンになる。一方、N-MOSトランジスタ
１３とN-MOSトランジスタ４はカレントミラー回路を構
成している。従って、入力信号がGNDレベルならば遅延
制御電流８はN-MOSトランジスタ１２を流れず、N-MOSト
ランジスタ１３を流れる。この結果、カレントミラー機
能によりN-MOSトランジスタ４に遅延制御電流８に比例
した電流が流れ、該N-MOSトランジスタ４は放電電流を
流す電流源として動作する。また、入力信号が電源レベ
ルならば遅延制御電流８はN-MOSトランジスタ１２を流
れ、N-MOSトランジスタ１３を流れないため、カレント
ミラー機能によりN-MOSトランジスタ４はオフし放電電
流は流れない。この場合、入力信号が電源レベルからGN
Dレベルに立ち下がった時の放電電流は遅延制御電流８
により制御できるから、該遅延制御電流値を制御するこ
とにより立下がりの遅延時間を制御する。
信号の立ち下がりの遅延時間を制御できる。すなわち、
放電電流制御回路２のN-MOSトランジスタ１２はスイッ
チとして動作し、入力信号がGNDレベルならばオフ、電
源レベルならばオンになる。一方、N-MOSトランジスタ
１３とN-MOSトランジスタ４はカレントミラー回路を構
成している。従って、入力信号がGNDレベルならば遅延
制御電流８はN-MOSトランジスタ１２を流れず、N-MOSト
ランジスタ１３を流れる。この結果、カレントミラー機
能によりN-MOSトランジスタ４に遅延制御電流８に比例
した電流が流れ、該N-MOSトランジスタ４は放電電流を
流す電流源として動作する。また、入力信号が電源レベ
ルならば遅延制御電流８はN-MOSトランジスタ１２を流
れ、N-MOSトランジスタ１３を流れないため、カレント
ミラー機能によりN-MOSトランジスタ４はオフし放電電
流は流れない。この場合、入力信号が電源レベルからGN
Dレベルに立ち下がった時の放電電流は遅延制御電流８
により制御できるから、該遅延制御電流値を制御するこ
とにより立下がりの遅延時間を制御する。
【００１６】以上により、識別回路６の入力電圧は図３
に示すように、GNDレベルから電源レベルまで、及び電
源レベルからGNDレベルまで、一定の傾きで変化するよ
う制御できる。このため、遅延時間の可変範囲τが大き
く、かつ遅延時間のバラツキが小さいCMOS遅延回路を得
ることができる。また、遅延制御電流７，８は電流制御
回路１５により、一定の比を保ったまま変化できる。こ
のため、立ち上がりと立ち下がりの遅延時間τH、τTを
等しくして遅延時間を制御でき、このようにすれば、入
力と出力のパルス幅が変わらないCMOS遅延回路を得るこ
とができる。
に示すように、GNDレベルから電源レベルまで、及び電
源レベルからGNDレベルまで、一定の傾きで変化するよ
う制御できる。このため、遅延時間の可変範囲τが大き
く、かつ遅延時間のバラツキが小さいCMOS遅延回路を得
ることができる。また、遅延制御電流７，８は電流制御
回路１５により、一定の比を保ったまま変化できる。こ
のため、立ち上がりと立ち下がりの遅延時間τH、τTを
等しくして遅延時間を制御でき、このようにすれば、入
力と出力のパルス幅が変わらないCMOS遅延回路を得るこ
とができる。
【００１７】図４は、電流制御回路１５の実施例であ
り、221〜223はN-MOSトランジスタ、224〜225はP-MOSト
ランジスタであり、N-MOSトランジスタ221とN-MOSト
ランジスタ222、N-MOSトランジスタ221とN-MOSトラン
ジスタ223はそれぞれカレントミラー回路を構成してお
り、P-MOSトランジスタ224とP-MOSトランジスタ225も
カレントミラー回路を構成している。従って、遅延制御
電流１４をN-MOSトランジスタ221に流すことにより、カ
レントミラー機能により該遅延制御電流１４に比例した
遅延制御電流７，８をそれぞれ充電電流制御回路１、放
電電流制御回路２に流すことができる。
り、221〜223はN-MOSトランジスタ、224〜225はP-MOSト
ランジスタであり、N-MOSトランジスタ221とN-MOSト
ランジスタ222、N-MOSトランジスタ221とN-MOSトラン
ジスタ223はそれぞれカレントミラー回路を構成してお
り、P-MOSトランジスタ224とP-MOSトランジスタ225も
カレントミラー回路を構成している。従って、遅延制御
電流１４をN-MOSトランジスタ221に流すことにより、カ
レントミラー機能により該遅延制御電流１４に比例した
遅延制御電流７，８をそれぞれ充電電流制御回路１、放
電電流制御回路２に流すことができる。
【００１８】（Ｂ）CMOS遅延回路の第２実施例 図５は入力信号の立上りのタイミングのみ遅延するよう
に第１実施例を変形した第２実施例の構成図、図６は第
２実施例の動作説明波形図である。図５において、１は
入力信号が電源レベルにある時、コンデンサに充電電流
を流し込むように制御する充電電流制御回路、２は入力
信号がGNDレベルにある時、コンデンサより放電電流を
放出させるように制御する放電電流制御回路、３，４は
それぞれP-MOSトランジスタ、N-MOSトランジスタであ
り、ドレインが直列に接続されたCMOSチャージポンプを
構成している。P-MOSトランジスタ３のソースは電源線
に接続され、ゲート端子は充電電流制御回路１に接続さ
れている。又、N-MOSトランジスタ４のソースはGND線に
接続され、ゲート端子は放電電流制御回路２に接続され
ている。５はCMOSチャージポンプのドレイン端子とグラ
ンド線間に、N-MOSトランジスタ４に並列に接続された
充電/放電用のコンデンサ、６はコンデンサの端子電圧
が所定のスレショールドレベル以上であるか否かを識別
し、その識別結果に応じて所定の論理レベルの信号を出
力する識別回路である。
に第１実施例を変形した第２実施例の構成図、図６は第
２実施例の動作説明波形図である。図５において、１は
入力信号が電源レベルにある時、コンデンサに充電電流
を流し込むように制御する充電電流制御回路、２は入力
信号がGNDレベルにある時、コンデンサより放電電流を
放出させるように制御する放電電流制御回路、３，４は
それぞれP-MOSトランジスタ、N-MOSトランジスタであ
り、ドレインが直列に接続されたCMOSチャージポンプを
構成している。P-MOSトランジスタ３のソースは電源線
に接続され、ゲート端子は充電電流制御回路１に接続さ
れている。又、N-MOSトランジスタ４のソースはGND線に
接続され、ゲート端子は放電電流制御回路２に接続され
ている。５はCMOSチャージポンプのドレイン端子とグラ
ンド線間に、N-MOSトランジスタ４に並列に接続された
充電/放電用のコンデンサ、６はコンデンサの端子電圧
が所定のスレショールドレベル以上であるか否かを識別
し、その識別結果に応じて所定の論理レベルの信号を出
力する識別回路である。
【００１９】充電電流制御回路１はP-MOSトランジスタ
１０，１１で構成され、放電電流制御回路２はP-MOSト
ランジスタ201とN-MOSトランジスタ202からなるインバ
ータ回路で構成され、識別回路６はコンパレータ205と
電圧源206で構成されている。充電電流制御回路１のP-M
OSトランジスタ１０はスイッチとして動作し、入力信号
が電源レベルならばオフ、GNDレベルならばオンにな
る。一方、P-MOSトランジスタ１１とP-MOSトランジスタ
３はカレントミラー回路を構成している。従って、入力
信号が電源レベルならば遅延制御電流７はP-MOSトラン
ジスタ１０を流れず、P-MOSトランジスタ１１を流れ
る。この結果、カレントミラー機能によりP-MOSトラン
ジスタ３に遅延制御電流７に比例した電流が流れ、該P-
MOSトランジスタ３は充電電流を流し込む電流源として
動作する。また、入力信号がGNDレベルならば遅延制御
電流７はP-MOSトランジスタ１０を流れ、P-MOSトランジ
スタ１１を流れない。このため、カレントミラー機能に
よりP-MOSトランジスタ３はオフし充電電流は流れな
い。従って、遅延制御電流７により、入力信号がGNDレ
ベルから電源レベルに立ち上がった時の充電電流を制御
でき、立ち上がりの遅延時間を制御することができる。
１０，１１で構成され、放電電流制御回路２はP-MOSト
ランジスタ201とN-MOSトランジスタ202からなるインバ
ータ回路で構成され、識別回路６はコンパレータ205と
電圧源206で構成されている。充電電流制御回路１のP-M
OSトランジスタ１０はスイッチとして動作し、入力信号
が電源レベルならばオフ、GNDレベルならばオンにな
る。一方、P-MOSトランジスタ１１とP-MOSトランジスタ
３はカレントミラー回路を構成している。従って、入力
信号が電源レベルならば遅延制御電流７はP-MOSトラン
ジスタ１０を流れず、P-MOSトランジスタ１１を流れ
る。この結果、カレントミラー機能によりP-MOSトラン
ジスタ３に遅延制御電流７に比例した電流が流れ、該P-
MOSトランジスタ３は充電電流を流し込む電流源として
動作する。また、入力信号がGNDレベルならば遅延制御
電流７はP-MOSトランジスタ１０を流れ、P-MOSトランジ
スタ１１を流れない。このため、カレントミラー機能に
よりP-MOSトランジスタ３はオフし充電電流は流れな
い。従って、遅延制御電流７により、入力信号がGNDレ
ベルから電源レベルに立ち上がった時の充電電流を制御
でき、立ち上がりの遅延時間を制御することができる。
【００２０】放電電流回路２のインバータ回路の出力
は、入力信号が電源レベルならばGNDレベル、GNDレベル
ならば電源レベルとなる。従って、N-MOSトランジスタ
４はスイッチとして動作し、入力信号が電源レベルなら
ばオフ、GNDレベルならばオンしてコンデンサ５をGND線
に導通して充電電荷を放電させ、識別回路６の入力電圧
（コンデンサの端子電圧）を瞬時にGNDレベルにする。
識別回路６は入力電圧がしきい値Ｖth以上であれば電源
レベルを出力し、しきい値Ｖth以下であればGNDレベル
を出力する。以上より、第２実施例では、図６に示すよ
うに立ち下がりの遅延時間は固定（零）であり、入力信
号の立ち上がりの遅延時間τHのみ遅延制御電流７によ
り制御可能で、しかも、入力と出力とが互いに反転しな
い構成になっている。尚、この第２実施例のCMOS遅延回
路はパルス幅制御回路としても使用可能である。
は、入力信号が電源レベルならばGNDレベル、GNDレベル
ならば電源レベルとなる。従って、N-MOSトランジスタ
４はスイッチとして動作し、入力信号が電源レベルなら
ばオフ、GNDレベルならばオンしてコンデンサ５をGND線
に導通して充電電荷を放電させ、識別回路６の入力電圧
（コンデンサの端子電圧）を瞬時にGNDレベルにする。
識別回路６は入力電圧がしきい値Ｖth以上であれば電源
レベルを出力し、しきい値Ｖth以下であればGNDレベル
を出力する。以上より、第２実施例では、図６に示すよ
うに立ち下がりの遅延時間は固定（零）であり、入力信
号の立ち上がりの遅延時間τHのみ遅延制御電流７によ
り制御可能で、しかも、入力と出力とが互いに反転しな
い構成になっている。尚、この第２実施例のCMOS遅延回
路はパルス幅制御回路としても使用可能である。
【００２１】（Ｃ）CMOS遅延回路の第３実施例 図７は入力信号の立下がりのタイミングのみ遅延するよ
うに第１実施例を変形した第３実施例の構成図、図８は
第３実施例の動作説明波形図である。図７において、１
は入力信号が電源レベルにある時、コンデンサに充電電
流を流し込むように制御する充電電流制御回路、２は入
力信号がGNDレベルにある時、コンデンサより放電電流
を放出させるように制御する放電電流制御回路、３，４
はそれぞれP-MOSトランジスタ、N-MOSトランジスタであ
り、ドレインが直列に接続されたCMOSチャージポンプを
構成している。P-MOSトランジスタ３のソースは電源線
に接続され、ゲート端子は充電電流制御回路１に接続さ
れている。又、N-MOSトランジスタ４のソースはGND線に
接続され、ゲート端子は放電電流制御回路２に接続され
ている。５はCMOSチャージポンプのドレイン端子とグラ
ンド線間に、N-MOSトランジスタ４に並列に接続された
充電/放電用のコンデンサ、６はコンデンサの端子電圧
が所定のスレショールドレベル以上であるか否かを識別
し、識別結果に応じて所定の論理レベルの信号を出力す
る識別回路である。
うに第１実施例を変形した第３実施例の構成図、図８は
第３実施例の動作説明波形図である。図７において、１
は入力信号が電源レベルにある時、コンデンサに充電電
流を流し込むように制御する充電電流制御回路、２は入
力信号がGNDレベルにある時、コンデンサより放電電流
を放出させるように制御する放電電流制御回路、３，４
はそれぞれP-MOSトランジスタ、N-MOSトランジスタであ
り、ドレインが直列に接続されたCMOSチャージポンプを
構成している。P-MOSトランジスタ３のソースは電源線
に接続され、ゲート端子は充電電流制御回路１に接続さ
れている。又、N-MOSトランジスタ４のソースはGND線に
接続され、ゲート端子は放電電流制御回路２に接続され
ている。５はCMOSチャージポンプのドレイン端子とグラ
ンド線間に、N-MOSトランジスタ４に並列に接続された
充電/放電用のコンデンサ、６はコンデンサの端子電圧
が所定のスレショールドレベル以上であるか否かを識別
し、識別結果に応じて所定の論理レベルの信号を出力す
る識別回路である。
【００２２】充電電流制御回路１はP-MOSトランジスタ2
03とN-MOSトランジスタ204からなるインバータ回路で構
成され、放電電流制御回路２はN-MOSトランジスタ１
２，１３で構成され、識別回路６はP-MOSトランジスタ
２１、N-MOSトランジスタ２２からなるインバータ回路
で構成し、識別回路６の入力容量をコンデンサ５として
いる。充電電流制御回路１のインバータ回路の出力は、
入力信号が電源レベルならばGNDレベル、GNDレベルなら
ば電源レベルとなる。従って、P-MOSトランジスタ３は
スイッチとして動作し、入力信号がGNDレベルならばオ
フ、電源レベルならばオンしてコンデンサ５を電源線に
導通して充電し、識別回路６の入力電圧（コンデンサの
端子電圧）を瞬時に電源レベルにする。識別回路６は入
力電圧がGNDレベルであれば電源レベルを出力し、電源
レベルであればGNDレベルを出力するから、入力信号がG
NDレベルから電源レベルに立ち上がると、出力信号は瞬
時にGNDレベルになる。
03とN-MOSトランジスタ204からなるインバータ回路で構
成され、放電電流制御回路２はN-MOSトランジスタ１
２，１３で構成され、識別回路６はP-MOSトランジスタ
２１、N-MOSトランジスタ２２からなるインバータ回路
で構成し、識別回路６の入力容量をコンデンサ５として
いる。充電電流制御回路１のインバータ回路の出力は、
入力信号が電源レベルならばGNDレベル、GNDレベルなら
ば電源レベルとなる。従って、P-MOSトランジスタ３は
スイッチとして動作し、入力信号がGNDレベルならばオ
フ、電源レベルならばオンしてコンデンサ５を電源線に
導通して充電し、識別回路６の入力電圧（コンデンサの
端子電圧）を瞬時に電源レベルにする。識別回路６は入
力電圧がGNDレベルであれば電源レベルを出力し、電源
レベルであればGNDレベルを出力するから、入力信号がG
NDレベルから電源レベルに立ち上がると、出力信号は瞬
時にGNDレベルになる。
【００２３】放電電流制御回路２のN-MOSトランジスタ
１２はスイッチとして動作し、入力信号がGNDレベルな
らばオフ、電源レベルならばオンになる。一方、N-MOS
トランジスタ１３とN-MOSトランジスタ４はカレントミ
ラー回路を構成している。従って、入力信号がGNDレベ
ルならば遅延制御電流８はN-MOSトランジスタ１２を流
れず、N-MOSトランジスタ１３を流れる。この結果、カ
レントミラー機能によりN-MOSトランジスタ４に遅延制
御電流８に比例した電流が流れ、該N-MOSトランジスタ
４は放電電流を流す電流源として動作する。また、入力
信号が電源レベルならば遅延制御電流８はN-MOSトラン
ジスタ１２を流れ、N-MOSトランジスタ１３を流れな
い。このため、カレントミラー機能によりN-MOSトラン
ジスタ４はオフし放電電流は流れない。従って、遅延制
御電流８により、入力信号が電源レベルからGNDレベル
に立ち下がった時の放電電流を制御できるため、立ち下
がりの遅延時間を制御することができる。以上より、第
３実施例では、図８に示すように立ち上がりの遅延時間
は固定（零）であり、入力信号の立ち下がりの遅延時間
τTのみ遅延制御電流８により制御可能で、しかも、入
力と出力とが互いに反転する構成になっている。尚、こ
の第３実施例のCMOS遅延回路はパルス幅制御回路として
も使用可能である。
１２はスイッチとして動作し、入力信号がGNDレベルな
らばオフ、電源レベルならばオンになる。一方、N-MOS
トランジスタ１３とN-MOSトランジスタ４はカレントミ
ラー回路を構成している。従って、入力信号がGNDレベ
ルならば遅延制御電流８はN-MOSトランジスタ１２を流
れず、N-MOSトランジスタ１３を流れる。この結果、カ
レントミラー機能によりN-MOSトランジスタ４に遅延制
御電流８に比例した電流が流れ、該N-MOSトランジスタ
４は放電電流を流す電流源として動作する。また、入力
信号が電源レベルならば遅延制御電流８はN-MOSトラン
ジスタ１２を流れ、N-MOSトランジスタ１３を流れな
い。このため、カレントミラー機能によりN-MOSトラン
ジスタ４はオフし放電電流は流れない。従って、遅延制
御電流８により、入力信号が電源レベルからGNDレベル
に立ち下がった時の放電電流を制御できるため、立ち下
がりの遅延時間を制御することができる。以上より、第
３実施例では、図８に示すように立ち上がりの遅延時間
は固定（零）であり、入力信号の立ち下がりの遅延時間
τTのみ遅延制御電流８により制御可能で、しかも、入
力と出力とが互いに反転する構成になっている。尚、こ
の第３実施例のCMOS遅延回路はパルス幅制御回路として
も使用可能である。
【００２４】（Ｄ）CMOS遅延回路の第４実施例 図９はCMOS遅延回路の第４実施例の構成図、図１０は第
４実施例の動作説明波形図である。図９において、１は
入力信号がGNDレベルにある時、コンデンサに充電電流
を流し込むように制御する充電電流制御回路、２は入力
信号が電源レベルにある時、コンデンサより放電電流を
放出させるように制御する放電電流制御回路、３，４は
それぞれP-MOSトランジスタ、N-MOSトランジスタであ
り、ドレインが直列に接続されたCMOSチャージポンプを
構成している。P-MOSトランジスタ３のソースは電源線
に接続され、ゲート端子は充電電流制御回路１に接続さ
れている。又、N-MOSトランジスタ４のソースはGND線に
接続され、ゲート端子は放電電流制御回路２に接続され
ている。５はCMOSチャージポンプのドレイン端子とグラ
ンド線間にN-MOSトランジスタ４に並列に接続された充
電/放電用のコンデンサ、６はコンデンサ端子電圧が所
定のスレショールドレベル以上であるか否かを識別し、
その識別結果に応じて所定の論理レベルの信号を出力す
る識別回路、７，８は遅延制御電流で、図示しない電流
制御回路（図４参照）の制御でそれぞれ充電電流制御回
路１、放電電流制御回路２を流れるようになっている。
４実施例の動作説明波形図である。図９において、１は
入力信号がGNDレベルにある時、コンデンサに充電電流
を流し込むように制御する充電電流制御回路、２は入力
信号が電源レベルにある時、コンデンサより放電電流を
放出させるように制御する放電電流制御回路、３，４は
それぞれP-MOSトランジスタ、N-MOSトランジスタであ
り、ドレインが直列に接続されたCMOSチャージポンプを
構成している。P-MOSトランジスタ３のソースは電源線
に接続され、ゲート端子は充電電流制御回路１に接続さ
れている。又、N-MOSトランジスタ４のソースはGND線に
接続され、ゲート端子は放電電流制御回路２に接続され
ている。５はCMOSチャージポンプのドレイン端子とグラ
ンド線間にN-MOSトランジスタ４に並列に接続された充
電/放電用のコンデンサ、６はコンデンサ端子電圧が所
定のスレショールドレベル以上であるか否かを識別し、
その識別結果に応じて所定の論理レベルの信号を出力す
る識別回路、７，８は遅延制御電流で、図示しない電流
制御回路（図４参照）の制御でそれぞれ充電電流制御回
路１、放電電流制御回路２を流れるようになっている。
【００２５】充電電流制御回路１はP-MOSトランジスタ2
11,212及びN-MOSトランジスタ213で構成され、P-MOSト
ランジスタ211に遅延制御電流７が常時流れるようにな
っている。放電電流制御回路２はN-MOSトランジスタ21
4,215及びP-MOSトランジスタ216で構成され、N-MOSトラ
ンジスタ214に遅延制御電流８が常時流れるようになっ
ている。充電電流制御回路１において、入力信号が電源
レベルの時、P-MOSトランジスタ212がオフ、N-MOSトラ
ンジスタ213がオンになる。この結果、充電電流制御回
路１の出力は電源レベルとなり、P-MOSトランジスタ３
はオフになり、充電電流は流れない。一方、入力信号が
GNDレベルの時、P-MOSトランジスタ212がオンになるた
め、P-MOSトランジスタ211とP-MOSトランジスタ３はカ
レントミラー回路を構成し、P-MOSトランジスタ３は遅
延制御電流７に比例した電流を流す充電電流源として動
作する。
11,212及びN-MOSトランジスタ213で構成され、P-MOSト
ランジスタ211に遅延制御電流７が常時流れるようにな
っている。放電電流制御回路２はN-MOSトランジスタ21
4,215及びP-MOSトランジスタ216で構成され、N-MOSトラ
ンジスタ214に遅延制御電流８が常時流れるようになっ
ている。充電電流制御回路１において、入力信号が電源
レベルの時、P-MOSトランジスタ212がオフ、N-MOSトラ
ンジスタ213がオンになる。この結果、充電電流制御回
路１の出力は電源レベルとなり、P-MOSトランジスタ３
はオフになり、充電電流は流れない。一方、入力信号が
GNDレベルの時、P-MOSトランジスタ212がオンになるた
め、P-MOSトランジスタ211とP-MOSトランジスタ３はカ
レントミラー回路を構成し、P-MOSトランジスタ３は遅
延制御電流７に比例した電流を流す充電電流源として動
作する。
【００２６】同様にして、放電電流制御回路２の制御に
より、N-MOSトランジスタ４は、入力信号が電源レベル
の時は遅延制御電流８に比例した電流を流す放電電流源
として動作し、GNDレベルの時はオフになる。すなわ
ち、放電電流制御回路２において、入力信号がGNDレベ
ルの時、N-MOSトランジスタ215がオフ、P-MOSトランジ
スタ216がオンになる。この結果、放電電流制御回路２
の出力はGNDレベルとなり、N-MOSトランジスタ４はオフ
になり、放電電流は流れない。一方、入力信号が電源レ
ベルの時、N-MOSトランジスタ215がオンになるため、N-
MOSトランジスタ214とN-MOSトランジスタ４はカレント
ミラー回路を構成し、N-MOSトランジスタ４は遅延制御
電流８に比例した電流を流す放電電流源として動作す
る。以上により、識別回路６の入力電圧は図１０に示す
ように、電源レベルからGNDレベルまで、及びGNDレベル
から電源レベルまで、一定の傾きで変化するよう制御で
きる。このため、遅延時間の可変範囲τが大きく、かつ
遅延時間のバラツキが小さいCMOS遅延回路を得ることが
できる。又、立ち上がりと立ち下がりの遅延時間τH、
τTを等しくしたまま遅延時間を制御でき、従って、入
力と出力のパルス幅が変わらないCMOS遅延回路を得るこ
とができる。
より、N-MOSトランジスタ４は、入力信号が電源レベル
の時は遅延制御電流８に比例した電流を流す放電電流源
として動作し、GNDレベルの時はオフになる。すなわ
ち、放電電流制御回路２において、入力信号がGNDレベ
ルの時、N-MOSトランジスタ215がオフ、P-MOSトランジ
スタ216がオンになる。この結果、放電電流制御回路２
の出力はGNDレベルとなり、N-MOSトランジスタ４はオフ
になり、放電電流は流れない。一方、入力信号が電源レ
ベルの時、N-MOSトランジスタ215がオンになるため、N-
MOSトランジスタ214とN-MOSトランジスタ４はカレント
ミラー回路を構成し、N-MOSトランジスタ４は遅延制御
電流８に比例した電流を流す放電電流源として動作す
る。以上により、識別回路６の入力電圧は図１０に示す
ように、電源レベルからGNDレベルまで、及びGNDレベル
から電源レベルまで、一定の傾きで変化するよう制御で
きる。このため、遅延時間の可変範囲τが大きく、かつ
遅延時間のバラツキが小さいCMOS遅延回路を得ることが
できる。又、立ち上がりと立ち下がりの遅延時間τH、
τTを等しくしたまま遅延時間を制御でき、従って、入
力と出力のパルス幅が変わらないCMOS遅延回路を得るこ
とができる。
【００２７】（Ｅ）CMOS遅延回路の第５実施例 図１１は入力信号の立上りのタイミングのみ遅延するよ
うに第４実施例を変形した第５実施例の構成図、図１２
は第５実施例の動作説明波形図である。この第５実施例
では、第４実施例の放電電流制御回路２を省略し、信号
入力端子を直接N-MOSトランジスタ４に接続する構成に
なっている。このため、N-MOSトランジスタ４は放電電
流をオン/オフするスイッチとして動作、入力信号がGND
レベルのときオフ、電源レベルのときオンしてコンデン
サ５をGND線に導通して充電電荷を放電させ、識別回路
６の入力電圧（コンデンサの端子電圧）を瞬時にGNDレ
ベルにする。識別回路６は入力電圧がしきい値Ｖth以上
であればGNDレベルを出力し、しきい値Ｖth以下であれ
ば電源レベルを出力する。以上より、第２実施例では、
図１２に示すように入力信号の立ち上がりの遅延時間は
固定（零）であり、入力信号の立ち下がりの遅延時間τ
Tのみ遅延制御電流７により制御可能で、入力と出力と
が互いに反転する構成になっている。尚、同様に第４実
施例（図９）の充電電流制御回路１を省略し、信号入力
端子を直接P-MOSトランジスタ３に接続することにより
入力信号の立上りのみ遅延が可能なCMOS遅延回路を構成
することができる。
うに第４実施例を変形した第５実施例の構成図、図１２
は第５実施例の動作説明波形図である。この第５実施例
では、第４実施例の放電電流制御回路２を省略し、信号
入力端子を直接N-MOSトランジスタ４に接続する構成に
なっている。このため、N-MOSトランジスタ４は放電電
流をオン/オフするスイッチとして動作、入力信号がGND
レベルのときオフ、電源レベルのときオンしてコンデン
サ５をGND線に導通して充電電荷を放電させ、識別回路
６の入力電圧（コンデンサの端子電圧）を瞬時にGNDレ
ベルにする。識別回路６は入力電圧がしきい値Ｖth以上
であればGNDレベルを出力し、しきい値Ｖth以下であれ
ば電源レベルを出力する。以上より、第２実施例では、
図１２に示すように入力信号の立ち上がりの遅延時間は
固定（零）であり、入力信号の立ち下がりの遅延時間τ
Tのみ遅延制御電流７により制御可能で、入力と出力と
が互いに反転する構成になっている。尚、同様に第４実
施例（図９）の充電電流制御回路１を省略し、信号入力
端子を直接P-MOSトランジスタ３に接続することにより
入力信号の立上りのみ遅延が可能なCMOS遅延回路を構成
することができる。
【００２８】（Ｆ）CMOS遅延回路の第６実施例 図１３は入力信号と出力信号のパルス幅を等しくするCM
OS遅延回路の第６実施例、図１４はその動作説明用波形
図である。３０、３１は直列接続された第３実施例のCM
OS遅延回路（図７）であり、図８に示すように入力信号
の立下がりのみ遅延し、かつ、入力と出力が互いに反転
するものである。３２は電流制御回路であり、特性が等
しいP-MOSトランジスタ231,232のゲートに遅延制御電圧
233を加えて互いに等しい電流が流れるようになってい
る。これらP-MOSトランジスタ231,232を流れる電流は遅
延制御電流８としてCMOS遅延回路３０，３１に流入す
る。CMOS遅延回路３０，３１に流入する遅延制御電流８
は等しいから放電電流も等しくなり、両遅延回路の立下
がり遅延時間τ Tも等しい。図１４に示すように、入力
信号の立ち上がりは、CMOS遅延回路３０で遅延せず、CM
OS遅延回路３１でτTだけで遅延する。一方、入力信号
の立ち下がりは、CMOS遅延回路３０でτTだけ遅延し、C
MOS遅延回路３１で遅延しない。従って、全体的に入力
信号は、立上り、立下がりでそれぞれτづつ遅延するた
め、入力と出力でパルス幅が変わらない遅延時間τTのC
MOS遅延回路が得られる。
OS遅延回路の第６実施例、図１４はその動作説明用波形
図である。３０、３１は直列接続された第３実施例のCM
OS遅延回路（図７）であり、図８に示すように入力信号
の立下がりのみ遅延し、かつ、入力と出力が互いに反転
するものである。３２は電流制御回路であり、特性が等
しいP-MOSトランジスタ231,232のゲートに遅延制御電圧
233を加えて互いに等しい電流が流れるようになってい
る。これらP-MOSトランジスタ231,232を流れる電流は遅
延制御電流８としてCMOS遅延回路３０，３１に流入す
る。CMOS遅延回路３０，３１に流入する遅延制御電流８
は等しいから放電電流も等しくなり、両遅延回路の立下
がり遅延時間τ Tも等しい。図１４に示すように、入力
信号の立ち上がりは、CMOS遅延回路３０で遅延せず、CM
OS遅延回路３１でτTだけで遅延する。一方、入力信号
の立ち下がりは、CMOS遅延回路３０でτTだけ遅延し、C
MOS遅延回路３１で遅延しない。従って、全体的に入力
信号は、立上り、立下がりでそれぞれτづつ遅延するた
め、入力と出力でパルス幅が変わらない遅延時間τTのC
MOS遅延回路が得られる。
【００２９】（Ｇ）CMOS遅延回路の第７実施例 図１５は入力信号と出力信号のパルス幅を等しくするCM
OS遅延回路の第７実施例、図１６はその動作説明用波形
図である。３３、３５は第２実施例のCMOS遅延回路（図
５）であり、図６に示すように入力信号の立上がりのみ
遅延し、入力と出力が互いに反転しないもの、３４，３
６は信号レベルを反転するインバータである。CMOS遅延
回路３３，３５、インバータ３４、３６は図示のように
直列に接続されている。３７は電流制御回路であり、第
６実施例（図１３）の電流制御回路３２と同一の構成を
備え、等しい遅延制御電流７をCMOS遅延回路３３，３５
に流し込むようになっている。CMOS遅延回路３３，３５
に流入する遅延制御電流７は等しいから充電電流も等し
くなり、両遅延回路の立上り遅延時間τHも等しい。CMO
S遅延回路３３とインバータ３４、CMOS遅延回路３５と
インバータ３６はそれぞれ第６実施例のCMOS遅延回路３
０，３１に相当し、第６実施例と同様に動作して入力と
出力でパルス幅が変わらない遅延時間τHの信号を出力
する。
OS遅延回路の第７実施例、図１６はその動作説明用波形
図である。３３、３５は第２実施例のCMOS遅延回路（図
５）であり、図６に示すように入力信号の立上がりのみ
遅延し、入力と出力が互いに反転しないもの、３４，３
６は信号レベルを反転するインバータである。CMOS遅延
回路３３，３５、インバータ３４、３６は図示のように
直列に接続されている。３７は電流制御回路であり、第
６実施例（図１３）の電流制御回路３２と同一の構成を
備え、等しい遅延制御電流７をCMOS遅延回路３３，３５
に流し込むようになっている。CMOS遅延回路３３，３５
に流入する遅延制御電流７は等しいから充電電流も等し
くなり、両遅延回路の立上り遅延時間τHも等しい。CMO
S遅延回路３３とインバータ３４、CMOS遅延回路３５と
インバータ３６はそれぞれ第６実施例のCMOS遅延回路３
０，３１に相当し、第６実施例と同様に動作して入力と
出力でパルス幅が変わらない遅延時間τHの信号を出力
する。
【００３０】図１６に示すように、入力信号の立ち上が
りは、CMOS遅延回路３３でτHだけ遅延し、インバータ
３４で反転し、CMOS遅延回路３５で遅延せず、インバー
タ３６で反転する。一方、入力信号の立ち下がりは、CM
OS遅延回路３３で遅延せず、インバータ３４で反転し、
CMOS遅延回路３５でτHだけ遅延し、インバータ３６で
反転する。従って、全体的に入力信号は立上り、立下が
りでそれぞれτHづつ遅延するため、入力と出力でパル
ス幅が変わらない遅延時間τHの信号を出力できる。
りは、CMOS遅延回路３３でτHだけ遅延し、インバータ
３４で反転し、CMOS遅延回路３５で遅延せず、インバー
タ３６で反転する。一方、入力信号の立ち下がりは、CM
OS遅延回路３３で遅延せず、インバータ３４で反転し、
CMOS遅延回路３５でτHだけ遅延し、インバータ３６で
反転する。従って、全体的に入力信号は立上り、立下が
りでそれぞれτHづつ遅延するため、入力と出力でパル
ス幅が変わらない遅延時間τHの信号を出力できる。
【００３１】（Ｈ）CMOS遅延回路の第８実施例 図１７は入力信号と出力信号のパルス幅を等しくするCM
OS遅延回路の第８実施例である。３９、４１は第２実施
例のCMOS遅延回路（図５）であり、図６に示すように入
力信号の立上がりのみ遅延し、入力と出力が互いに反転
しないもの、３８，３９は信号レベルを反転するインバ
ータである。CMOS遅延回路３９，４１、インバータ３
８、４０は図示のように直列に接続されている。４２は
電流制御回路であり、第６実施例（図１３）の電流制御
回路３２と同一の構成を備え、等しい遅延制御電流７を
CMOS遅延回路３９，４１に流し込むようになっている。
CMOS遅延回路３９，４１に流入する遅延制御電流７は等
しいから充電電流も等しくなり、両遅延回路の立上り遅
延時間τHも等しい。第８実施例は第７実施例と比べる
と、先に反転するか、後で反転するかの相違しかなく、
従って、第７実施例と同様に入力と出力でパルス幅が変
わらない遅延時間τHの信号を出力できる。
OS遅延回路の第８実施例である。３９、４１は第２実施
例のCMOS遅延回路（図５）であり、図６に示すように入
力信号の立上がりのみ遅延し、入力と出力が互いに反転
しないもの、３８，３９は信号レベルを反転するインバ
ータである。CMOS遅延回路３９，４１、インバータ３
８、４０は図示のように直列に接続されている。４２は
電流制御回路であり、第６実施例（図１３）の電流制御
回路３２と同一の構成を備え、等しい遅延制御電流７を
CMOS遅延回路３９，４１に流し込むようになっている。
CMOS遅延回路３９，４１に流入する遅延制御電流７は等
しいから充電電流も等しくなり、両遅延回路の立上り遅
延時間τHも等しい。第８実施例は第７実施例と比べる
と、先に反転するか、後で反転するかの相違しかなく、
従って、第７実施例と同様に入力と出力でパルス幅が変
わらない遅延時間τHの信号を出力できる。
【００３２】（Ｉ）CMOS遅延回路を用いた発振回路の第
１実施例 図１８はCMOS遅延回路を用いた発振回路の第１実施例構
成図であり、入力信号と出力信号のレベルが反転するCM
OS遅延回路を奇数段、直列リング状に接続して発振回路
を構成している。図中、５３は発振回路で、第１実施例
（図２）に示した入力と出力が反転するCMOS遅延回路24
1〜245を奇数段リング状に接続して構成している。５５
は電流制御回路で、CMOS遅延回路241〜245に遅延制御電
流１４をそれぞれ流し込むP-MOSトランジスタ251〜255
を備えている。電流制御回路５５は制御電圧５４により
CMOS遅延回路241〜245に流し込む遅延制御電流１４の値
を制御でき、これにより遅延時間を変えて発振周波数を
変化することができる。
１実施例 図１８はCMOS遅延回路を用いた発振回路の第１実施例構
成図であり、入力信号と出力信号のレベルが反転するCM
OS遅延回路を奇数段、直列リング状に接続して発振回路
を構成している。図中、５３は発振回路で、第１実施例
（図２）に示した入力と出力が反転するCMOS遅延回路24
1〜245を奇数段リング状に接続して構成している。５５
は電流制御回路で、CMOS遅延回路241〜245に遅延制御電
流１４をそれぞれ流し込むP-MOSトランジスタ251〜255
を備えている。電流制御回路５５は制御電圧５４により
CMOS遅延回路241〜245に流し込む遅延制御電流１４の値
を制御でき、これにより遅延時間を変えて発振周波数を
変化することができる。
【００３３】図１９は各CMOS遅延回路の動作説明図であ
り、遅延時間がτで、入力と出力が反転する特性を有し
ている。尚、識別回路６の入力波形を図３の波形図と逆
にしている。図２０は各段のCMOS遅延回路241〜245の入
出力波形図であり、最後のCMOS遅延回路245の出力が最
初のCMOS遅延回路241の入力と一致する。かかる構成の
発振回路の発振周波数は以下のようになる。すなわち、
制御電圧Vgsにより電流制御回路５５から出力する出力
電流(遅延制御電流)Ｉcntは次式 Ｉcnt＝(1/2)・β・(Ｖgs−Ｖth)2 (1) に従って変化する。但しβはドレイン電流係数、Ｖthは
しきい値電圧である。
り、遅延時間がτで、入力と出力が反転する特性を有し
ている。尚、識別回路６の入力波形を図３の波形図と逆
にしている。図２０は各段のCMOS遅延回路241〜245の入
出力波形図であり、最後のCMOS遅延回路245の出力が最
初のCMOS遅延回路241の入力と一致する。かかる構成の
発振回路の発振周波数は以下のようになる。すなわち、
制御電圧Vgsにより電流制御回路５５から出力する出力
電流(遅延制御電流)Ｉcntは次式 Ｉcnt＝(1/2)・β・(Ｖgs−Ｖth)2 (1) に従って変化する。但しβはドレイン電流係数、Ｖthは
しきい値電圧である。
【００３４】一方、CMOS遅延回路241〜245として第１実
施例の構成を用いた場合、識別回路６のしきい値（スレ
ショールド）をＶd／２とすれば、１段当りの遅延時間
τは次式 τ＝（Ｃ0・Ｖd)/（2・Ｉcharge） (2) で与えられる。ただし、Ｃ0はコンデンサ５の容量、Ｖd
は電源電圧、Ｉchargeは充放電の電流値でＩcntに比例
する。簡単のためにＩcharge＝Ｉcntとすると、 τ＝（Ｃ0・Ｖd)/（2・Ｉcnt） (3) となる。ここで、ｎをCMOS遅延回路の段数とすると、次
式 Ｔ／２＝ｎ・τ (4) が成立する。ただし、Ｔは発振周期。従って、発振周波
数ｆは ｆ＝1/(2・ｎ・τ) (5) で与えられる。従って、(1), (3), (5)式より、 ｆ＝(1/2)・β・(Ｖgs−Ｖth)2/(n・Ｃ0・Ｖd) (6) となり、制御電圧Vgsにより発振周波数ｆを制御でき
る。又、CMOS遅延回路241〜245の遅延時間の可変範囲が
大きいため、発振周波数の可変範囲を大きくすることが
できる。
施例の構成を用いた場合、識別回路６のしきい値（スレ
ショールド）をＶd／２とすれば、１段当りの遅延時間
τは次式 τ＝（Ｃ0・Ｖd)/（2・Ｉcharge） (2) で与えられる。ただし、Ｃ0はコンデンサ５の容量、Ｖd
は電源電圧、Ｉchargeは充放電の電流値でＩcntに比例
する。簡単のためにＩcharge＝Ｉcntとすると、 τ＝（Ｃ0・Ｖd)/（2・Ｉcnt） (3) となる。ここで、ｎをCMOS遅延回路の段数とすると、次
式 Ｔ／２＝ｎ・τ (4) が成立する。ただし、Ｔは発振周期。従って、発振周波
数ｆは ｆ＝1/(2・ｎ・τ) (5) で与えられる。従って、(1), (3), (5)式より、 ｆ＝(1/2)・β・(Ｖgs−Ｖth)2/(n・Ｃ0・Ｖd) (6) となり、制御電圧Vgsにより発振周波数ｆを制御でき
る。又、CMOS遅延回路241〜245の遅延時間の可変範囲が
大きいため、発振周波数の可変範囲を大きくすることが
できる。
【００３５】（Ｊ）CMOS遅延回路を用いた発振回路の第
２実施例 図２１はCMOS遅延回路を用いた発振回路の第２実施例構
成図であり、入力信号と出力信号のレベルが互いに反転
しない偶数段のCMOS遅延回路と１段の信号レベル反転回
路とを直列リング状に接続して発振回路を構成してい
る。５３は発振回路で、第４実施例（図９）に示した入
力と出力が反転しないCMOS遅延回路261〜262を２段及び
信号レベル反転回路（インバータ）５１を１段、直列リ
ング状に接続して構成している。５５は電流制御回路
で、図１８の電流制御回路と同一の構成を備え、CMOS遅
延回路261〜262に遅延制御電流１４を流し込むようにな
っている。電流制御回路５５は制御電圧５４によりCMOS
遅延回路261〜262に流し込む遅延制御電流１４を制御で
き、これによりCMOS遅延回路の遅延時間を変えて発振周
波数を変化することができる。発振周波数ｆは第１実施
例と同様に(6)式により与えられる。尚、CMOS遅延回路2
61、262の遅延時間の可変範囲が大きいため、発振周波
数の可変範囲を大きくすることができる。以上では、MO
Sトランジスタを用いた場合について説明したが、本発
明はMOSトランジスタに限らずMISトランジスタなどの他
の電界効果トランジスタにも適用できるものである。以
上、本発明を実施例により説明したが、本発明は請求の
範囲に記載した本発明の主旨に従い種々の変形が可能で
あり、本発明はこれらを排除するものではない。
２実施例 図２１はCMOS遅延回路を用いた発振回路の第２実施例構
成図であり、入力信号と出力信号のレベルが互いに反転
しない偶数段のCMOS遅延回路と１段の信号レベル反転回
路とを直列リング状に接続して発振回路を構成してい
る。５３は発振回路で、第４実施例（図９）に示した入
力と出力が反転しないCMOS遅延回路261〜262を２段及び
信号レベル反転回路（インバータ）５１を１段、直列リ
ング状に接続して構成している。５５は電流制御回路
で、図１８の電流制御回路と同一の構成を備え、CMOS遅
延回路261〜262に遅延制御電流１４を流し込むようにな
っている。電流制御回路５５は制御電圧５４によりCMOS
遅延回路261〜262に流し込む遅延制御電流１４を制御で
き、これによりCMOS遅延回路の遅延時間を変えて発振周
波数を変化することができる。発振周波数ｆは第１実施
例と同様に(6)式により与えられる。尚、CMOS遅延回路2
61、262の遅延時間の可変範囲が大きいため、発振周波
数の可変範囲を大きくすることができる。以上では、MO
Sトランジスタを用いた場合について説明したが、本発
明はMOSトランジスタに限らずMISトランジスタなどの他
の電界効果トランジスタにも適用できるものである。以
上、本発明を実施例により説明したが、本発明は請求の
範囲に記載した本発明の主旨に従い種々の変形が可能で
あり、本発明はこれらを排除するものではない。
【００３６】
【発明の効果】以上本発明によれば、入力信号の立上
り、立下がりの切り替わり時にコンデンサと導通する寄
生容量がないため、入力信号の切り替わり時に識別回路
の入力電圧が中間電位に瞬時変化することがなく、識別
回路の入力電圧をGNDレベルから電源レベルまで、ある
いは、電源レベルからGNDレベルまで一定の傾きで制御
することができる。この結果、本発明によれば、遅延時
間の可変範囲を大きくすることができ、かつ、遅延時間
のバラツキをなくすことができる。又、本発明によれ
ば、入力パルスと出力パルスのパルス幅が変わらない遅
延回路、立上りのみ遅延する遅延回路、立下がりのみ遅
延する遅延回路、入出力レベルが反転する遅延回路、入
出力レベルが反転しない遅延回路などを種々の遅延回路
を提供でき、しかも、これら遅延回路の遅延時間の可変
範囲を大きくすることができ、かつ、遅延時間のバラツ
キをなくすことができる。
り、立下がりの切り替わり時にコンデンサと導通する寄
生容量がないため、入力信号の切り替わり時に識別回路
の入力電圧が中間電位に瞬時変化することがなく、識別
回路の入力電圧をGNDレベルから電源レベルまで、ある
いは、電源レベルからGNDレベルまで一定の傾きで制御
することができる。この結果、本発明によれば、遅延時
間の可変範囲を大きくすることができ、かつ、遅延時間
のバラツキをなくすことができる。又、本発明によれ
ば、入力パルスと出力パルスのパルス幅が変わらない遅
延回路、立上りのみ遅延する遅延回路、立下がりのみ遅
延する遅延回路、入出力レベルが反転する遅延回路、入
出力レベルが反転しない遅延回路などを種々の遅延回路
を提供でき、しかも、これら遅延回路の遅延時間の可変
範囲を大きくすることができ、かつ、遅延時間のバラツ
キをなくすことができる。
【００３７】又、本発明によれば、入力信号と出力信号
のレベルが反転する遅延回路を奇数段、直列リング状に
接続することにより、あるいは、入力信号と出力信号の
レベルが反転しない偶数段の遅延回路と１段の信号レベ
ル反転回路とを直列リング状に接続することにより発振
回路を構成するようにしたから、電圧制御により遅延回
路の遅延時間を変えることにより発振周波数を制御で
き、電圧制御発振回路(VCO回路)を構成できる。又、発
振回路を構成する遅延回路の遅延時間を大きく変化でき
るため、電圧制御発振回路(VCO回路)の発振周波数の可
変範囲を大きくすることができる。
のレベルが反転する遅延回路を奇数段、直列リング状に
接続することにより、あるいは、入力信号と出力信号の
レベルが反転しない偶数段の遅延回路と１段の信号レベ
ル反転回路とを直列リング状に接続することにより発振
回路を構成するようにしたから、電圧制御により遅延回
路の遅延時間を変えることにより発振周波数を制御で
き、電圧制御発振回路(VCO回路)を構成できる。又、発
振回路を構成する遅延回路の遅延時間を大きく変化でき
るため、電圧制御発振回路(VCO回路)の発振周波数の可
変範囲を大きくすることができる。
【図１】本発明の原理説明図である。
【図２】本発明のCMOS遅延回路の第１実施例である。
【図３】第１実施例の動作説明図である。
【図４】第１実施例の電流制御回路の実施例である。
【図５】本発明のCMOS遅延回路の第２実施例である。
【図６】第２実施例の動作説明図である。
【図７】本発明のCMOS遅延回路の第３実施例である。
【図８】第３実施例の動作説明図である。
【図９】本発明のCMOS遅延回路の第４実施例である。
【図１０】第４実施例の動作説明図である。
【図１１】本発明のCMOS遅延回路の第５実施例である。
【図１２】第５実施例の動作説明図である。
【図１３】本発明のCMOS遅延回路の第６実施例である。
【図１４】第６実施例の動作説明図である。
【図１５】本発明のCMOS遅延回路の第７実施例である。
【図１６】第７実施例の動作説明図である。
【図１７】本発明のCMOS遅延回路の第８実施例である。
【図１８】本発明の発振回路の第１実施例である。
【図１９】第１実施例(発振回路)のCMOS遅延回路の動作
説明図である。
説明図である。
【図２０】第１実施例(発振回路)の動作説明用波形図で
ある。
ある。
【図２１】本発明の発振回路の第２実施例である。
【図２２】従来のCMOSパルス遅延回路である。
【図２３】従来のCMOSパルス遅延回路の動作説明図であ
る。
る。
【図２４】識別回路の入力が完全に振れなければならな
い理由の説明図である。
い理由の説明図である。
１・・充電電流制御回路 ２・・放電電流制御回路 ３・・P-MOSトランジスタ ４・・N-MOSトランジスタ ５・・充電/放電用のコンデンサ ６・・識別回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J001 AA04 AA05 BB12 BB14 BB20 BB25 CC01 CC02 CC03 DD01 DD04 DD06
Claims (17)
- 【請求項１】 異なるチャネルの電界効果トランジスタ
を直列に接続して接続部を出力端とし、それぞれの電界
効果トランジスタのゲートに入力信号を入力するインバ
ータと、該インバータ出力端に接続されたコンデンサ
と、該インバータ出力端の信号識別を行う識別回路を備
えた遅延回路において、 該一方の電界効果トランジスタのゲートに入力信号と制
御信号を基に前記コンデンサに流し込む充電電流を制御
する充電電流制御回路と、 該他方の電界効果トランジスタのゲートに入力信号と制
御信号を基に前記コンデンサより放電電流を放出させる
放電電流制御回路、を設けたことを特徴とする遅延回
路。 - 【請求項２】 第１、第２のレベルで交番する入力信号
の立上りタイミング及び立下がりタイミングの少なくと
も一方のタイミングを遅延する遅延回路において、 異なるチャネルの２つの電界効果トランジスタが直列に
接続されたチャージポンプ、 一方の電界効果トランジスタ（第１電界効果トランジス
タ）に並列に接続されたコンデンサ、 入力信号が第１のレベルにある時、前記チャージポンプ
の他方の電界効果トランジスタ（第２電界効果トランジ
スタ）を介して前記コンデンサに充電電流を流し込む充
電電流制御回路、 入力信号が第２のレベルにある時、前記第１電界効果ト
ランジスタを介して前記コンデンサより放電電流を放出
させる放電電流制御回路、 前記コンデンサ端子電圧に基いて所定の論理レベルの信
号を出力する識別回路、を備えたことを特徴とする遅延
回路。 - 【請求項３】 前記充電電流制御回路は、入力信号が第
１レベルの時、前記第２電界効果トランジスタが充電電
流を流す電流源となるように制御し、かつ、入力信号が
第２レベルの時、第２電界効果トランジスタがオフして
充電電流が零となるよう制御し、 前記放電電流制御回路は、入力信号が第２レベルの時、
前記第１電界効果トランジスタが放電電流を流す電流源
となるように制御し、かつ、入力信号が第１レベルの
時、第１電界効果トランジスタがオフして放電電流が零
となるよう制御すること、を特徴とする請求項２記載の
遅延回路。 - 【請求項４】 前記放電電流制御回路は、遅延時間に応
じた遅延制御電流を流す第３の電界効果トランジスタを
備え、該第３電界効果トランジスタと前記第１電界効果
トランジスタとでカレントミラー回路を構成し、入力信
号が第２レベルの時、遅延制御電流を第３電界効果トラ
ンジスタに流し、カレントミラー機能により該遅延制御
電流に比例した放電電流を第１電界効果トランジスタに
流し、入力信号レベルが第１レベルの時、第３電界効果
トランジスタに遅延制御電流が流れないようにして放電
電流を零とし、 前記充電電流制御回路は、遅延時間に応じた遅延制御電
流を流す第４の電界効果トランジスタを備え、該第４電
界効果トランジスタと前記第２電界効果トランジスタと
でカレントミラー回路を構成し、入力信号が第１レベル
の時、遅延制御電流を第４電界効果トランジスタに流
し、カレントミラー機能により該遅延制御電流に比例し
た充電電流を第２電界効果トランジスタに流し、入力信
号レベルが第２レベルの時、第４電界効果トランジスタ
に遅延制御電流が流れないようにして充電電流を零とす
ること、を特徴とする請求項３記載の遅延回路。 - 【請求項５】 前記第３及び第４の電界効果トランジス
タに、遅延時間に応じた遅延制御電流を流す遅延制御電
流回路を備えたことを特徴とする請求項４記載の遅延回
路。 - 【請求項６】 前記充電電流制御回路は、入力信号が第
１レベルの時、前記第２電界効果トランジスタが充電電
流を流す電流源となるように制御し、かつ、入力信号が
第２レベルの時、第２電界効果トランジスタがオフして
充電電流が零となるよう制御し、 前記放電電流制御回路は、前記第１電界効果トランジス
タをスイッチとしてオン／オフ制御し、入力信号が第２
レベルの時、該第１電界効果トランジスタをオンして放
電電流を流し、入力信号が第１レベルの時、該第１電界
効果トランジスタをオフして放電電流を零とすること、
を特徴とする請求項２記載の遅延回路。 - 【請求項７】 前記充電電流制御回路は、遅延時間に応
じた遅延制御電流を流す第４の電界効果トランジスタを
備え、該第４電界効果トランジスタと前記第２電界効果
トランジスタとでカレントミラー回路を構成し、入力信
号が第１レベルの時、遅延制御電流を第４電界効果トラ
ンジスタに流し、カレントミラー機能により該遅延制御
電流に比例した充電電流を第２電界効果トランジスタに
流し、入力信号レベルが第２レベルの時、第４電界効果
トランジスタに遅延制御電流が流れないようにして充電
電流を零とし、 前記放電電流制御回路は信号入力端子に接続された電界
効果トランジスタ構成のインバータを備え、該インバー
タ出力により第１電界効果トランジスタを入力信号レベ
ルに基づいてオン／オフ制御すること、を特徴とする請
求項６記載の遅延回路。 - 【請求項８】 前記充電電流制御回路は、前記第２電界
効果トランジスタをスイッチとしてオン／オフ制御し、
入力信号が第１レベルの時、該第２電界効果トランジス
タをオンして充電電流を流し、入力信号が第２レベルの
時、第２電界効果トランジスタをオフして充電電流を零
とし、 前記放電電流制御回路は、入力信号が第２レベルの時、
前記第１電界効果トランジスタが放電電流を流す電流源
となるように制御し、かつ、入力信号が第１レベルの
時、第１電界効果トランジスタがオフして放電電流が零
となるように制御すること、を特徴とする請求項２記載
の遅延回路。 - 【請求項９】 前記充電電流制御回路は信号入力端子に
接続された電界効果トランジスタ構成のインバータを備
え、該インバータ出力により第２電界効果トランジスタ
を入力信号レベルに基づいてオン／オフ制御し、 前記放電電流制御回路は、遅延時間に応じた遅延制御電
流を流す第３の電界効果トランジスタを備え、該第３電
界効果トランジスタと前記第１電界効果トランジスタと
でカレントミラー回路を構成し、入力信号が第２レベル
の時、遅延制御電流を第３電界効果トランジスタに流
し、カレントミラー機能により該遅延制御電流に比例し
た放電電流を第１電界効果トランジスタに流し、入力信
号レベルが第１レベルの時、第３電界効果トランジスタ
に遅延制御電流が流れないようにして放電電流を零と、
すること、を特徴とする請求項８記載の遅延回路。 - 【請求項１０】 前記識別回路を電界効果トランジスタ
構成のインバータで構成することを特徴とする請求項２
記載の遅延回路。 - 【請求項１１】 入力信号と出力信号のレベルが互いに
反転する２つの遅延回路を直列に接続し、各遅延回路に
おける遅延時間を等しくすることにより入力信号と出力
信号のパルス幅を等しくすることを特徴とする請求項２
記載の遅延回路。 - 【請求項１２】 入力信号と出力信号のレベルが反転し
ない２つの遅延回路を第１の信号反転回路を介して直列
に接続し、かつ、出力側の遅延回路の出力端子に第２の
反転回路を接続し、各遅延回路における遅延時間を同一
にし、入力信号と出力信号のパルス幅を等しくすること
を特徴とする請求項２記載の遅延回路。 - 【請求項１３】 入力信号と出力信号のレベルが反転し
ない２つの遅延回路を第１の信号反転回路を介して直列
に接続し、かつ、入力側の遅延回路の入力端子に第２の
信号反転回路を接続し、各遅延回路における遅延時間を
同一にし、入力信号と出力信号のパルス幅を等しくする
ことを特徴とする請求項２記載の遅延回路。 - 【請求項１４】 遅延回路を用いた発振回路において、 入力信号と出力信号のレベルが反転する遅延回路を奇数
段、直列リング状に接続し、 該遅延回路を、 異なるチャネルの２つの電界効果トランジスタが直列に
接続されたチャージポンプと、 一方の電界効果トランジスタに並列に接続されたコンデ
ンサと、 入力信号が第１のレベルにある時、前記チャージポンプ
の他方の電界効果トランジスタを介して前記コンデンサ
に充電電流を流し込む充電電流制御回路と、 入力信号が第２のレベルにある時、前記一方の電界効果
トランジスタを介して前記コンデンサより放電電流を放
出させる放電電流制御回路と、 前記コンデンサ端子電圧に基いて所定の論理レベルの信
号を出力する識別回路と、で構成することを特徴とする
遅延回路を用いた発振回路。 - 【請求項１５】 電圧制御により前記遅延回路の信号遅
延時間を可変し、信号遅延時間に応じた周波数で発振さ
せる電流制御回路を備えたことを特徴とする請求項１４
記載の発振回路。 - 【請求項１６】 遅延回路を用いた発振回路において、 入力信号と出力信号のレベルが反転しない偶数段の遅延
回路と１段の信号レベル反転回路とを直列リング状に接
続し、 該遅延回路を、 異なるチャネルの２つの電界効果トランジスタが直列に
接続されたチャージポンプと、 一方の電界効果トランジスタに並列に接続されたコンデ
ンサと、 入力信号が第１のレベルにある時、前記チャージポンプ
の他方の電界効果トランジスタを介して前記コンデンサ
に充電電流を流し込む充電電流制御回路と、 入力信号が第２のレベルにある時、前記一方の電界効果
トランジスタを介して前記コンデンサより放電電流を放
出させる放電電流制御回路と、 前記コンデンサ端子電圧に基いて所定の論理レベルの信
号を出力する識別回路と、で構成することを特徴とする
遅延回路を用いた発振回路。 - 【請求項１７】 電圧制御により前記遅延回路の信号遅
延時間を可変し、信号遅延時間に応じた周波数で発振さ
せる電流制御回路を備えたことを特徴とする請求項１６
記載の発振回路。
Priority Applications (2)
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|---|---|---|---|
| JP10171407A JP2000013204A (ja) | 1998-06-18 | 1998-06-18 | 遅延回路及び該遅延回路を用いた発振回路 |
| US09/184,543 US6191630B1 (en) | 1998-06-18 | 1998-11-02 | Delay circuit and oscillator circuit using same |
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|---|---|---|---|
| JP10171407A JP2000013204A (ja) | 1998-06-18 | 1998-06-18 | 遅延回路及び該遅延回路を用いた発振回路 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP2000013204A (ja) |
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| Date | Code | Title | Description |
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