FR2935176A1 - Circuit et procede de mesure des performances des transistors - Google Patents

Abstract

Ce circuit intégré comprend un inverseur (INV1) qui comporte un premier transistor (N1DECH) d'un premier type de conductivité, et un deuxième transistor (P2CH) d'un deuxième type de conductivité monté en parallèle sur le premier transistor (N1DECH), une entrée (ENN) dudit inverseur étant apte à recevoir un signal d'entrée oscillant, et qui comprend une sortie (S1) dudit inverseur qui est couplée à un organe capacitif (OC) apte à se charger et à se décharger en fonction de l'état passant ou bloquant desdits premier (N1DECH) et deuxième transistors (P2CH). Ledit inverseur (INV1) est apte à fournir un signal de sortie oscillant sur sa sortie (S1), ledit circuit intégré comprenant un moyen de sélection (SN1) pour transmettre ledit signal de sortie oscillant et pour masquer lesdites charges et/ou lesdites décharges dudit organe capacitif (OC).

Description

DEMANDE DE BREVET B08-0292FR ODE/CRA 07-GR1-032

Société Anonyme dite : STMicroelectronics SA Circuit et procédé de mesure des performances des transistors Invention de : BARASINSKI Sébastien Circuit et procédé de mesure des performances des transistors

L'invention concerne un circuit et un procédé de mesure des performances des transistors.

En particulier, l'invention concerne la mesure des performances de vitesse et de consommation d'énergie de tels transistors. Actuellement, les circuits électroniques intégrés comprennent de nombreux transistors et il est intéressant de connaître les performances des transistors afin de garantir aux utilisateurs une qualité de fonctionnement des circuits intégrés. En effet, un moyen pour mesurer les performances des transistors permet de les trier par gammes de performances, ou encore de pouvoir corriger a posteriori les pertes de performance afin d'optimiser le fonctionnement des circuits intégrés. I1 est donc intéressant de connaître les performances de vitesse des transistors, c'est-à-dire la capacité d'un transistor à fournir un débit de courant lorsque celui-ci est passant. En particulier, comme la plupart des circuits intégrés sont réalisés avec des transistors de type CMOS (Complementary Metal Oxide Semiconductor, en langue anglaise) ou semi-conducteur à oxyde de métal complémentaire , il peut être nécessaire de différencier les performances des transistors de type PMOS (transistor à canal P) de celles des transistors de type NMOS (transistor à canal N). En effet, les différents types de transistors CMOS peuvent avoir des performances différentes au sein d'un même circuit intégré. I1 existe des circuits du type anneau oscillant qui comprennent des inverseurs munis de deux transistors NMOS et PMOS, et qui sont bien connus de l'homme du métier, mais ces circuits ne permettent pas de décorréler les performances de chaque type de transistors. Par ailleurs, la consommation d'énergie d'un transistor est un facteur stratégique pour les utilisateurs de circuits intégrés au sein de systèmes fonctionnant à l'aide de petites unités de stockage d'énergie comme les téléphones cellulaires, les agendas électroniques, ...

La consommation d'énergie d'un transistor est due principalement au courant de fuite qui apparaît au sein d'un transistor lorsque celui-ci est alimenté et qu'il est au repos, c'est-à-dire qu'il est maintenu dans un état bloquant ou passant. I1 est donc important de déterminer la consommation d'énergie d'un transistor, et plus particulièrement en utilisation statique lorsque celui-ci est alimenté sans être sollicité, pour déterminer la consommation d'énergie d'un système comprenant plusieurs transistors. Dans la suite de la description, on considérera qu'un transistor est dans un état passant lorsque celui-ci laisse passer un courant électrique entre sa source et son drain, et qu'un transistor est dans un état bloquant lorsque celui-ci ne laisse pas passer un courant électrique entre sa source et son drain. Actuellement, on quantifie la consommation d'énergie des circuits par l'analyse du temps de décharge à travers un transistor de grande taille. Mais cette technique n'est pas adaptée aux contraintes de surface. En effet, plus le transistor est de petite taille, plus le temps de décharge est long et donc plus l'analyse de la consommation d'énergie des transistors est longue. Comme la taille des transistors diminue de plus en plus, il est nécessaire de fournir des moyens rapides, de taille très réduite et suffisamment précis pour l'analyse de la consommation d'énergie des transistors. En outre, la technique actuelle consiste à attendre la décharge complète au sein d'un transistor, ce qui peut entraîner une mesure longue à mettre en oeuvre.

Par ailleurs, les transistors sont les éléments principaux qui constituent les systèmes de mémorisation, comme les SRAM (Static Random Access Memory, en langue anglaise) ou mémoire statique à accès aléatoire , ou communément appelée mémoire vive . Les transistors qui équipent ces systèmes SRAM sont disposés d'une manière spécifique, c'est-à-dire que chaque transistor est placé dans un environnement particulier. Pour mesurer les performances d'un transistor qui compose un système SRAM, il convient de le placer dans son environnement spécifique, c'est-à-dire de recréer les éléments essentiels qui caractérisent un système SRAM et de mesurer ses performances au sein de ce système SRAM ainsi recréé. Au vu de ce qui précède, il est proposé selon la présente description un procédé et un circuit intégré permettant de quantifier les performances des transistors en vitesse et en consommation d'énergie. I1 est également proposé un procédé et un circuit intégré permettant de quantifier ces performances lorsque les transistors sont placés dans un environnement du type SRAM.

Selon un aspect, il est donc proposé un circuit intégré comprenant un inverseur qui comporte un premier transistor d'un premier type de conductivité, et un deuxième transistor d'un deuxième type de conductivité monté en parallèle sur le premier transistor, une entrée dudit inverseur étant apte à recevoir un signal d'entrée oscillant. Selon une caractéristique générale de ce circuit, une sortie dudit inverseur est couplée à un organe capacitif apte à se charger et à se décharger en fonction de l'état passant ou bloquant desdits premier et deuxième transistors, ledit inverseur est apte à fournir un signal de sortie oscillant sur sa sortie, et ledit circuit intégré comprend un moyen de sélection pour transmettre ledit signal de sortie oscillant et pour masquer lesdites charges et/ou lesdites décharges dudit organe capacitif. Ainsi, le moyen de sélection permet de fournir au moins un signal de sortie oscillant qui met en évidence la performance d'un transistor d'un premier type de conductivité car il masque les effets d'un transistor d'un deuxième type de conductivité sur ledit signal de sortie. Le signal de sortie ainsi généré permet donc une analyse des performances d'un type de transistor en décorrélant les effets de chaque type de transistor sur un signal de sortie oscillant. Un tel circuit intégré permet de mesurer les performances des transistors en vitesse. Selon un mode de réalisation, lesdits premier et deuxième transistors du premier inverseur ont leur grille couplée à ladite entrée du premier inverseur, leur drain couplé à la sortie du premier inverseur, le premier transistor du premier type de conductivité ayant sa source couplée à une masse et le deuxième transistor du deuxième type de conductivité ayant sa source couplée à une tension d'alimentation. A partir de cette configuration, la décharge de l'organe capacitif est réalisée par le premier transistor du premier type de conductivité et la charge de l'organe capacitif est réalisée par le deuxième transistor du deuxième type de conductivité.

Selon une autre caractéristique du circuit, ledit moyen de sélection comprend un deuxième inverseur comportant un troisième transistor du premier type de conductivité et un quatrième transistor du deuxième type de conductivité monté en parallèle sur le troisième transistor, lesdits troisième et quatrième transistors du deuxième inverseur ayant leur grille couplée à ladite entrée du premier inverseur, leur drain couplé à une sortie du deuxième inverseur, le quatrième transistor du deuxième type de conductivité ayant sa source couplée à la tension d'alimentation et le troisième transistor du premier type de conductivité ayant sa source couplée à ladite sortie du premier inverseur. Un tel mode de réalisation permet d'une part de transmettre le signal de sortie du premier inverseur par un transistor du deuxième inverseur d'un premier type de conductivité, et d'autre part de masquer une charge, ou une décharge, de l'organe capacitif à partir d'un transistor du deuxième inverseur d'un deuxième type de conductivité. Avantageusement, le transistor du premier inverseur qui permet de décharger l'organe capacitif pourra être du même type que le transistor du deuxième inverseur qui permet de transmettre ledit signal de sortie. En effet, dans cette configuration, on pourra mettre en évidence les effets d'un transistor du premier type de conductivité sur la décharge d'un organe capacitif en masquant l'effet de la charge dudit organe capacitif qui est produite par le transistor du deuxième type de conductivité.

Selon encore une caractéristique, le premier inverseur comprend un cinquième transistor du premier type de conductivité couplé de sorte que sa grille est couplée à ladite entrée du premier inverseur, sa source étant couplée à ladite sortie du premier inverseur et son drain étant couplé au drain dudit premier transistor du premier type de conductivité du premier inverseur. Grâce à une telle configuration, on peut recréer l'environnement d'un système SRAM et ainsi mesurer les performances des transistors du premier type de conductivité dans le système SRAM. Selon encore une autre caractéristique, ledit moyen de sélection comprend un troisième inverseur comportant un sixième transistor du premier type de conductivité et un septième transistor du deuxième type de conductivité monté en parallèle sur le sixième transistor, lesdits sixième et septième transistors du troisième inverseur ayant leur grille couplée à ladite entrée du premier inverseur, leur drain couplé à une sortie du troisième inverseur, le septième transistor du deuxième type de conductivité ayant sa source couplée à ladite sortie du premier inverseur et le sixième transistor du premier type de conductivité ayant sa source couplée à la masse. Un tel mode de réalisation permet d'une part de transmettre le signal de sortie du premier inverseur par un transistor du deuxième inverseur d'un deuxième type de conductivité, et d'autre part de masquer une charge, ou une décharge, de l'organe capacitif à partir d'un transistor du deuxième inverseur d'un premier type de conductivité. Avantageusement, le transistor du premier inverseur qui permet de charger l'organe capacitif pourra être du même type que le transistor du deuxième inverseur qui permet de transmettre ledit signal de sortie. En effet, dans cette autre configuration, on pourra mettre en évidence les effets d'un transistor du deuxième type de conductivité sur la charge d'un organe capacitif en masquant l'effet de la décharge dudit organe capacitif qui est produite par le transistor du premier type de conductivité.

I1 convient de noter que ledit moyen de sélection peut fournir deux signaux de sortie par l'intermédiaire du deuxième et troisième inverseur pour masquer respectivement les effets d'un transistor d'un premier type de conductivité et les effets d'un transistor d'un deuxième type de conductivité. Selon un exemple de mise en oeuvre, un circuit en anneau oscillant comprend un nombre impair de circuits intégrés selon l'un quelconque des modes de réalisation précédents, dans lequel lesdits circuits intégrés sont montés en série de sorte que l'entrée du premier inverseur de l'un des circuits intégrés est couplée à une sortie dudit moyen de sélection d'un circuit intégré voisin de ladite série. Grâce à un tel circuit, on peut fournir un signal oscillant dont la fréquence reflète directement l'effet d'un transistor de premier ou de deuxième type de conductivité. En outre, une étude fréquentielle dudit signal est simple à réalisée. Selon une autre caractéristique, un circuit de mesure des performances d'au moins un transistor d'un circuit tel que défini ci-dessus, comprend un circuit intégré supplémentaire qui comprend un huitième transistor du deuxième type de conductivité ayant sa grille apte à recevoir un signal de précharge initialisé à une tension haute, sa source étant couplée à une tension d'alimentation et son drain étant couplé à un signal de précharge initialisée à une tension basse, et un neuvième transistor du premier type de conductivité ayant sa grille couplée au drain dudit huitième transistor du deuxième type de conductivité, sa source étant couplée à la masse et son drain étant couplé à la grille dudit huitième transistor du deuxième type de conductivité. Grâce à un tel circuit, on peut mesurer les performances d'un échantillon de transistors de type CMOS afin de déterminer les caractéristiques techniques de vitesse et de consommation d'énergie des transistors provenant d'un même mode de production. Plus particulièrement, le circuit intégré supplémentaire permet de fournir un moyen de mesure simple et de petite taille car il est composé de seulement deux transistors et peut être facilement embarqué dans un circuit électronique intégré. En outre, en disposant les deux transistors de manière à ce que la décharge de l'un commande l'autre transistor, et réciproquement, on accélère la phase de décharge et donc la phase de mesure, ce qui fournit un moyen rapide pour quantifier la consommation d'énergie d'un transistor. Avantageusement, le circuit intégré supplémentaire comprend deux transistors de type de conductivité différent afin d'établir une moyenne représentative de la contribution de chacun des transistors des deux types de conductivité.

Grâce à un tel circuit de mesure on peut mesurer de manière complète les performances des transistors des deux types de conductivité, à savoir les performances de vitesse et de consommation d'énergie. En outre, on peut utiliser le circuit intégré supplémentaire seul afin de mesurer uniquement les performances de consommation d'énergie des transistors. Selon une autre caractéristique, le circuit intégré supplémentaire inverse les signaux de précharge initialisés à une tension haute et à une tension basse, ce qui permet de fournir un moyen inverseur de signal.

Selon encore une autre caractéristique, ledit circuit de mesure comprend en outre un circuit intégré supplémentaire qui comprend un dixième transistor du deuxième type de conductivité ayant sa grille couplée au signal de précharge initialisé à une tension basse et son drain étant couplé au signal de précharge initialisé à une tension haute, un onzième transistor du premier type de conductivité ayant sa grille couplée au signal de précharge initialisé à une tension haute et son drain étant couplé au signal de précharge initialisé à une tension basse, un douzième transistor du premier type de conductivité ayant sa grille couplée à la masse, son drain étant couplé au drain du dixième transistor du deuxième type de conductivité et sa source étant couplée à une première tension d'entrée, et un treizième transistor du premier type de conductivité ayant sa grille couplée à la masse, son drain étant couplé au drain du onzième transistor du premier type de conductivité et sa source étant couplée à une deuxième tension d'entrée.

Selon encore une autre caractéristique, le circuit de mesure des performances d'au moins un transistor comprend une pluralité de circuits intégrés supplémentaires qui sont montés en parallèle de sorte que lesdits signaux de précharges initialisés à une tension haute de chaque circuit intégré supplémentaire sont couplés à un premier signal de précharge commun initialisé à une tension haute, lesdites tensions d'alimentation de chaque circuit intégré supplémentaire sont couplées à une tension d'alimentation commune, lesdits signaux de précharges initialisés à une tension basse de chaque circuit intégré supplémentaire sont couplés à un deuxième signal de précharge commun initialisé à une tension basse, ledit circuit de mesure comprenant un moyen de précharge pour détecter une inversion d'au moins un signal de précharge commun et pour initialiser lesdits signaux de précharge communs à chaque inversion d'au moins un signal de précharge commun. Selon un autre aspect, il est proposé un système de téléphonie comprenant un circuit intégré selon l'un quelconque des modes de réalisation précédents. Par ailleurs, ce circuit intégré peut être embarqué dans d'autres applications électroniques et n'est pas limité à la téléphonie. Selon encore un autre aspect, il est proposé un procédé de mesure des performances d'au moins un transistor d'un inverseur qui est muni d'un premier transistor d'un premier type de conductivité et d'un second transistor d'un deuxième type de conductivité, une entrée dudit inverseur étant apte à recevoir un signal d'entrée oscillant. Selon une caractéristique générale de ce procédé, on charge et l'on décharge un organe capacitif en fonction de l'état passant ou bloquant desdits transistors, en ce que l'on fournit un signal de sortie oscillant et en ce qu'on masque lesdites charges et/ou lesdites décharges dudit organe capacitif. Selon un mode de mise en oeuvre, on précharge un troisième transistor du premier type de conductivité et un quatrième transistor du deuxième type de conductivité supplémentaires à des tensions initiales opposées de manière à rendre bloquant lesdits troisième et quatrième transistors supplémentaires, et on réinitialise ladite étape de précharge lorsqu'au moins une desdites tension est inversée par rapport à sa valeur initiale. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisations, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre de façon schématique un premier mode de réalisation d'un circuit intégré équipé d'un moyen de sélection ; - la figure 2 illustre de façon schématique un autre mode de réalisation d'un circuit intégré équipé d'un moyen de sélection ; - la figure 3 illustre encore un autre mode de réalisation d'un circuit intégré équipé d'un autre moyen de sélection ; - la figure 4 illustre de façon schématique un exemple de circuit en anneau oscillant équipé de plusieurs circuits intégrés; - la figure 5 illustre des variations de tension dans le circuit 20 en anneau oscillant décrit à la figure 4 ; - la figure 6 illustre de façon schématique un mode de réalisation d'un circuit intégré supplémentaire ; - la figure 7 illustre des variations de tension dans le circuit intégré supplémentaire décrit à la figure 6 ; 25 - la figure 8 illustre de façon schématique un autre mode de réalisation d'un circuit intégré supplémentaire ; - la figure 9 illustre de façon schématique un circuit de mesure des performances d'au moins un transistor équipé de plusieurs circuits intégrés supplémentaires ; et 30 - la figure 10 illustre des variations de tension dans le circuit de mesure décrit à la figure 9. Sur la figure 1, on a représenté un circuit intégré CIN comprenant un moyen de sélection SN1. Le circuit intégré CIN comprend un premier transistor NlDECH et un troisième transistor 15 N3MASQ_CH d'un premier type de conductivité NMOS. Le circuit intégré CIN comprend également un deuxième transistor P2CH et un quatrième transistor P4INV d'un deuxième type de conductivité PMOS.

Le circuit intégré CIN comprend en outre un premier inverseur INV1 qui comporte le premier transistor NIDECH et le deuxième transistor P2CH monté en parallèle sur le premier transistor N1DECH. Lesdits premier et deuxième transistors N1DECH, P2CH ont leur grille couplée à une entrée ENN du premier inverseur, leur drain couplé à une sortie S1 du premier inverseur, le premier transistor Nl DECH ayant sa source couplée à une masse 1 et le deuxième transistor P2CH ayant sa source couplée à une tension d'alimentation Vdd. La sortie S1 du premier inverseur est couplée à un organe capacitif OC, ledit organe capacitif OC étant couplé à la masse 1.

Le moyen de sélection SN1 est un inverseur comportant le troisième transistor N3MASQ_CH et le quatrième transistor P4INV monté en parallèle sur le troisième transistor N3MASQ_CH. Lesdits troisième et quatrième transistors du deuxième inverseur SN1 ont leur grille couplée à ladite entrée ENN du premier inverseur INV1 et leur drain couplé à une sortie S2 du deuxième inverseur SNI. Le quatrième transistor P4INV a sa source couplée à la tension d'alimentation Vdd et le troisième transistor N3MASQ CH a sa source couplée à ladite sortie S1 du premier inverseur. L'entrée ENN du premier inverseur est apte à recevoir un signal oscillant qui est un signal de commande pour les transistors dudit circuit intégré CIN, ledit signal oscillant entre la valeur 0 Volt et la valeur de la tension d'alimentation Vdd. Lorsque le signal d'entrée ENN est égal à 0 Volt, les premier et troisième transistors N1DECH, N3MASQ_CH de type NMOS sont bloquants et les deuxième et quatrième transistors P2CH, P4INV sont passants. Dans ce cas, le deuxième transistor P2CH du premier inverseur INV1 est passant, ce qui a pour effet de charger l'organe capacitif OC, c'est-à-dire augmenter progressivement le potentiel de l'organe capacitif OC depuis une valeur nulle jusqu'à la tension d'alimentation Vdd. Simultanément à la charge de l'organe capacitif OC, le troisième transistor N3MASQCH du deuxième inverseur SN1 est bloquant, ce qui a pour effet de masquer ladite charge de l'organe capacitif OC, c'est-à-dire empêcher la visualisation de l'augmentation du potentiel de l'organe capacitif OC sur le signal émis sur la sortie S2. Par ailleurs, le quatrième transistor P4INV du deuxième inverseur SN1 est passant, ce qui a pour effet d'inverser le signal d'entrée ENN, c'est-à-dire amener rapidement le signal émis sur la sortie S2 à la tension d'alimentation Vdd.

Dans le cas inverse, lorsque le signal d'entrée ENN est égal à la tension d'alimentation Vdd, les premier et troisième transistors N1DECH, N3MASQCH de type NMOS sont passants et les deuxième et quatrième transistors P2CH, P4INV sont bloquants. Dans ce cas, le premier transistor NlDECH du premier inverseur INV1 est passant, ce qui a pour effet de décharger l'organe capacitif OC, c'est-à-dire diminuer progressivement le potentiel de l'organe capacitif OC depuis la valeur de la tension d'alimentation Vdd jusqu'à la valeur 0 Volt. Simultanément à la décharge de l'organe capacitif OC, le troisième transistor N3MASQCH du deuxième inverseur SN1 est passant, ce qui a pour effet de transmettre ladite décharge de l'organe capacitif OC, c'est-à-dire permettre la visualisation de la diminution du potentiel de l'organe capacitif OC sur le signal émis sur la sortie S2. On notera que pour obtenir une charge complète de l'organe capacitif OC à la tension d'alimentation Vdd, la source du deuxième transistor P2CH est couplée à la tension d'alimentation Vdd. De même que pour obtenir une décharge complète de l'organe capacitif OC à la tension nulle de la masse 1, la source du premier transistor NlDECH est couplée à la masse 1. Sur la figure 2, on a représenté un circuit intégré CINSRAM qui reproduit l'environnement d'une mémoire de type SRAM. On a reporté sur la figure 2 les éléments précédemment décrits à la figure 1. Le circuit intégré CINSRAM comprend un premier inverseur INV l SRAM qui comprend les premier et deuxième transistors N1DECH, P2CH décrits à la figure 1, et qui comprend en outre un cinquième transistor N5DECH de type NMOS couplé de sorte que sa grille est couplée à ladite entrée ENN du premier inverseur INV l SRAM, sa source étant couplée à ladite sortie S1 du premier inverseur INV 1 SRAM et son drain étant couplé au drain dudit premier transistor NlDECH du premier inverseur INVlSRAM. Un tel circuit intégré permet de mesurer les performances des transistors de type NMOS dans un système SRAM. Sur la figure 3, on a représenté un circuit intégré CIP comprenant un moyen de sélection SN2. On a reporté certains éléments décrits précédemment à la figure 1. Le moyen de sélection SN2 est un troisième inverseur comportant un sixième transistor N6INV du type de conductivité NMOS et un septième transistor P7MASQDECH du type de conductivité PMOS monté en parallèle sur le sixième transistor N6INV. Lesdits sixième et septième transistors du troisième inverseur SN2 ont leur grille couplée à l'entrée ENN du premier inverseur INV1 et leur drain couplé à une sortie S3 du troisième inverseur. Le septième transistor P7MASQDECH a sa source couplée à ladite sortie S1 du premier inverseur INV1 et le sixième transistor N6INV a sa source couplée à la masse 1. L'entrée ENN du premier inverseur INV1 est apte à recevoir un signal oscillant qui est un signal de commande pour les transistors dudit circuit intégré CIP, ledit signal oscillant entre la valeur 0 Volt et la valeur de la tension d'alimentation Vdd.

Lorsque le signal d'entrée ENN est égal à 0 Volt, les premier et sixième transistors N1DECH, N6INV de type NMOS sont bloquants et les deuxième et septième transistors P2CH, P7MASQDECH sont passants. Dans ce cas, le deuxième transistor P2CH du premier inverseur INV1 est passant, ce qui a pour effet de charger l'organe capacitif OC, c'est-à-dire augmenter progressivement le potentiel de l'organe capacitif OC depuis une valeur nulle jusqu'à la tension d'alimentation Vdd. Simultanément à la charge de l'organe capacitif OC, le septième transistor P7MASQDECH du troisième inverseur SN2 est passant, ce qui a pour effet de transmettre ladite charge de l'organe capacitif OC, c'est-à-dire permettre la visualisation de l'augmentation du potentiel de l'organe capacitif OC sur le signal émis sur la sortie S3. Dans le cas inverse, lorsque le signal d'entrée ENN est égal à la tension d'alimentation Vdd, les premier et sixième transistors N1DECH, N6INV de type NMOS sont passants et les deuxième et septième transistors P2CH, P7MASQ_DECH sont bloquants. Dans ce cas, le premier transistor N1DECH du premier inverseur INV1 est passant, ce qui a pour effet de décharger l'organe capacitif OC, c'est- à-dire diminuer progressivement le potentiel de l'organe capacitif OC depuis la valeur de la tension d'alimentation Vdd jusqu'à à la valeur 0 Volt. Simultanément à la décharge de l'organe capacitif OC, le septième transistor P7MASQDECH du troisième inverseur SN2 est bloquant, ce qui a pour effet de masquer ladite décharge de l'organe capacitif OC, c'est-à-dire empêcher la visualisation de la diminution du potentiel de l'organe capacitif OC sur le signal émis sur la sortie S3. Par ailleurs, le sixième transistor N6INV du troisième inverseur SN2 est passant, ce qui a pour effet d'inverser le signal d'entrée ENN, c'est-à-dire amener rapidement le signal émis sur la sortie S3 à la tension nulle. Sur la figure 4, on a représenté un exemple de circuit en anneau oscillant équipé de plusieurs circuits intégrés tels que décrits précédemment aux figures 1 à 3. Le circuit en anneau permet de mesurer les performances de plusieurs transistors des deux types de conductivité. En outre, un tel circuit en anneau fournit un moyen simple pour analyser la fréquence d'un signal de sortie de l'anneau oscillant. En effet, la fréquence du signal de sortie de l'anneau oscillant est l'image du temps de propagation d'un signal dans un circuit intégré. On peut donc, par l'analyse de la fréquence du signal de sortie de l'anneau oscillant, mesurer les performances de vitesses d'un circuit intégré. Par ailleurs le circuit en anneau permet d'effectuer une moyenne sur un échantillon de transistors, un échantillon pourra par exemple comprendre une centaine de circuit intégré.

Le circuit en anneau oscillant peut comprendre une seule ou plusieurs boucles de circuits intégrés. Une boucle de circuits intégrés comprend un nombre impair de circuits intégrés montés en série les uns à la suite des autres et dont la sortie du dernier circuit de la série est rebouclée sur l'entrée du premier circuit. Le nombre de circuits intégrés doit être impair pour que la sortie du dernier circuit intégré de la série soit inversée par rapport à l'entrée du premier circuit intégré de la série, ce qui entraîne la génération d'un signal oscillant au sein de la boucle de circuits intégrés.

A titre d'exemple on a représenté un circuit en anneau comprenant deux boucles 2, 3 de circuits intégrés. La première boucle 2 de circuits intégrés comprend un nombre i impair de circuits de type CIN qui a été décrit précédemment à la figure 1. Les circuits intégrés CIN1, CIN2,..., CINi sont montés en série. Le premier circuit intégré CIN1 a une sortie S2<1> qui correspond à la sortie S2 du deuxième inverseur SN1. Cette sortie est couplée à l'entrée ENN2 du circuit intégré CIN2 voisin, ladite entrée ENN2 correspond à l'entrée ENN du premier inverseur INV1 dudit circuit intégré CIN2 voisin. La sortie S2<i> du dernier circuit intégré est ensuite couplée à une première entrée d'une porte logique 4. La porte logique 4 comprend une sortie OUTn et reçoit également un signal d'activation ActivationSignal sur sa deuxième entrée. Lorsque le signal ActivationSignal est actif, la sortie OUTn de la porte logique 4 est égale à la sortie S2<i> du dernier circuit intégré de la première boucle 2, et lorsque le signal ActivationSignal est inactif, la sortie OUTn de la porte logique 4 est nulle. On notera que la sortie OUTn de la porte logique 4 est couplée directement à l'entrée ENN1 du premier circuit CIN1 de la première boucle 2. Dans une variante, la première boucle 2 de circuits intégrés peut comprendre un nombre i impair de circuits intégrés de type CINSRAM qui a été décrit précédemment à la figure 2. Dans cette variante, les circuits intégrés CINSRAM1, CINSRAM2,..., CINSRAMi sont également montés en série de manière analogue à la série des circuits intégrés du type CIN décrite précédemment.

La deuxième boucle 3 de circuits intégrés comprend un nombre j impair de circuits de type CIP qui a été décrit précédemment à la figure 3. Les circuits intégrés CIP1, CIP2,..., CIPj sont montés en série. Le premier circuit intégré CIP1 a une sortie S3<1> qui correspond à la sortie S3 du troisième inverseur SN2. Cette sortie est couplée à l'entrée ENP2 du circuit intégré CIP2 voisin, ladite entrée ENP2 correspond à l'entrée ENP du premier inverseur INV1 dudit circuit intégré CIP2 voisin. La sortie S3<j> du dernier circuit intégré est ensuite couplée à une première entrée d'une deuxième porte logique 5. La deuxième porte logique 5 comprend une sortie OUTp et reçoit également le signal d'activation ActivationSignal sur sa deuxième entrée. Lorsque le signal ActivationSignal est actif, la sortie OUTp de la deuxième porte logique 5 est égale à la sortie S3<j> du dernier circuit intégré de la deuxième boucle 3, et lorsque le signal ActivationSignal est inactif, la sortie OUTp de la deuxième porte logique 5 est nulle. On notera que la sortie OUTp de la deuxième porte logique 5 est couplée directement à l'entrée ENP 1 du premier circuit CIP1 de la deuxième boucle 3. Le circuit en anneau oscillant comprend en outre un multiplexeur 6 qui reçoit le signal OUTn de sortie de la première porte logique 4, le signal OUTp de sortie de la deuxième porte logique 5 et un signal Cmde de commande booléen. Le signal Cmde de commande booléen permet de déterminer lequel des deux signaux OUTn ou OUTp on souhaite analyser.

Le multiplexeur 6 émet un signal de sortie Multi en direction d'un diviseur 7. Le signal de sortie Multi est soit égal au signal OUTn de sortie de la première porte logique 4, soit égal au signal OUTp de sortie de la deuxième porte logique 5, en fonction de la valeur du signal Cmde de commande booléen. Le diviseur 7 permet de diviser le signal de sortie Multi et d'émettre un signal OUT de sortie de diviseur. Sur la figure 5, on a représenté des variations de tension dans la première boucle 2 du circuit en anneau oscillant précédemment décrit à la figure 4. La courbe ENN2 illustre l'évolution de la tension à l'entrée du deuxième circuit intégré CIN2. La courbe S1<2> représente l'évolution de la tension à la sortie du premier inverseur INV1 du deuxième circuit intégré CIN2. La courbe S2<2> représente l'évolution de la tension à la sortie du deuxième inverseur SN1 du deuxième circuit intégré CIN2. La courbe S2<3> représente l'évolution de la tension à la sortie du deuxième inverseur SN1 du troisième circuit intégré CIN3 (non représenté sur la figure 4). La courbe OUT représente l'évolution de la tension à la sortie du diviseur 7. A l'instant t0, la tension du signal d'entrée ENN2 est nulle et les tensions des signaux de sortie S1<2> et S2<2> sont égales à Vdd. A l'instant tl, la tension du signal d'entrée ENN2 s'inverse, et devient égale à Vdd, ayant pour effet de déclencher la décharge de l'organe capacitif OC, c'est-à-dire de diminuer progressivement la tension du signal de sortie S1<2> depuis la valeur de la tension d'alimentation Vdd jusqu'à la valeur 0 Volt. Simultanément, on observe une diminution progressive de la tension du signal de sortie S2<2> depuis la valeur de la tension d'alimentation Vdd jusqu'à la valeur 0 Volt. A l'instant t2, lorsque l'organe capacitif est complètement déchargé, les tensions des signaux de sortie S1<2> et S2<2> sont égales à 0 Volt. On notera que la tension du signal de sortie S1<2> est égale à 0 Volt avant t2. En effet, la durée entre l'instant où la tension du signal de sortie S1<2> est égale à 0 Volt et t2 correspond au temps de propagation du signal dans la boucle 2 du circuit en anneau oscillant et son retour en entrée ENN1 du circuit intégré CIN1. A l'instant t3, la tension du signal d'entrée ENN2 s'inverse une nouvelle fois, et devient égale à 0 Volt, ayant pour effet de déclencher la charge de l'organe capacitif OC, c'est-à-dire d'augmenter progressivement la tension du signal de sortie S1<2> depuis la valeur 0 Volt jusqu'à la valeur de la tension d'alimentation Vdd. Simultanément, on observe une augmentation rapide de la tension du signal de sortie S2<2> depuis la valeur 0 Volt jusqu'à la valeur de la tension d'alimentation Vdd. Cette augmentation rapide de la tension du signal de sortie S2<2> a pour effet de masquer la charge progressive de l'organe capacitif OC. On notera que la courbe ENN2 oscille entre 0 Volt et la tension d'alimentation Vdd.

La figure 6 illustre de façon schématique un mode de réalisation d'un circuit intégré supplémentaire. Ce circuit intégré supplémentaire permet de mesurer les performances de consommation d'énergie des transistors et peut être ajouté à un circuit intégré tel que décrit dans les figures précédentes 1 à 4 afin de mesurer les performances globales des transistors en vitesse et en consommation d'énergie. En particulier le circuit intégré supplémentaire peut fonctionner indépendamment d'un circuit intégré lorsque l'étude des performances ne porte que sur les courants de fuite des transistors. Le circuit intégré supplémentaire CIS comprend un huitième transistor P8 de type de conductivité PMOS et un neuvième transistor N9 de type de conductivité NMOS. Le huitième transistor P8 a sa grille qui est apte à recevoir un signal PRECH1 de précharge initialisé à une tension haute, sa source qui est couplée à une tension d'alimentation Vdd et son drain qui est couplé à un signal PRECHO de précharge initialisée à une tension basse. Le neuvième transistor N9 a sa grille qui est couplée au drain dudit huitième transistor P8, sa source qui est couplée à une masse 1 et son drain qui est couplé à la grille dudit huitième transistor P8. A l'état initial, le signal PRECH1 de précharge est initialisé à une tension haute, par exemple la tension d'alimentation Vdd, et le signal PRECHO de précharge est initialisé à une tension basse, par exemple une tension nulle. Dans cet état initial, les transistors P8 et N9 du circuit intégré supplémentaire CIS sont bloquants. Après cet état initial, un courant IpOff de fuite apparaît entre la source et le drain du huitième transistor P8. Ce courant IpOff de fuite entraîne une décharge de la tension d'alimentation Vdd au niveau du huitième transistor P8, et donc une augmentation progressive de la tension du signal PRECHO.

Simultanément au courant IpOff de fuite, un deuxième courant InOff de fuite apparaît entre la source et le drain du neuvième transistor N9. Ce courant InOff de fuite entraîne une décharge du signal PRECH1 au niveau du neuvième transistor N9, et donc une diminution progressive de la tension du signal PRECH1. L'augmentation progressive de la tension du signal PRECHO a tendance à rendre le neuvième transistor N9 progressivement passant, ce qui aura comme effet d'accélérer la décharge du signal PRECH1 au niveau du neuvième transistor N9 et par ce biais, d'accélérer la diminution de la tension du signal PRECH1. La diminution progressive de la tension du signal PRECH1 a tendance à rendre le huitième transistor P8 progressivement passant, ce qui aura comme effet d'accélérer la décharge de la tension d'alimentation Vdd au niveau du huitième transistor P8 et par ce biais, d'accélérer l'augmentation de la tension du signal PRECHO. En outre, après la décharge complète du signal PRECH1 et l'augmentation maximum de la tension du signal PRECHO, le signal PRECH1 atteint une valeur finale nulle et le signal PRECHO atteint la valeur de la tension d'alimentation Vdd.

L'accélération de la décharge du signal PRECH1 entraînant l'accélération de l'augmentation de la tension du signal PRECHO, et réciproquement, établit un phénomène d'avalanche qui a pour effet d'accélérer la décharge de la tension initiale des signaux d'entrée PRECH1 et PRECHO. On notera qu'au cours du phénomène d'avalanche, les courant IpOff et InOff de fuite augmentent rapidement. Par ailleurs un tel circuit CIS intégré supplémentaire inverse les signaux PRECH1 et PRECHO de précharge. La figure 7 illustre des variations de tension dans le circuit intégré supplémentaire décrit à la figure 6. On a représenté sur la figure 7 la courbe PRECH1 du signal de précharge initialisé au temps t0 à la tension d'alimentation Vdd, et la courbe PRECHO du signal de précharge initialisé au temps t0 à 0 Volt.

Pendant la période comprise entre le temps t0 et tl, on initialise les signaux PRECHO et PRECH1, respectivement à 0 Volt et à la tension d'alimentation Vdd. Cette période d'initialisation est également notée période de précharge . Pendant la période de précharge, on maintient les signaux PRECHO et PRECH1, respectivement à 0 Volt et à la tension d'alimentation Vdd, ce qui maintient les transistors P8 et N9 du circuit intégré supplémentaire CIS dans un état bloquant. Après le temps tl, on ne maintient plus la précharge des signaux PRECH1 et PRECHO, et on laisse le système évoluer, c'est-à-dire qu'un courant de fuite IpOff apparaît aux bornes du transistor P8 et un courant de fuite InOff apparaît aux bornes du transistor N9, lesdits transsitors P8 et N9 deviennent alors progressivement passant. Ce phénomène progressif apparaît dans la période entre les temps tl et t2, notée période de décharge . Pendant la période de décharge, la tension du signal PRECH1 diminue progressivement depuis la valeur Vdd et la tension du signal PRECHO augmente progressivement depuis la valeur nulle. Après la période de décharge, c'est-à-dire pendant la période comprise entre le temps t2 et t3, il y a une accélération de la diminution de la tension du signal PRECH1 et une accélération de l'augmentation de la tension du signal PRECHO. La période comprise entre le temps t2 et t3 est également notée période de commutation , c'est-à-dire que pendant cette période les signaux PRECH1, PRECHO de précharge s'inversent. A l'instant t3 de fin de commutation, la tension du signal PRECH1 est nulle et la tension du signal PRECHO vaut Vdd. On a également représenté sur la figure 7 la courbe TSEUL qui illustre la variation de la tension entre la source et le drain d'un transistor seul de type NMOS. Le transistor seul de type NMOS est maintenu bloquant par un signal de précharge pendant la période de précharge. Après cette période de précharge on laisse évoluer la tension du transistor seul, pour lequel un courant de fuite apparaît entraînant une diminution progressive du signal de précharge jusqu'à ce que la tension du signal de précharge soit nulle. A la différence de la structure telle que décrite à la figure 6, la diminution de la tension du signal de précharge reste progressive après la période de précharge. Dans le cas d'un transistor seul, il n'y a pas d'accélération de la diminution de la tension entre la source et le drain du transistor seul de type NMOS. Après le temps t2, la pente de la courbe TSEUL est plus faible que la pente de la courbe PRECHO. On notera que la période de décharge reflète la vitesse à laquelle s'établit le courant de fuite aux bornes des transistors des deux types de conductivité. En effet, la mesure de cette période permet de déterminer la performance des transistors concernant la consommation d'énergie. Plus cette période de temps de décharge est courte, plus les transistors laissent s'établir des courants de fuite, et moins les transistors sont performants. Ainsi, pour mettre en évidence la période de décharge, il est important de diminuer la période de précharge et la période de commutation, afin d'obtenir une période de précharge et une période de commutation les plus courtes possibles, pour minimiser leur influence sur la période de décharge. I1 est donc important que la période de décharge soit nettement supérieure à la somme de la période de précharge et de la période de commutation. Grâce au circuit intégré supplémentaire décrit à la figure 6, on accélère la période de commutation, ce qui contribue à accélérer la mesure de performance en consommation d'énergie des transistors. Sur la figure 8, on a représenté de façon schématique un autre mode de réalisation d'un circuit intégré supplémentaire. On a réprésenté sur la figure 8 un circuit intégré supplémentaire CISSRAM qui comprend le circuit intégré CIS décrit à la figure 6 et un deuxième circuit intégré supplémentaire CISINV. Le deuxième circuit intégré supplémentaire CISINV comprend en outre un dixième transistor P10 de type PMOS ayant sa grille couplée au signal PRECHO de précharge initialisé à une tension basse et son drain étant couplé au signal PRECH1 de précharge initialisé à une tension haute.

Le deuxième circuit intégré supplémentaire CISINV comprend également un onzième transistor N11 de type NMOS ayant sa grille couplée au signal PRECH1 de précharge initialisé à une tension haute et son drain étant couplé au signal PRECHO de précharge initialisé à une tension basse. En outre, le circuit intégré supplémentaire CISSRAM comprend un douzième transistor N12 de type NMOS ayant sa grille couplée à la masse, son drain étant couplé au drain du dixième transistor P10 de type PMOS et sa source étant couplée à une première tension d'entrée Vdl. Le circuit intégré supplémentaire CISSRAM comprend également un treizième transistor N13 de type NMOS ayant sa grille couplée à la masse 1, son drain étant couplé au drain du onzième transistor N11 de type NMOS et sa source étant couplée à une deuxième tension d'entrée Vd2. La composition du circuit intégré supplémentaire CISSRAM est similaire à une structure de type SRAM. La figure 9 illustre de façon schématique un exemple de circuit de mesure des performances d'au moins un transistor équipé de plusieurs circuits intégrés supplémentaires tels que décrits précédemment aux figures 6 à 8. Le circuit de mesure permet de fournir un signal oscillant dont la fréquence est l'image de la moyenne des courants de fuite de chaque circuit intégré supplémentaire. On peut donc, par l'analyse de la fréquence du signal de sortie de l'anneau oscillant, mesurer de manière simple les performances de consommation d'énergie des transistors.

Le circuit de mesure comporte plusieurs circuits intégrés et il permet de mesurer les performances de plusieurs transistors des deux types de conductivité. Par ailleurs le circuit de mesure permet d'effectuer une moyenne sur un échantillon de transistors, un échantillon pourra par exemple comprendre une centaine de circuit intégré supplémentaire. A titre d'exemple on a représenté un circuit de mesure comprenant un nombre n de circuits intégrés supplémentaires de type CIS décrit à la figure 6.

Les circuits intégrés CIS1, CIS2,..., CISn sont montés en parallèle. Chaque circuit intégré supplémentaire CISi de type CIS comprend un transistor d'un premier type de conductivité dont la source est couplée à une masse commune 1 et dont le drain est couplé à un signal commun PC1 de précharge initialisé à une tension haute. Chaque circuit intégré supplémentaire CISi de type CIS comprend également un transistor d'un deuxième type de conductivité dont la source est couplée à une tension commune d'alimentation VddC et dont le drain est couplé à un signal PCO commun de précharge initialisé à une tension basse. Le signal PC1 de précharge initialisé à une tension haute est couplé à une première entrée d'une porte logique 10. Cette porte logique 10 reçoit également un signal d'activation ActivationSignal sur sa deuxième entrée et elle émet sur sa sortie un signal de contrôle PrechCntrl. Lorsque le signal ActivationSignal est actif, le signal de contrôle PrechCntrl est égal au signal PC1 de précharge initialisé à une tension haute, et lorsque le signal ActivationSignal est inactif, le signal de contrôle PrechCntrl est nul. Le circuit de mesure comprend en outre un diviseur 13 et un moyen 14 de précharge qui reçoivent chacun le signal de contrôle PrechCntrl émis depuis la sortie de la porte logique 10. Le diviseur 13 permet de diviser le signal de contrôle PrechCntrl et d'émettre un signal OUT de sortie de diviseur. Le moyen 14 de précharge permet d'initialiser les signaux PCO et PC1 de précharge en fonction du signal PrechCntrl de contrôle. Lorsque le signal PrechCntrl de contrôle s'inverse, le moyen 14 de précharge initialise le premier signal PC1 à une tension haute, par exemple à la tension d'alimentation Vdd, et initialise simultanément le deuxième signal PCO à une tension basse, par exemple à la tension de la masse 1. Le moyen 14 de précharge qui intialise rapidement les signaux permet d'accélérer la période de précharge, ce qui contribue à accélérer la mesure de performance en consommation d'énergie des transistors.De manière analogue, le circuit de mesure peut comprendre des circuits intégrés supplémentaires CISSRAM1, CISSRAM2,..., CISSRAMn de type CISSRAM décrit à la figure 8 précédente. En variante, on peut utiliser le signal de précharge initialisé à une tension basse PCO pour générer le signal de contrôle PrechCntrl Sur la figure 10, on a représenté des variations de tension dans le circuit de mesure précédemment décrit à la figure 9. La courbe PrechCntrl illustre l'évolution de la tension du premier signal PC1 de précharge initialisé à une tension haute. La courbe OUTO illustre l'évolution de la tension du deuxième signal PCO de précharge initialisé à une tension basse. La courbe OUT représente l'évolution de la tension à la sortie du diviseur 13. A l'instant t0, les signaux de précharche PCO, PC1 sont initialisés respectivement à 0 Volt et à la tension d'alimentation Vdd.

La période de précharge comprise entre le temps t0 et tl est très courte. La période de temps comprise entre tl et t2 correspond à la période de décharge durant laquelle la courbe PrechCntrl est sensiblement égale à la tension d'alimentation Vdd et la courbe OUT est égale à la tension d'alimentation Vdd. La période comprise entre le temps t2 et t3 correspond à la période de commutation. Au temps t3 le signal PrechCntrl s'inverse, ce qui déclenche l'initialisation des signaux de précharge pour le cycle suivant. On a également représenté l'évolution de la tension du signal TSEUL d'un transistor seul de type NMOS. La décharge dans le transistor de type NMOS seul décroît très lentement de manière générale. En particulier, la décharge décroît rapidement entre les temps t0 à t2, puis elle décroît très lentement. On notera que la courbe OUT oscille entre 0 Volt et la tension d'alimentation Vdd.

Un procédé peut être mis en oeuvre par les circuits qui viennent d'être décrit précédemment aux figures 1 à 9. Les modes de réalisation et de mise en oeuvre qui viennent d'être décrits présentent notamment les avantages suivants : - déterminer les performances des composants d'un circuit électronique intégré, - faciliter la conception des circuits intégrés.5

Claims (12)

1. REVENDICATIONS1. Circuit intégré comprenant un inverseur (INVl) qui comporte un premier transistor (NlDECH) d'un premier type de conductivité, et un deuxième transistor (P2CH) d'un deuxième type de conductivité monté en parallèle sur le premier transistor (NlDECH), une entrée (ENN) dudit inverseur étant apte à recevoir un signal d'entrée oscillant, caractérisé en ce qu'une sortie (Si) dudit inverseur est couplée à un organe capacitif (OC) apte à se charger et à se décharger en fonction de l'état passant ou bloquant desdits premier (NlDECH) et deuxième transistors (P2CH), en ce que ledit inverseur (INV1) est apte à fournir un signal de sortie oscillant sur sa sortie (Si), et en ce que ledit circuit intégré comprend un moyen de sélection (SN1,SN2) pour transmettre ledit signal de sortie oscillant et pour masquer lesdites charges et/ou lesdites décharges dudit organe capacitif (OC).
2. 2. Circuit intégré selon la revendication 1, dans lequel lesdits premier (NlDECH) et deuxième transistors (P2CH) du premier inverseur (INVl) ont leur grille couplée à ladite entrée (ENN) du premier inverseur, leur drain couplé à la sortie (Sl) du premier inverseur, le premier transistor (NlDECH) du premier type de conductivité ayant sa source couplée à une masse (1) et le deuxième transistor (P2CH) du deuxième type de conductivité ayant sa source couplée à une tension d'alimentation (Vdd).
3. 3. Circuit intégré selon l'une des revendications 1 et 2, dans lequel ledit moyen (SNI) de sélection comprend un deuxième inverseur comportant un troisième transistor (N3MASQ_CH) du premier type de conductivité et un quatrième transistor (P4INV) du deuxième type de conductivité monté en parallèle sur le troisième transistor (N3MASQCH), lesdits troisième (N3MASQCH) et quatrième transistors (P4INV) du deuxième inverseur ayant leur grille couplée à ladite entrée (ENN) du premier inverseur, leur drain couplé à une sortie (S2) du deuxième inverseur, le quatrième transistor (P4INV) du deuxième type de conductivité ayant sa source couplée àla tension d'alimentation (Vdd) et le troisième transistor (N3MASQ_CH) du premier type de conductivité ayant sa source couplée à ladite sortie (Sl) du premier inverseur.
4. 4. Circuit intégré selon la revendication 3, dans lequel le premier inverseur (INVl) comprend un cinquième transistor (N5DECH) du premier type de conductivité couplé de sorte que sa grille est couplée à ladite entrée (ENN) du premier inverseur, sa source étant couplée à ladite sortie (Si) du premier inverseur et son drain étant couplé au drain dudit premier transistor (NlDECH) du premier type de conductivité du premier inverseur (INV1).
5. 5. Circuit intégré selon l'une des revendications 1 à 4, dans lequel ledit moyen de sélection (SN2) comprend un troisième inverseur comportant un sixième transistor (N6INV) du premier type de conductivité et un septième transistor (P7MASQDECH) du deuxième type de conductivité monté en parallèle sur le sixième transistor (N6INV), lesdits sixième (N6INV) et septième transistors (P7MASQDECH) du troisième inverseur ayant leur grille couplée à ladite entrée (ENN) du premier inverseur, leur drain couplé à une sortie (S3) du troisième inverseur, le septième transistor (P7MASQDECH) du deuxième type de conductivité ayant sa source couplée à ladite sortie (Sl) du premier inverseur et le sixième transistor (N6INV) du premier type de conductivité ayant sa source couplée à la masse (1).
6. 6. Circuit en anneau oscillant comprenant un nombre impair (i,j) de circuits intégrés selon l'une quelconque des revendications 1 à 5, dans lequel lesdits circuits intégrés sont montés en série de sorte que l'entrée (ENNi,ENPj) du premier inverseur de l'un des circuits intégrés est couplée à une sortie (S2<i-l>,S3<j-l>) dudit moyen de sélection (SN1,SN2) d'un circuit intégré voisin de ladite série.
7. 7. Circuit de mesure des performances d'au moins un transistor d'un circuit selon l'une quelconque des revendications 1 à 6, et comprenant un circuit intégré supplémentaire (CIS) qui comprend un huitième transistor (P8) du deuxième type de conductivité ayant sa grille apte à recevoir un signal (PRECHl) de précharge initialisé à unetension haute, sa source étant couplée à une tension (Vdd) d'alimentation et son drain étant couplé à un signal de précharge (PRECHO) initialisée à une tension basse, et un neuvième transistor (N9) du premier type de conductivité ayant sa grille couplée au drain dudit huitième transistor (P8) du deuxième type de conductivité, sa source étant couplée à la masse (1) et son drain étant couplé à la grille dudit huitième transistor (P8) du deuxième type de conductivité.
8. 8. Circuit de mesure des performances d'au moins un transistor selon la revendication 7, comprenant en outre un circuit intégré supplémentaire (CISINV) qui comprend un dixième transistor (P10) du deuxième type de conductivité ayant sa grille couplée au signal (PRECHO) de précharge initialisé à une tension basse et son drain étant couplé au signal (PRECHl) de précharge initialisé à une tension haute, un onzième transistor (N11) du premier type de conductivité ayant sa grille couplée au signal (PRECHl) de précharge initialisé à une tension haute et son drain étant couplé au signal (PRECHO) de précharge initialisé à une tension basse, un douzième transistor (N12) du premier type de conductivité ayant sa grille couplée à la masse (1), son drain étant couplé au drain du dixième transistor (P10) du deuxième type de conductivité et sa source étant couplée à une première tension d'entrée (V dl ), et un treizième transistor (N13) du premier type de conductivité ayant sa grille couplée à la masse (1), son drain étant couplé au drain du onzième transistor (N11) du premier type de conductivité et sa source étant couplée à une deuxième tension d'entrée (Vd2).
9. 9. Circuit de mesure des performances d'au moins un transistor selon l'une des revendications 7 et 8, comprenant une pluralité de circuits intégrés supplémentaires (CIS1 à CISn) qui sont montés en parallèle de sorte que lesdits signaux (PRECHl) de précharges initialisés à une tension haute de chaque circuit intégré supplémentaire sont couplés à un premier signal (PC1) de précharge commun initialisé à une tension haute, lesdites tensions d'alimentation (Vdd) de chaque circuit intégré supplémentaire sont couplées à une tension (VddC) d'alimentation commune, lesdits signaux (PRECHO) de préchargesinitialisés à une tension basse de chaque circuit intégré supplémentaire sont couplés à un deuxième signal (PCO) de précharge commun initialisé à une tension basse, ledit circuit de mesure comprenant un moyen (14) de précharge pour détecter une inversion d'au moins un signal (PCO, PC1) de précharge commun et pour initialiser lesdits signaux (PCO, PC1) de précharge communs à chaque inversion d'au moins un signal (PCO, PC1) de précharge commun.
10. 10. Système de téléphonie comprenant un circuit selon l'une des revendications 1 à 9.
11. 11. Procédé de mesure des performances d'au moins un transistor d'un inverseur qui est muni d'un premier transistor d'un premier type de conductivité et d'un second transistor d'un deuxième type de conductivité, une entrée dudit inverseur étant apte à recevoir un signal d'entrée oscillant, caractérisé en ce qu'on charge et l'on décharge un organe capacitif en fonction de l'état passant ou bloquant desdits transistors, en ce que l'on fournit un signal de sortie oscillant et en ce qu'on masque lesdites charges et/ou lesdites décharges dudit organe capacitif.
12. 12. Procédé de mesure des performances d'au moins un transistor selon la revendication 11, dans lequel on précharge un troisième transistor du premier type de conductivité et un quatrième transistor du deuxième type de conductivité supplémentaires à des tensions initiales opposées de manière à rendre bloquant lesdits troisième et quatrième transistors supplémentaires, et l'on réinitialise ladite étape de précharge lorsqu'au moins une desdites tension est inversée par rapport à sa valeur initiale.