FR3050307A1 - Circuit amplificateur de lecture perfectionne pour un dispositif de memoire, en particulier un dispositif de memoire non volatile - Google Patents

Abstract

Le circuit amplificateur de lecture comprend un cœur (10) comportant un première et une deuxième entrées (E1, E2) destinées à recevoir dans une phase de mesure un signal différentiel issu d'une première et d'une deuxième lignes de bits du dispositif de mémoire, et un élément mémoire à deux inverseurs couplés de façon croisée (INV1, INV2). Les deux entrées (E1, E2) sont respectivement connectées à deux (S21, S22) des nœuds d'alimentation des inverseurs via deux condensateurs dits de transfert (C5, C6), et des premiers moyens commandables (I1-I4) sont configurés pour rendre temporairement flottant l'élément mémoire (INV1, INV2) pendant une phase initiale précédant la phase de mesure et pendant la phase de mesure.

Description

Circuit amplificateur de lecture perfectionné pour un dispositif de mémoire, en particulier un dispositif de mémoire non volatile

Des modes de mise en œuvre et de réalisation de l’invention concernent les circuits de mémoire, et plus particulièrement les circuits amplificateurs de lecture capables de compenser un décalage de tension (« voltage offset »).

De nombreux dispositifs électroniques sont largement utilisés aujourd’hui, comme par exemple les ordinateurs portables, les téléphones intelligents (smartphones) et les tablettes. De tels dispositifs électroniques contiennent généralement un microprocesseur, de la mémoire volatile utilisée par le microprocesseur lors de l’exécution d’applications logicielles, et de la mémoire non volatile pour stocker des applications et des données sur le long terme.

Les circuits amplificateurs de lecture sont utilisés de façon classique dans ces dispositifs de mémoire volatile ou non volatile lors des opérations de lecture des données dans les cellules mémoires de ces dispositifs.

Parmi les architectures connues de circuits amplificateurs de lecture, utilisées en particulier dans les mémoires non volatiles, on peut citer l’architecture comportant un élément de mémoire du type mémoire-verrou (« latch ») à base de deux inverseurs couplés de façon croisée et destinés à être connectés entre une paire de lignes de bits du dispositif de mémoire.

Plus précisément, chaque inverseur a son entrée connectée à une ligne de bits et sa sortie connectée à l’autre ligne de bits.

Un tel circuit amplificateur de lecture fournit une amplification rapide de signal. Cependant, en pratique, il est difficile de réaliser une paire d’inverseurs comportant des transistors parfaitement appariés (« matched »).

Or, des désappariements (« mismatches ») dans les caractéristiques des transistors peuvent produire une tension de décalage (« offset voltage ») aux sorties des inverseurs durant une phase de réinitialisation. Et, ce décalage se reflète aux entrées des inverseurs.

Or, dans un cas particulièrement défavorable, ce décalage reflété au niveau des entrées des inverseurs peut être détecté comme un signal représentatif d’une donnée binaire et provoquer par conséquent une erreur de lecture. Et, ces erreurs de données en lecture sont hautement indésirables car elles peuvent affecter négativement les performances du dispositif électronique.

Il existe par conséquent un besoin de développer un nouvel amplificateur de lecture qui soit moins sensible aux décalages de tension tout en conservant la réponse rapide des amplificateurs de lecture à inverseurs couplés croisés.

Ainsi, selon un mode de mise en œuvre et de réalisation, il est notamment proposé de rendre temporairement flottant l’élément mémoire à deux inverseurs couplés de façon croisée du circuit amplificateur de lecture, préalablement à la phase de mesure et pendant la phase de mesure de façon à atteindre un état d’équilibre dans lequel les transistors des deux inverseurs sont tous bloqués, le décalage de tension étant alors compensé, cet équilibre étant ensuite rompu dans la phase de mesure avec l’élément mémoire maintenu flottant et les signaux des lignes de bits transférés à deux nœuds d’alimentation (par exemple les sources des transistors NMOS) des inverseurs via des condensateurs.

Un élément mémoire « flottant » est en particulier un élément de mémoire dont l’ensemble des nœuds d’alimentation sont déconnectés des bornes d’alimentation du circuit.

Selon un aspect, il est proposé un procédé de commande d’un circuit amplificateur de lecture lors d’une opération de lecture d’une donnée stockée dans un dispositif de mémoire, ledit circuit comprenant un cœur comportant deux bornes d’alimentation et un élément mémoire à deux inverseurs couplés croisés, l’opération de lecture comprenant une phase de mesure (« sensing ») d’un signal différentiel présent à deux entrées du cœur et issu de deux lignes de bits du dispositif de mémoire.

Selon une caractéristique générale de cet aspect, le procédé comprend, préalablement à la phase de mesure, une phase initiale comportant une déconnexion des nœuds d’alimentation de l’élément mémoire des deux bornes d’alimentation de façon à amener l’élément mémoire dans un état d’équilibre, et dans la phase de mesure, une délivrance du signal différentiel à deux des nœuds d’alimentation respectifs des deux inverseurs via deux condensateurs dits de transfert et une rupture de l’état d’équilibre tout en maintenant les nœuds d’alimentation de l’élément mémoire déconnectés des deux bornes d’alimentation.

Selon un mode de mise en œuvre, ladite phase initiale comprend -avant ladite déconnexion des nœuds d’alimentation de l’élément mémoire des deux bornes d’alimentation, une étape de charge, via les deux bornes d’alimentation, d’un réseau capacitif connecté aux nœuds d’alimentation des inverseurs et comportant lesdits deux condensateurs de transfert, et -lors de ladite déconnexion des nœuds d’alimentation de l’élément mémoire des deux bornes d’alimentation, une connexion des nœuds d’entrée aux nœuds de sorties des inverseurs.

Les nœuds d’alimentation des inverseurs sont les sources des transistors NMOS de ces inverseurs et les sources des transistors PMOS de ces inverseurs, et dans la phase de mesure on délivre avantageusement le signal différentiel aux sources respectives des transistors NMOS des deux inverseurs.

En effet habituellement le signal différentiel décroît dans la phase de mesure. Cela étant pour des montages prévoyant une augmentation du signal différentiel il serait possible de délivrer le signal différentiel aux sources respectives des transistors PMOS des deux inverseurs.

Selon un mode de mise en œuvre, ladite déconnexion des nœuds d’alimentation de l’élément mémoire des deux bornes d’alimentation préalable à la phase de mesure comprend une déconnexion des sources des transistors NMOS d’une première borne d’alimentation destinée à recevoir une tension d’alimentation basse, par exemple la masse, puis une déconnexion des sources des transistors PMOS de la deuxième borne d’alimentation destinée à recevoir une tension d’alimentation haute, par exemple une tension d’alimentation.

Le fait de déconnecter d’abord les sources des transistors NMOS puis de déconnecter ensuite les sources des transistors PMOS permet d’amener à l’état d’équilibre les sources des transistors NMOS à une tension un peu plus éloignée de la masse, ce qui donne une plus grande marge de manœuvre dans la phase de mesure (« sensing »).

Cela étant il serait tout à fait possible de déconnecter d’abord les sources des transistors PMOS puis de déconnecter ensuite les sources des transistors NMOS ou bien de déconnecter simultanément les sources des transistors NMOS et PMOS.

Selon un mode de mise en œuvre, ladite phase de mesure comprend une déconnexion des nœuds d’entrée des nœuds de sortie des inverseurs, ce qui permet de rompre l’équilibre atteint avant le début de cette phase de mesure. L’opération de lecture comprend avantageusement, postérieurement à la phase de mesure, une phase de verrouillage (« latching ») de la donnée lue dans l’élément mémoire, comportant une reconnexion des nœuds d’alimentation de l’élément mémoire aux deux bornes d’alimentation.

Selon un autre aspect, il est proposé un circuit amplificateur de lecture pour dispositif de mémoire, comprenant un cœur comportant une première et une deuxième entrées destinées à recevoir dans une phase de mesure un signal différentiel issu d’une première et d’une deuxième ligne de bits du dispositif de mémoire, et un élément mémoire à deux inverseurs couplés de façon croisée.

Selon une caractéristique générale de cet autre aspect, les deux entrées sont respectivement connectées à deux des nœuds d’alimentation des inverseurs via deux condensateurs dits de transfert, et le circuit comprend des premiers moyens commandables configurés pour rendre temporairement flottant l’élément mémoire pendant une phase initiale précédant la phase de mesure et pendant la phase de mesure.

Selon un mode de réalisation, le circuit comprend une première borne d’alimentation et une deuxième borne d’alimentation destinées à recevoir respectivement une première alimentation basse et une deuxième alimentation haute, et les premiers moyens comportent un premier jeu d’interrupteurs commandables configuré pour déconnecter l’ensemble des nœuds d’alimentation des inverseurs des deux bornes d’alimentation.

Selon un mode de réalisation, les nœuds d’alimentation des inverseurs sont les sources des transistors NMOS de ces inverseurs et les sources des transistors PMOS de ces inverseurs, et les deux condensateurs de transfert sont connectés respectivement entre les deux entrées et les sources des transistors NMOS des deux inverseurs.

Selon un mode de réalisation, le premier jeu d’interrupteurs commandable est configuré pour reconnecter l’ensemble des nœuds d’alimentation des inverseurs aux deux bornes d’alimentation postérieurement à la phase de mesure.

Selon un mode de réalisation, le premier jeu d’interrupteurs commandables comprend un premier interrupteur connecté entre la première borne d’alimentation et la source du transistor NMOS d’un premier inverseur, un deuxième interrupteur connecté entre la deuxième borne d’alimentation et la source du transistor PMOS du premier inverseur, un troisième interrupteur connecté entre la première borne d’alimentation et la source du transistor NMOS du deuxième inverseur, un quatrième interrupteur connecté entre la deuxième borne d’alimentation et la source du transistor PMOS du deuxième inverseur.

Selon un mode de réalisation, le circuit amplificateur comprend en outre une interface de commande destinée à recevoir des signaux de commande configurés pour commander les premier et troisième interrupteurs de façon à déconnecter les sources des transistors NMOS de la première borne d’alimentation puis à recevoir des signaux de commande configurés pour commander les deuxième et quatrième interrupteurs de façon à déconnecter les sources des transistors PMOS de la deuxième borne d’alimentation.

Selon un mode de réalisation, le circuit amplificateur comprend en outre des deuxièmes moyens commandables configurés pour connecter les nœuds d’entrée des inverseurs aux nœuds de sortie de ces inverseurs pendant ladite phase initiale et pour déconnecter lesdits nœuds d’entrée desdits nœuds de sortie pendant ladite phase de mesure.

Selon un mode de réalisation, le cœur comprend en outre un réseau capacitif connecté à l’ensemble des nœuds d’alimentation des inverseurs et comportant les deux condensateurs de transfert et des troisièmes moyens commandables configurés pour connecter le réseau capacitif auxdites bornes d’alimentation dans ladite phase initiale préalablement à la déconnexion de l’ensemble des nœuds d’alimentation des inverseurs des deux bornes d’alimentation.

Selon un mode de réalisation le réseau capacitif comprend un premier condensateur connecté entre la première entrée et la première borne d’alimentation, un deuxième condensateur connecté entre la deuxième entrée et la première borne d’alimentation, un troisième condensateur connecté entre la première borne d’alimentation et la source du transistor PMOS du premier inverseur, un quatrième condensateur connecté entre la première borne d’alimentation et la source du transistor PMOS du deuxième inverseur, le premier condensateur de transfert connecté entre la première entrée et la source du transistor NMOS du deuxième inverseur, le deuxième condensateur de transfert connecté entre la deuxième entrée et la source du transistor NMOS du premier inverseur, et les troisièmes moyens comprennent les interrupteurs du premier jeu d’interrupteurs, un cinquième interrupteur connecté entre la première entrée et la deuxième borne d’alimentation, et un sixième interrupteur connecté entre la deuxième entrée et la deuxième borne d’alimentation.

Les cinquième et sixième interrupteurs sont par ailleurs avantageusement destinés à être ouverts pendant ladite phase de mesure.

Selon un autre aspect, il est proposé un dispositif de mémoire, par exemple un dispositif de mémoire non volatile, comprenant un plan mémoire, un décodeur lignes, un décodeur colonnes et au moins un circuit amplificateur tel que défini ci-avant. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitative, et des dessins annexés sur lesquels : -la figure 1 et la figure 2 illustrent schématiquement un mode de réalisation d’un circuit amplificateur de lecture selon l’invention, et, -les figures 3 à 7 illustrent schématiquement un mode de mise en œuvre d’un procédé selon l’invention.

Sur la figure 1, la référence 1 désigne un circuit amplificateur de lecture, avantageusement réalisé de façon intégrée sur silicium, ayant un cœur 10 possédant une première et une deuxième entrées différentielles El, E2 respectivement couplées à deux lignes de bits BL1, BL2 d’un dispositif de mémoire par l’intermédiaire de deux interrupteurs 18 et 19 et de deux circuits de précharge CCH1 et CCH2, de structure classique et connue en soi.

Les circuits de précharge CCH1 et CCH2 servent à précharger les lignes de bits BL1 et BL2 à des tensions de précharge préalablement à l’opération de lecture proprement dite effectuée par le circuit amplificateur de lecture 1. Pendant cette phase de précharge des lignes de bits, les interrupteurs 190 et 1100 sont fermés.

Le dispositif de mémoire, par exemple une mémoire non volatile, comporte un plan mémoire et de façon classique un décodeur colonnes DECC et un décodeur lignes DECL.

Lors d’une opération de lecture, les lignes de bits BL1 et BL2 sont sélectionnées simultanément mais une seule ligne de mots est sélectionnée par l’intermédiaire du décodeur DECL.

Si l’on suppose par exemple que la cellule mémoire sélectionnée dans laquelle on cherche à lire la donnée stockée, se trouve à l’intersection de la ligne de bits BL1 et de la ligne de mots correspondante, alors la seconde ligne de bits BL2 ne représente pas une donnée mais fournit une charge capacitive pour équilibrer le circuit amplificateur de lecture ainsi qu’un courant de référence.

Bien entendu, dans d’autres situations, il serait tout à fait possible que ce soit cette fois-ci la ligne de bits BL2 qui soit connectée à la cellule mémoire contenant la donnée à lire et que ce soit la première ligne de bits BL1 qui serve de charge capacitive et qui fournisse un courant de référence.

Pendant la phase de précharge des lignes de bits, les interrupteurs 18 et 19 sont ouverts.

Par contre, comme on le verra plus en détail ci-après, pendant des phases spécifiques de l’opération de lecture effectuée par le circuit amplificateur, à savoir la phase de mesure (« sensing ») et la phase de verrouillage (« latching ») les interrupteurs 18 et 19 sont fermés.

Puisque la ligne de mots couplée à la ligne de bits BL1 est activée alors que la ligne de mots couplée à la ligne de bits BL2 n’est pas activée, les courants Ii et E diffèrent. En fonction de quel courant est le plus fort, l’un des signaux IL ou IR va décroître plus fortement que l’autre.

Le cœur 10 va alors détecter la différence entre les pentes des signaux IL et IR issus des lignes de bits et présents aux entrées El et E2.

Avant de revenir plus en détail sur le fonctionnement du circuit amplificateur de lecture 1, on va en décrire maintenant un exemple de structure en se référant plus particulièrement aux figures 1 et 2.

Le cœur 10 comporte un élément mémoire formé de deux inverseurs INV1 et INV2 couplés de façon croisée. Plus particulièrement, le nœud de sortie NSI de l’inverseur INV1 est connecté au nœud d’entrée NE2 de l’inverseur INV2 et le nœud de sortie NS2 de l’inverseur INV2 est connecté au nœud d’entrée NE1 de l’inverseur INV1.

Comme illustré sur la figure 2, l’inverseur INV1 comporte un transistor PMOS TPI dont la source Sll forme un premier nœud d’alimentation de cet inverseur, et un transistor NMOS TN1 connecté en série avec le transistor PMOS TPI. La source S21 du transistor TN1 forme un autre nœud d’alimentation S21 pour l’inverseur INV1.

Les drains des transistors TPI et TN1 forment le nœud de sortie NSI tandis que les grilles de ces transistors, reliées ensemble, forment le nœud d’entrée NE1.

La structure du deuxième inverseur INV2 est similaire à celle de l’inverseur INV1 et comporte un transistor PMOS TP2 connecté en série avec un transistor NMOS TN2. La source S12 du transistor TP2 forme un nœud d’alimentation pour l’inverseur INV2 tandis que la source S22 du transistor TN2 forme un autre nœud d’alimentation pour l’inverseur INV2.

Les drains des transistors TP2 et TN2 forment le nœud de sortie NS2 de l’inverseur INV2 tandis que les grilles, reliées ensemble, de ces transistors forment le nœud d’entrée NE2.

Le cœur du circuit amplificateur comporte par ailleurs une première borne d’alimentation BAI et une deuxième borne d’alimentation BA2.

La première borne d’alimentation BAI est destinée à être connectée à une première tension d’alimentation basse, par exemple la masse GND, tandis que la deuxième borne d’alimentation BA2 est destinée à recevoir une deuxième tension d’alimentation haute, par exemple la tension Vdd.

Le cœur 10 comporte par ailleurs un premier jeu d’interrupteurs commandables configurés pour déconnecter ou connecter les nœuds d’alimentation des deux inverseurs INV1 et INV2 des deux bornes d’alimentation BAI, BA2.

Plus particulièrement, ce premier jeu d’interrupteurs commandables comprend -un premier interrupteur II connecté entre la première borne d’alimentation BAI et la source S21 du transistor NMOS TN1 du premier inverseur INV1, -un deuxième interrupteur 12 connecté entre la deuxième borne d’alimentation BA2 et la source Sll du transistor PMOS TPI du premier inverseur, -un troisième interrupteur 13 connecté entre la première borne d’alimentation BAI et la source S22 du transistor NMOS TN2 du deuxième inverseur, et -un quatrième interrupteur 14 connecté entre la deuxième borne d’alimentation BA2 et la source S12 du transistor PMOS TP2 du deuxième inverseur INV2.

Le cœur 10 comporte par ailleurs des deuxièmes moyens commandables, en l’espèce un interrupteur commandable 17, destinés à connecter ensemble ou à déconnecter les nœuds de sortie NSI, NS2 et les nœuds d’entrée NE1, NE2 des deux inverseurs.

Le cœur 10 comporte en outre un réseau capacitif connecté (directement ou indirectement) aux nœuds d’alimentation des inverseurs.

Plus particulièrement, le réseau capacitif comprend -un premier condensateur Cl connecté entre la première entrée El et la première borne d’alimentation BAI, -un deuxième condensateur C2 connecté entre la deuxième entrée E2 et la première borne d’alimentation BAI, - un troisième condensateur C3 connecté entre la première borne d’alimentation BAI et la source Sll du transistor PMOS TPI du premier inverseur INV1, -un quatrième condensateur C4 connecté entre la première borne d’alimentation BAI et la source S12 du transistor PMOS TP2 du deuxième inverseur INV2, -un premier condensateur, dit de transfert, C5 connecté entre la première entrée El et la source S22 du transistor NMOS TN2 du deuxième inverseur, et -un deuxième condensateur, dit de transfert, C6 connecté entre la deuxième entrée E2 et la source S21 du transistor NMOS TN1 du premier inverseur INV1.

Par ailleurs, le cœur comporte également des troisièmes moyens commandables configurés pour connecter ce réseau capacitif aux bornes d’alimentation dans une première situation et pour déconnecter ce réseau capacitif des bornes d’alimentation dans une autre situation.

Plus particulièrement, ces troisièmes moyens comprennent les interrupteurs 11-14 du premier jeu d’interrupteurs, ainsi qu’un cinquième interrupteur 15 connecté entre la première entrée El et la deuxième borne d’alimentation BA2 et un sixième interrupteur 16 connecté entre la deuxième entrée E2 et la deuxième borne d’alimentation BA2.

Les différents interrupteurs décrits ci-avant peuvent être par exemple réalisés par des transistors MOS commandés sur leur grille. Les grilles de ces transistors forment une interface de commande destinée à recevoir les différents signaux de commande permettant de commander ces interrupteurs. Les valeurs logiques de ces signaux de commande vont définir le caractère passant ou bloqué des transistors.

Lorsque le transistor MOS est passant, l’interrupteur est considéré comme fermé tandis que lorsque le transistor MOS est bloqué, l’interrupteur est considéré comme ouvert. Les différents signaux de commande sont délivrés par un circuit de commande CC réalisé par exemple à base de circuits logiques.

On se réfère maintenant plus particulièrement aux figures 3 à 7 pour décrire un procédé de commande d’un tel circuit amplificateur de lecture lors d’une opération de lecture d’une donnée stockée dans un dispositif de mémoire.

On suppose à ce stade que les lignes de bits BL1, BL2 ont été préchargées. L’opération de lecture effectuée par le circuit amplificateur 1 comporte tout d’abord une phase initiale dans laquelle on charge le réseau capacitif C1-C6 via les deux bornes d’alimentation BAI et BA2.

Ceci est illustré sur la figure 3.

Plus précisément, dans cette phase de charge du réseau capacitif, les interrupteurs 18 et 19 sont ouverts tandis que tous les autres interrupteurs du cœur 11-17 sont fermés. Les condensateurs de transfert C5 et C6 effectuent ici un blocage de composante continue.

Les nœuds d’alimentation Sll et S12 sont alors portés à la tension d’alimentation Vdd tandis que les nœuds d’alimentation S21 et S22 sont tirés à la masse GND.

Par ailleurs, puisque l’interrupteur 17 est fermé, la tension aux nœuds A et B (correspondant aux nœuds d’entrée et de sortie des inverseurs), est égalisée à une valeur VM qui est égale par exemple à la moitié de l’amplitude d’une transition de sortie de l’inverseur.

Après cette étape de charge du réseau capacitif, la phase initiale de l’opération de lecture va comporter une déconnexion des nœuds d’alimentation des deux inverseurs des deux bornes d’alimentation BAI et BA2.

Cette déconnexion s’effectue ici en deux étapes.

Dans une première étape, illustrée sur la figure 4, on déconnecte tout d’abord les sources S21 et S22 des transistors NMOS TN1 et TN2 de la première borne d’alimentation BAI (la masse GND) en ouvrant les interrupteurs II et 13. L’interrupteur 17 reste fermé.

Par conséquent, la tension au nœud S21 monte de la valeur 0 vers la valeur VM-VTN1 où VTN1 désigne la tension de seuil du transistor TN1.

De même, la tension à la source S22 monte de la valeur 0 vers la valeur VM-VTN2 où VTN2 désigne la tension de seuil du transistor NMOS TN2.

Puis, dans une deuxième étape, illustrée sur la figure 5, on déconnecte les sources Sll et S12 des transistors PMOS TPI et TP2 de la deuxième borne d’alimentation BA2 (la tension Vdd), en ouvrant les interrupteurs 12 et 14. L’interrupteur 17 reste toujours fermé. A ce stade, l’élément mémoire INV1, INV2 est flottant et va tendre vers un état d’équilibre.

En effet, la tension à la source Sll va descendre de la valeur Vdd vers la valeur VM+VTP1 où VTP1 désigne la tension de seuil du transistor PMOS TPI.

De même, la tension à la source S12 va descendre de la valeur Vdd à la valeur VM+VTP2, où VTP2 désigne la tension de seuil du transistor PMOS TP2.

Pendant ce temps, les tensions aux sources S21 et S22 continuent de monter et, à un instant donné, tous les transistors TPI, TP2, TN1 et TN2 des deux inverseurs vont être bloqués (OFF).

On a alors atteint l’état d’équilibre avec une compensation automatique du décalage de tension (offset).

On se réfère maintenant plus particulièrement à la figure 6 pour illustrer la phase de mesure (« sensing ») du circuit amplificateur qui fait suite à la phase initiale.

Dans cette phase de mesure, les interrupteurs 18 et 19 sont fermés, ce qui permet de relier les entrées El et E2 aux deux lignes de bits BL1 et BL2. Les tensions IL et IR à ces deux entrées El et E2 vont chuter à deux vitesses différentes et le circuit amplificateur va mesurer la différence entre les pentes P(IL) et P(IR) des signaux IL et IR. Les condensateurs Cl et C2 permettent d’éviter d’avoir des pentes trop raides.

Dans cette phase de mesure, l’élément de mémoire INV1, INV2 est maintenu flottant (interrupteurs II, 12, 13 et 14 ouverts).

Par ailleurs, les interrupteurs 15 et 16 sont ouverts de même que l’interrupteur 17. L’ouverture de l’interrupteur 17 rompt l’état d’équilibre qui avait été atteint à l’issue de la phase initiale.

Le signal provenant de la ligne de bits BL1 est transféré au nœud S22 par l’intermédiaire du condensateur de transfert C5.

De même, le signal provenant de la ligne de bits BL2 est transféré au nœud S21 par l’intermédiaire du condensateur de transfert C6. On suppose dans cet exemple que la tension à l’entrée El chute plus rapidement que la tension à l’entrée E2 (la pente P(IL) est plus importante que P(IR)).

Dans ces conditions, la tension au nœud S22 va chuter plus rapidement que la tension au nœud S21.

Les tensions aux nœuds Sll et S12 restent sensiblement constantes.

De ce fait, le transistor NMOS TN2 du deuxième inverseur INV2 va devenir passant plus rapidement que le transistor NMOS TN1 du premier inverseur INV1.

Par conséquent, la tension au nœud A va chuter plus vite que la tension au nœud B. L’énergie nécessaire au basculement de l’élément mémoire, qui n’est toujours pas alimenté dans cette phase de mesure, est fournie par les condensateurs C3 et C4.

On laisse cette phase de mesure se dérouler un certain temps, typiquement de 1 à 2 nanosecondes avant de passer dans l’étape de verrouillage (« latching ») de la donnée lue illustrée sur la figure 7.

Dans cette phase de verrouillage, on reconnecte les nœuds d’alimentation des deux inverseurs INV1 et INV2 aux deux bornes d’alimentation en fermant les interrupteurs II à 14. L’élément mémoire étant alors alimenté « violemment » il confirme le résultat de l’opération de mesure effectuée dans la phase de mesure, c’est-à-dire une chute accentuée de la tension au nœud A et une augmentation de la tension au nœud B de façon à atteindre les pleins niveaux CMOS correspondant respectivement aux valeurs logiques 0 et 1.

La valeur logique de la donnée stockée peut alors être lue soit à partir du nœud de sortie NSI soit à partir du nœud de sortie NS2.

Le circuit amplificateur qui vient d’être décrit permet ainsi de minimiser la consommation dynamique en travaillant à basse tension d’alimentation Vdd, typiquement 0,8 volt. L’immunité au bruit est augmentée car l’élément mémoire n’est pas alimenté pendant la phase de mesure. La précision de mesure est par conséquent augmentée. La sensibilité au désappariement des éléments actifs (transistors MOS) est réduite. Les condensateurs présentent par nature quant à eux des caractéristiques bien mieux appariées.

Enfin on choisira avantageusement des transistors de petite taille ce qui permet d’augmenter la vitesse tout en diminuant la consommation de courant et l’encombrement sur silicium.

Claims (17)

1. REVENDICATIONS

   1. Procédé de commande d’un circuit amplificateur de lecture lors d’une opération de lecture d’une donnée stockée dans un dispositif de mémoire, ledit circuit comprenant un cœur (10) comportant deux bornes d’alimentation (BAI, BA2) et un élément mémoire à deux inverseurs couplés croisés (INV1, IV2), l’opération de lecture comprenant une phase de mesure d’un signal différentiel présent à deux entrées (El, E2) du cœur et issu de deux lignes de bits du dispositif de mémoire, caractérisé en ce qu’il comprend préalablement à la phase de mesure, une phase initiale comportant une déconnexion des nœuds d’alimentation (Sll, S21, S12, S22) de l’élément mémoire des deux bornes d’alimentation (BAI, BA2) de façon à amener l’élément mémoire dans un état d’équilibre, et dans la phase de mesure, une délivrance du signal différentiel à deux (S21, S22) desdits nœuds d’alimentation respectifs des deux inverseurs via deux condensateurs dits de transfert (C5, C6), une rupture de cet état d’équilibre en maintenant les nœuds d’alimentation (Sll, S21, S12, S22) de l’élément mémoire déconnectés des deux bornes d’alimentation.
2. 2. Procédé selon la revendication 1, dans lequel ladite phase initiale comprend avant ladite déconnexion des nœuds d’alimentation (Sll, S21, S12, S22) de l’élément mémoire des deux bornes d’alimentation (BAI, BA2), une étape de charge, via les deux bornes d’alimentation, d’un réseau capacitif (C1-C6) connecté aux nœuds d’alimentation des inverseurs et comportant les deux condensateurs de transfert (C5, C6), et lors de ladite déconnexion des nœuds d’alimentation (Sll, S21, S12, S22) de l’élément mémoire des deux bornes d’alimentation, une connexion des nœuds d’entrée (NE1, NE2) aux nœuds de sortie (NSI, NS2) des inverseurs.
3. 3. Procédé selon la revendication 2, dans lequel les nœuds d’alimentation des inverseurs sont les sources (S21, S22) des transistors NMOS de ces inverseurs et les sources (Sll, S12) des transistors PMOS de ces inverseurs, et dans la phase de mesure, on délivre le signal différentiel aux sources respectives (S21, S22) des transistors NMOS des deux inverseurs.
4. 4. Procédé selon la revendication 3, dans lequel ladite déconnexion des nœuds d’alimentation de l’élément mémoire des deux bornes d’alimentation préalable à la phase de mesure, comprend une déconnexion des sources (S21, S22) des transistors NMOS d’une première borne d’alimentation (BAI) puis une déconnexion des sources (Sll, S12) des transistors PMOS de la deuxième borne d’alimentation (BA2).
5. 5. Procédé selon la revendication 2, 3 ou 4, dans lequel ladite phase de mesure comprend une déconnexion des nœuds d’entrée (NE1, NE2) des nœuds de sortie (NSI, NS2) des inverseurs (INV1, INV2).
6. 6. Procédé selon l’une des revendications précédentes, dans lequel l’opération de lecture comprend postérieurement à la phase de mesure, une phase de verrouillage de la donnée lue dans l’élément de mémoire (INV1, INV2) comportant une reconnexion des nœuds d’alimentation (Sll, S12, S21, S22) de l’élément mémoire aux deux bornes d’alimentation (BAI, BA2).
7. 7. Circuit amplificateur de lecture pour dispositif de mémoire, comprenant un cœur (10) comportant un première et une deuxième entrées (El, E2) destinées à recevoir dans une phase de mesure un signal différentiel issu d’une première et d’une deuxième lignes de bits du dispositif de mémoire, et un élément mémoire à deux inverseurs couplés de façon croisée (INV1, INV2), caractérisé en ce que les deux entrées (El, E2) sont respectivement connectés à deux (S21, S22) des nœuds d’alimentation des inverseurs via deux condensateurs dits de transfert (C5, C6), et en ce qu’il comprend des premiers moyens commandables (11-14) configurés pour rendre temporairement flottant l’élément mémoire (INV1, INV2) pendant une phase initiale précédant la phase de mesure et pendant la phase de mesure.
8. 8. Circuit amplificateur selon la revendication 7, comprenant une première borne d’alimentation (BAI) et une deuxième borne d’alimentation (BA2) destinées à recevoir respectivement une première alimentation basse (GND) et une deuxième alimentation haute (Vdd), et les premiers moyens comportent un premier jeu d’interrupteurs commandables (11-14) configurés pour déconnecter l’ensemble des nœuds d’alimentation (Sll, S12, S21, S22) des inverseurs des deux bornes d’alimentation (BAI, BA2).
9. 9. Circuit amplificateur selon la revendication 8, dans lequel les nœuds d’alimentation des inverseurs sont les sources (S21, S22) des transistors NMOS de ces inverseurs et les sources (Sll, S12) des transistors PMOS de ces inverseurs, et les deux condensateurs de transfert (C5, C6) sont connectés respectivement entre les deux entrées (El, E2) et les sources (S22, S21) des transistors NMOS des deux inverseurs.
10. 10. Circuit amplificateur selon la revendication 8 ou 9, dans lequel le premier jeu d’interrupteurs commandable (11-14) est configuré pour reconnecter l’ensemble des nœuds d’alimentation des inverseurs aux deux bornes d’alimentation (BAI, BA2) postérieurement à la phase de mesure.
11. 11. Circuit amplificateur selon l’une des revendications 8 à 10, dans lequel le premier jeu d’interrupteurs commandables comprend un premier interrupteur (II) connecté entre la première borne d’alimentation (BAI) et la source (S21) du transistor NMOS d’un premier inverseur (INV1), un deuxième interrupteur (12) connecté entre la deuxième borne d’alimentation (BA2) et la source (Sll) du transistor PMOS du premier inverseur (INV1), un troisième interrupteur (13) connecté entre la première borne d’alimentation (BAI) et la source (S22) du transistor NMOS du deuxième inverseur (INV2), un quatrième interrupteur (14) connecté entre la deuxième borne d’alimentation (BA2) et la source (S12) du transistor PMOS du deuxième inverseur (INV2).
12. 12. Circuit amplificateur selon la revendication 11, comprenant en outre une interface de commande destinée à recevoir des signaux de commande configurés pour commander les premier et troisième interrupteurs (II, 13) de façon à déconnecter les sources des transistors NMOS de la première borne d’alimentation (BAI) puis à recevoir des signaux de commande configurés pour commander les deuxième et quatrième interrupteurs (12, 14) de façon à déconnecter les sources des transistors PMOS de la deuxième borne d’alimentation (BA2).
13. 13. Circuit amplificateur selon l’une des revendications 7 à 12, comprenant en outre des deuxièmes moyens commandables (17) configurés pour connecter les nœuds d’entrée (NE1, NE2) des inverseurs aux nœuds de sortie (NSI, NS2) de ces inverseurs pendant ladite phase initiale et pour déconnecter lesdits nœuds d’entrée (NE1, NE2) desdits nœuds de sortie (NSI, NS2) pendant ladite phase de mesure.
14. 14. Circuit amplificateur selon l’une des revendications 7 à 13 prise en combinaison avec la revendication 8, dans lequel le cœur (10) comprend en outre un réseau capacitif (C1-C6) connecté à l’ensemble des nœuds d’alimentation des inverseurs et comportant les deux condensateurs de transfert (C5, C6) et des troisièmes moyens commandables (11-16) configurés pour connecter le réseau capacitif auxdites bornes d’alimentation (BAI, BA2) dans ladite phase initiale préalablement à la déconnexion de l’ensemble des nœuds d’alimentation des inverseurs des deux bornes d’alimentation (BAI, BA2).
15. 15. Circuit amplificateur selon la revendication 14, dans lequel le réseau capacitif comprend un premier condensateur (Cl) connecté entre la première entrée (El) et la première borne d’alimentation (BAI), un deuxième condensateur (C2) connecté entre la deuxième entrée (E2) et la première borne d’alimentation (BAI), un troisième condensateur (C3) connecté entre la première borne d’alimentation (BAI) et la source (Sll) du transistor PMOS du premier inverseur (INV1), un quatrième condensateur (C4) connecté entre la première borne d’alimentation (BAI) et la source (S12) du transistor PMOS du deuxième inverseur (INV2), le premier condensateur de transfert (C5) connecté entre la première entrée (El) et la source (S22) du transistor NMOS du deuxième inverseur (INV2), le deuxième condensateur de transfert (C6) connecté entre la deuxième entrée (E2) et la source (S21) du transistor NMOS du premier inverseur (INV1), et les troisièmes moyens comprennent les interrupteurs (11-14) du premier jeu d’interrupteurs, un cinquième interrupteur (15) connecté entre la première entrée (El) et la deuxième borne d’alimentation (BA2), et un sixième interrupteur (16) connecté entre la deuxième entrée (E2) et la deuxième borne d’alimentation (BA2).
16. 16. Circuit amplificateur selon la revendication 15, dans lequel les cinquième (15) et sixième (16) interrupteurs sont destinés à être ouverts pendant ladite phase de mesure.
17. 17. Dispositif de mémoire, comprenant un plan mémoire, un décodeur lignes, un décodeur colonnes et au moins un circuit amplificateur selon l’une des revendications 7 à 16.