CN107305779A - 用于存储器设备的感测放大器 - Google Patents

Abstract

本发明的实施例涉及用于存储器设备的感测放大器。一种读取放大器电路包括具有第一输入和第二输入的核心，第一和第二输入用于在测量阶段接收来自存储器设备的第一位线和第二位线的差分信号。该电路还包括具有以交叉方式耦合的两个反相器的存储器元件。第一和第二输入分别经由两个转移电容器连接至反相器的两个电源节点。第一可控电路被配置为在测量阶段之前的初始阶段期间以及在测量阶段期间临时地使存储器元件浮置。

Description

用于存储器设备的感测放大器

相关申请的交叉引用

本申请要求2016年4月18日提交的法国专利申请第1653396号的权益，该申请通过引用整体合并于此。

技术领域

本发明的实施方式和实施例涉及存储器电路，在具体实施例中，涉及用于存储器设备的感测放大器。

背景技术

当今广泛使用多种电子设备，诸如例如笔记本计算机、智能电话和平板计算机。这种电子设备通常包含微处理器、在执行软件应用程序期间由微处理器使用的易失性存储器以及用于长期存储应用程序和数据的非易失性存储器。

在读取这些易失性和非易失性存储器设备的存储器单元中的数据的操作期间，读取放大器电路以传统方式用于这些设备中。

在已知的读取放大器电路架构中，尤其在用于非易失性存储器的读取放大器电路架构中，可以引用包括锁存存储器类型的存储器元件的架构，这一类型的存储器元件基于以交叉方式耦合并且用于连接在存储器设备的一对位线之间的两个反相器。

更精确地，每个反相器的输入连接至一条位线，其输出连接至另一位线。

这种读取放大器电路提供快速的信号放大。然而，实际上，难以制造包括完美匹配的晶体管的反相器对。

然而，晶体管特性的不匹配会在复位阶段期间在反相器的输出处产生偏移电压。事实上，这种偏移反映在反相器的输入处。

然而，在尤其不利的情况下，在反相器的输入电平处反映的这种偏移可能被检测为表示二进制数据项的信号并且随后引起读取误差。事实上，读取时的这种数据误差是高度不期望的，因为他们会对电子设备的性能产生不利的影响。

发明内容

本发明的实施方式和实施例涉及存储器电路，在具体实施例中，涉及用于存储器设备的感测放大器。

具体实施例涉及能够补偿电压偏移的读取放大器电路。例如，实施例的读取放大器对电压偏移更不敏感，同时保持具有交叉耦合反相器的读取放大器的快速响应。

因此，根据实施方式和实施例，具体提出了：在测量阶段之前和在测量阶段期间，使临时地浮置读取放大器电路的存储器元件，以达到两个反相器的晶体管均失效的平衡状态，该存储器元件具有以交叉方式耦合的两个反相器；然后补偿电压偏移，之后在存储器元件保持浮置的测量阶段中打破这种平衡，并且位线的信号经由电容器传送至反相器的两个电源节点(例如，NMOS晶体管的源极)。

“浮置”存储器元件尤其是其所有电源节点均与电路的电源端子断开的存储器元件。

根据一个方面，提出了一种在读取存储在存储器设备中的数据项的操作期间控制读取放大器电路的方法。该电路包括核心，核心包括两个电源端子以及具有两个交叉耦合的反相器的存储器元件，读取操作包括对存在于核心的两个输入处并且源于存储器设备的两条位线的差分信号的测量(“感测”)的阶段。

根据该方面的一般特性，该方法在测量阶段之前包括初始阶段，初始阶段包括将存储器元件的电源节点与两个电源端子断开，以将存储器元件带到平衡状态，并且在测量阶段中将差分信号经由两个所谓的转移电容器传送至两个反相器的两个相应的电源节点，并且在保持存储器元件的电源节点与两个电源端子断开的同时打破平衡。

根据一个实施方式，初始阶段包括：在将存储器元件的电源节点与两个电源端子断开之前，经由两个电源端子对电容网络充电的步骤，电容网络连接至反相器的电源节点并且包括两个转移电容器，并且在将存储器元件的电源节点与两个电源端子断开期间，将输入节点连接至反相器的输出节点。

反相器的电源节点是这些反相器的NMOS晶体管的源极以及这些反相器的PMOS晶体管的源极，并且在测量阶段中，差分信号有利地被传送至两个反相器的NMOS晶体管的相应源极。

事实上，通常，差分信号在测量阶段中下降。这样一来，对于提供对差分信号的增加的设置，可以将差分信号传送至两个反相器的PMOS晶体管的相应源极。

根据一个实施方式，在测量阶段之前将存储器元件的电源节点与两个电源端子断开包括：将NMOS晶体管的源极与第一电源端子(其用于接收低电源电压，例如地)断开，然后将PMOS晶体管的源极与第二电源端子(其用于接收高电源电压，例如电源电压)断开。

首先将NMOS晶体管的源极断开然后将PMOS晶体管的源极断开的事实使得可以在稍微远离地的电压处将NMOS晶体管的源极带到平衡状态，从而在测量(“感测”)阶段中给出较大的操纵裕度。

这样一来，完全可以首先断开PMOS晶体管的源极，然后断开NMOS晶体管的源极，或者同时断开NMOS和PMOS晶体管的源极。

根据一个实施方式，测量阶段包括：将输入节点与反相器的输出节点断开，从而使得可以破坏在开始该测量阶段之前达到的平衡。

有利地，读取操作包括在测量阶段之后的锁存存储器元件中的读取数据项的阶段，包括将存储器元件的电源节点重新连接至两个电源端子。

根据另一方面，提出了一种用于存储器设备的读取放大器电路，包括：核心，包括第一输入和第二输入，第一输入和第二输入用于在测量阶段中接收源于存储器设备的第一位线和第二位线的差分信号；以及存储器元件，具有以交叉方式耦合的第一反相器和第二反相器。

根据该方面的一般特性，两个输入分别经由两个所谓的转移电容器连接至反相器的两个电源节点，并且该电路还包括：第一电路，其被配置为在测量阶段之前的初始阶段期间以及在测量阶段期间临时地使存储器元件浮置。

根据一个实施例，该电路包括第一电源端子和第二电源端子，它们用于分别接收第一低电源和第二高电源，并且第一电路包括第一组可控开关，第一组可控开关被配置为将反相器的所有电源节点与两个电源端子断开。

根据一个实施例，反相器的电源节点是这些反相器的NMOS晶体管的源极以及这些反相器的PMOS晶体管的源极，并且两个转移电容器分别连接在两个输入与两个反相器的NMOS晶体管的源极之间。

根据一个实施例，第一组可控开关被配置为：在测量阶段之后，将反相器的所有电源节点重新连接至两个电源端子。

根据一个实施例，第一组可控开关包括四个开关。第一开关连接在第一电源端子与第一反相器的NMOS晶体管的源极之间。第二开关连接在第二电源端子与第一反相器的PMOS晶体管的源极之间。第三开关连接在第一电源端子与第二反相器的NMOS晶体管的源极之间。第四开关连接在第二电源端子与第二反相器的PMOS晶体管的源极之间。

根据一个实施例，放大器电路还包括控制接口，其用于接收被配置为控制第一开关和第三开关以将NMOS晶体管的源极与第一电压端子断开的控制信号，然后接收被配置为控制第二开关和第四开关以将PMOS晶体管的源极与第二电源端子断开的控制信号。

根据一个实施例，放大器电路还包括第二电路，其被配置为在初始阶段期间将反相器的输入节点连接至这些反相器的输出节点，以及在测量阶段期间将输入节点与输出节点断开。

根据一个实施例，核心还包括：电容网络，连接至反相器的所有电源节点并且包括两个转移电容器；以及第三电路，被配置为在将反相器的所有电源节点与两个电源端子断开之前，在初始阶段中将电容网络连接至电源端子。

根据一个实施例，电容网络包括多个电容器。第一电容器连接在第一输入与第一电源端子之间。第二电容器连接在第二输入与第一电源端子之间。第三电容器连接在第一电源端子与第一反相器的PMOS晶体管的源极之间。第四电容器连接在第一电源端子与第二反相器的PMOS晶体管的源极之间。第一转移电容器连接在第一输入与第二反相器的NMOS晶体管的源极之间。第二转移电容器连接在第二输入与第一反相器的NMOS晶体管的源极之间。

第三电路包括第一组开关中的开关。第五开关连接在第一输入与第二电源端子之间。第六开关连接在第二输入与第二电源端子之间。

此外，有利地，第五开关和第六开关用于在测量阶段期间断开。

根据另一方面，提出了一种存储器设备，例如非易失性存储器设备，其包括存储器平面、行解码器、列解码器以及诸如上面限定的至少一个放大器电路。

附图说明

本发明的其他优势和特性将在阅读实施方式和实施例的完全非限制性的详细描述和附图之后变得明显，其中：

图1和图2示意性示出了根据本发明的读取放大器电路的一个实施例，以及

图3至图7示意性示出了根据本发明的一种方法的一个实施方式。

具体实施方式

在图1中，参考标号1表示读取放大器电路，有利地，该读取放大器电路以集成方式在硅上实施。读取放大器电路具有核心10，核心10具有第一差分输入和第二差分输入E1、E2，其分别通过两个开关I8和I9以及具有本身已知的传统结构的两个预充电电路CCH1和CCH2耦合至存储器设备的两条位线BL1和BL2。

严格来说，在通过读取放大器电路1适当地执行的读取操作之前，预充电电路CCH1和CCH2用于对位线BL1和BL2预充电至预充电电压。在该位线预充电阶段期间，开关I90和I100闭合。

存储器设备(例如，非易失性存储器)包括存储器平面以及传统方式的列解码器DECC和行解码器DECL。

在读取操作期间，位线BL1和BL2被同时选择，但是通过解码器DECL选择单个字线。

例如，如果假设试图读取所存储数据项的所选存储单元位于位线BL1和对应字线的交叉处，则第二位线BL2不表示数据项，而是提供电容电荷以平衡读取放大器以及参考电流。

当然，在其他情况下，此时完全可以是，位线BL2连接至包含待读取的数据项的存储单元，并且第一位线BL1用于电容电荷并提供参考电流。

在位线预充电阶段期间，开关I8和I9断开。

另一方面，如下文更详细看出的，在由放大器电路执行的读取操作的特定阶段期间，即测量(“感测”)阶段和锁存阶段，开关I8和I9闭合。

由于耦合至位线BL1的字线被激活，而耦合至位线BL2的字线没有被激活，所以电流I1和I2不同。根据哪个电流更大，信号IL或IR中的一个将比另一个更强烈地下降。

然后，核心10将检测源于位线并存在于输入E1和E2处的信号IL和IR的斜率之间的差。

在更加详细地返回到读取放大器电路1的操作方式之前，现在将在更具体地参考图1和图2的同时来描述其示例性结构。

核心10包括由以交叉方式耦合的两个反相器INV1和INV2形成的存储器元件。更具体地，反相器INV1的输出节点NS1连接至反相器INV2的输入节点NE2，并且反相器INV2的输出节点NS2连接至反相器INV1的输入节点NE1。

如图2所示，反相器INV1包括：PMOS晶体管TP1，其源极S11形成反相器的第一电源节点；以及NMOS晶体管TN1，与PMOS晶体管TP1串联连接。晶体管TN1的源极S21形成用于反相器INV1的另一电源节点S21。

晶体管TP1和TN1的漏极形成输出节点NS1，而这些晶体管的栅极链接到一起形成输入节点NE1。

反相器INV2的结构类似于反相器INV1，并且包括与NMOS晶体管TN2串联连接的PMOS晶体管TP2。晶体管TP2的源极S12形成反相器INV2的电源节点，而晶体管TN2的源极S22形成反相器INV2的另一电源节点。

晶体管TP2和TN2的漏极形成反相器INV2的输出节点NS2，而这些晶体管的栅极链接到一起形成输入节点NE2。

此外，放大器电路的核心包括第一电源端子BA1和第二电源端子BA2。

第一电源端子BA1用于连接至第一低电源电压(例如，地GND)，而第二电源端子BA1用于接收第二高电源电压(例如，电压Vdd)。

此外，核心10包括第一组可控开关，其被配置为将两个反相器INV1和INV2的电源节点与两个电源端子BA1、BA2断开或连接。

更具体地，第一组可控开关包括多个开关。第一开关I1连接在第一电源端子BA1与第一反相器INV1的NMOS晶体管TN1的源极S21之间。第二开关I2连接在第二电源端子BA2与第一反相器的PMOS晶体管TP1的源极S11之间。第三开关I3连接在第一电源端子BA1与第二反相器的NMOS晶体管TN2的源极S22之间。第四开关I4连接在第二电源端子BA2与第二反相器INV2的PMOS晶体管TP2的源极S12之间。

此外，核心10包括第二可控电路，在这种情况下为可控开关I7，其用于将两个反相器的输出节点NS1、NS2和输入节点NE1和NE2连接到一起或断开。

此外，核心10包括电容网络，其连接至(直接或间接地)反相器的电源节点。

更具体地，电容网络包括多个电容器。第一电容器C1连接在第一输入E1与第一电源端子BA1之间。第二电容器C2连接在第二输入E2和第一电源端子BA1之间。第三电容器C3连接在第一电源端子BA1和第一反相器INV1的PMOS晶体管TP1的源极S11之间。第四电容器C4连接在第一电源端子BA1与第二反相器INV2的PMOS晶体管TP2的源极S12之间。第一所谓的转移电容器C5连接在第一输入E1与第二反相器的NMOS晶体管TN2的源极S22之间。第二所谓的转移电容器C6连接在第二输入E2与第一反相器INV1的NMOS晶体管TN1的源极S21之间。

此外，核心还包括第三可控电路，其被配置为在第一种情况下将该电容网络连接至电源端子以及在另一种情况下将该电容网络与电源端子断开。

更具体地，第三可控电路包括第一组开关中的开关I1-I4以及连接在第一输入E1与第二电源端子BA2之间的第五开关I6和连接在第二输入E2与第二电源端子BA2之间的第六开关I6。

上面描述的各个开关例如可以通过在栅极处受控制的MOS晶体管来实施。这些晶体管的栅极形成控制接口，用于接收各种控制信号，使其能够控制这些开关。这些控制信号的逻辑值将定义晶体管的特征(使能或禁用)。

当MOS晶体管被使能时，开关被认为闭合，而当MOS晶体管被禁用时，开关被认为断开。通过例如基于逻辑电路实施的控制电路CC来传送各种控制信号。

现在更具体地参照图3至图7来描述这种读取放大器电路在读取存储在存储器设备中的数据项的操作期间的控制方法。

假设此时位线BL1、BL2已经被预充电。

由放大器电路1执行的读取操作首先包括初始阶段，其中经由两个电源端子BA1和BA2来对电容网络C1-C6充电。

这在图3中示出。

更精确地，在对电容网络充电这一阶段中，开关I8和I9断开，而核心的所有其他开关I1-I7闭合。这里，转移电容器C5和C6执行对DC部件的禁用。

然后，电源节点S11和S12提升到电源电压Vdd，而电源节点S21和S22接地GND。

此外，由于开关I7闭合，所以节点A和B(对应于反相器的输入和输出节点)处的电压等于值VM，其例如等于反相器的输出转变的幅度的一半。

在对电容网络充电的该步骤之后，读取操作的初始阶段包括：将两个反相器的电源节点与两个电源端子BA1和BA2断开。

这里，在两个步骤中执行该断开。

在第一步骤中，如图4所示，NMOS晶体管TN1和TN2的源极S21和S22首先通过断开开关I1和I3而与第一电源端子BA1(地GND)断开。

开关I7保持闭合。

从而，节点S21处的电压从值0上升到值VM-VTN1，其中VTN1表示晶体管TN1的阈值电压。

类似地，源极S22处的电压从值0上升到值VM-VTN2，其中VTN2表示NMOS晶体管TN2的阈值电压。

接下来，在第二步骤中，如图5所示，PMOS晶体管TP1和TP2的源极S11和S12通过断开开关I2和I4而与第二电源端子BA2(电压Vdd)断开。

开关I7仍然保持闭合。

此时，存储器元件INV1、INV2浮置并且将趋于平衡状态。

事实上，源极S11处的电压将从值Vdd下降到值VM+VTP1，其中VTP1表示PMOS晶体管TP1的阈值电压。

类似地，源极S12处的电压将从值Vdd下降到值VM+VTP2，其中VTP2表示PMOS晶体管TP2的阈值电压。

在此期间，源极S21和S22处的电压继续上升，并且在给定时刻，两个反相器的所有晶体管TP1、TP2、TN1、TN2都将被禁用(OFF)。

平衡状态已经利用电压偏移的自动补偿而达到。

现在具体参照图6，其示出了在初始阶段之后的放大器电路的测量(“感测”)的阶段。

在该测量阶段中，开关I8和I9闭合，从而使得可以将输入E1和E2链接至两条位线BL1和BL2。这两个输入E1和E2处的电压IL和IR将以两个不同的速度下降，并且放大器电路将测量信号IL和IR的斜率P(IL)和P(IR)之间的差。电容器C1和C2使得可以避免具有过于陡峭的斜率。

在该测量阶段中，存储器元件INV1、INV2保持浮置(开关I1、I2、I3和I4断开)。

此外，开关I5和I6如开关I7一样断开。开关I7的断开破坏了在初始阶段完成时达到的平衡状态。

源于位线BL1的信号通过转移电容器C5而传送至节点S22。

类似地，源于位线BL2的信号通过转移电容器C6传送至节点S21。在该实例中，假设输入E1处的电压比输入E2处的电压更快速地下降(斜率P(IL)大于P(IR))。

在这种情况下，节点S22处的电压将比节点S21处的电压下降得更迅速。

节点S11和S12处的电压保持基本恒定。

因此，第二反相器INV2的NMOS晶体管TN2将比第一反相器INV1的NMOS晶体管TN1更迅速地被使能。

从而，节点A处的电压将比节点B处的电压更快速地下降。

用于触发(toggle)存储器元件(其在该测量阶段中仍然不被供电)所必需的能量由电容器C3和C4来提供。

在进行到图7所示的锁存所读取的数据项的步骤之前，该测量阶段运行某个时间，通常从1纳秒到2纳秒。

在该锁存阶段中，两个反相器INV1和INV2的电源节点通过闭合开关I1至I4而被重新连接至两个电源端子。

然后，存储器元件被“猛烈地”供电，这确保在测量阶段中执行的测量操作的结果，即节点A处电压的加剧下降和节点B处电压的增加，以达到分别对应于逻辑值0和1的全CMOS电平。

然后，可以基于输出节点NS1或基于输出节点NS2读取所存储数据项的逻辑值。

由此，刚刚描述的放大器电路能够通过在低电源电压Vdd(通常为0.8伏特)处工作来使得动态消耗最小化。由于在测量阶段期间不对存储器元件供电，所以增加了对噪声的免疫力。从而增加了测量精度。降低了对有源元件(MOS晶体管)的失配的敏感性。从电容器的角度而言，电容器本质上呈现更好匹配的特性。

最后，将有利地选择小尺寸的晶体管，从而使得可以增加速度，同时降低电流的消耗和在硅上所要求的空间。

Claims (21)

1.一种操作存储器设备的方法，所述存储器设备包括读取放大器电路，所述读取放大器电路包括核心，所述核心包括第一电源端子和第二电源端子以及具有两个交叉耦合的反相器的存储器元件，所述方法包括：

通过将所述存储器元件的电源节点与所述第一电源端子和所述第二电源端子断开来执行初始阶段，以便使所述存储器元件达到平衡状态；以及

在执行所述初始阶段之后，执行测量阶段以测量差分信号，所述差分信号存在于所述核心的两个输入处并且源于所述存储器设备的两条位线，所述测量阶段包括将所述差分信号经由两个转移电容器传送至所述反相器的两个电源节点并且破坏所述平衡状态，同时保持所述存储器元件的电源节点与所述第一电源端子和所述第二电源端子断开。

2.根据权利要求1所述的方法，其中所述初始阶段包括：

在将所述存储器元件的电源节点与所述第一电源端子和所述第二电源端子断开之前，经由所述第一电源端子和所述第二电源端子对电容网络充电，所述电容网络耦合至所述反相器的电源节点并且包括所述两个转移电容器；以及

将输入节点连接至所述反相器的输出节点，同时将所述存储器元件的电源节点与所述第一电源端子和所述第二电源端子断开。

3.根据权利要求2所述的方法，其中所述反相器的电源节点是所述反相器的NMOS晶体管的源极和所述反相器的PMOS晶体管的源极，并且在所述测量阶段中，所述差分信号被传送至所述反相器的NMOS晶体管的源极。

4.根据权利要求3所述的方法，其中将所述存储器元件的电源节点与所述第一电源端子和所述第二电源端子断开包括：将所述NMOS晶体管的源极与所述第一电源端子断开，然后将所述PMOS晶体管的源极与所述第二电源端子断开。

5.根据权利要求2所述的方法，其中所述测量阶段包括：将所述输入节点与所述反相器的输出节点断开。

6.根据权利要求1所述的方法，还包括：在所述测量阶段之后，通过将所述存储器元件的电源节点重新连接至所述第一电源端子和所述第二电源端子来锁存所述存储器元件中所读取的数据项。

7.一种用于存储器设备的读取放大器电路，包括：

核心，包括第一输入和第二输入，所述第一输入和所述第二输入被配置为在测量阶段中接收源于所述存储器设备的第一位线和第二位线的差分信号；以及

存储器元件，具有以交叉方式耦合的第一反相器和第二反相器，所述第一输入和所述第二输入分别经由第一转移电容器和第二转移电容器连接至所述第一反相器和所述第二反相器的两个电源节点，所述存储器元件还包括第一可控电路，所述第一可控电路被配置为在所述测量阶段之前的初始阶段期间以及在所述测量阶段期间临时地使所述存储器元件浮置。

8.根据权利要求7所述的读取放大器电路，包括第一电源端子和第二电源端子，被配置为分别接收第一低电源和第二高电源，其中所述第一可控电路包括第一组可控开关，所述第一组可控开关被配置为将所述第一反相器和所述第二反相器的所有电源节点与所述第一电源端子和所述第二电源端子断开。

9.根据权利要求8所述的读取放大器电路，其中所述第一反相器和所述第二反相器的电源节点是所述第一反相器和所述第二反相器的NMOS晶体管的源极以及所述第一反相器和所述第二反相器的PMOS晶体管的源极，并且其中所述第一转移电容器和所述第二转移电容器分别耦合在所述第一输入和所述第二输入与所述第一反相器和所述第二反相器的NMOS晶体管的源极之间。

10.根据权利要求9所述的读取放大器电路，其中所述第一组可控开关被配置为：在所述测量阶段之后，将所述第一反相器和所述第二反相器的所有电源节点重新连接至所述第一电源端子和所述第二电源端子。

11.根据权利要求9所述的读取放大器电路，其中所述第一组可控开关包括：

第一开关，耦合在所述第一电源端子与所述第一反相器的NMOS晶体管的源极之间；

第二开关，耦合在所述第二电源端子与所述第一反相器的PMOS晶体管的源极之间；

第三开关，耦合在所述第一电源端子与所述第二反相器的NMOS晶体管的源极之间；以及

第四开关，耦合在所述第二电源端子与所述第二反相器的PMOS晶体管的源极之间。

12.根据权利要求11所述的读取放大器电路，还包括控制接口，其被配置为接收被配置为控制所述第一开关和所述第三开关以将所述NMOS晶体管的源极与所述第一电源端子断开的控制信号，并且被配置为然后接收被配置为控制所述第二开关和所述第四开关以将所述PMOS晶体管的源极与所述第二电源端子断开的控制信号。

13.根据权利要求9所述的读取放大器电路，其中所述核心还包括：

电容网络，耦合至所述第一反相器和所述第二反相器的所有电源节点并且包括所述第一转移电容器和所述第二转移电容器；以及

第三可控电路，被配置为在将所述第一反相器和所述第二反相器的所有电源节点与所述第一电源端子和所述第二电源端子断开之前，在所述初始阶段中将所述电容网络连接至所述第一电源端子和所述第二电源端子。

14.根据权利要求13所述的读取放大器电路，其中所述电容网络包括：

第一电容器，耦合在所述第一输入与所述第一电源端子之间；

第二电容器，耦合在所述第二输入与所述第一电源端子之间；

第三电容器，耦合在所述第一电源端子与所述第一反相器的PMOS晶体管的源极之间；

第四电容器，耦合在所述第一电源端子与所述第二反相器的PMOS晶体管的源极之间；

所述第一转移电容器，耦合在所述第一输入与所述第二反相器的NMOS晶体管的源极之间；以及

第二转移电容器，耦合在所述第二输入与所述第一反相器的NMOS晶体管的源极之间。

15.根据权利要求14所述的读取放大器电路，其中所述第三可控电路还包括：

第五开关，耦合在所述第一输入与所述第二电源端子之间；以及

第六开关，耦合在所述第二输入与所述第二电源端子之间。

16.根据权利要求15所述的读取放大器电路，其中所述第五开关和所述第六开关被配置为在所述测量阶段期间断开。

17.根据权利要求7所述的读取放大器电路，还包括：第二可控电路，被配置为在所述初始阶段期间，将所述第一反相器和所述第二反相器的输入节点连接至所述第一反相器和所述第二反相器的输出节点，以及在所述测量阶段期间，将所述输入节点与所述输出节点断开。

18.一种存储器设备，包括存储器平面、行解码器、列解码器以及根据权利要求7所述的读取放大器电路。

19.一种存储器设备，包括：

第一位线；

第二位线；

第一放大器输入，耦合至所述第一位线；

第二放大器输入，耦合至所述第二位线；

第一电源节点；

第二电源节点；

第一反相器，包括串联耦合在所述第一电源节点和所述第二电源节点之间的第一NMOS晶体管和第一PMOS晶体管，其中所述第一NMOS晶体管的源极耦合至所述第一电源节点，并且所述第一PMOS晶体管的源极耦合至所述第二电源节点，并且其中所述第一NMOS晶体管的漏极耦合至所述第一PMOS晶体管的漏极；

第二反相器，包括串联耦合在所述第一电源节点和所述第二电源节点之间的第二NMOS晶体管和第二PMOS晶体管，其中所述第二NMOS晶体管的源极耦合至所述第一电源节点，并且所述第二PMOS晶体管的源极耦合至所述第二电源节点，并且其中所述第二NMOS晶体管的漏极耦合至所述第二PMOS晶体管的漏极；

第一开关，耦合在所述第一电源节点与所述第一NMOS晶体管的源极之间；

第二开关，耦合在所述第二电源节点与所述第一PMOS晶体管的源极之间；

第三开关，耦合在所述第一电源节点与所述第二NMOS晶体管的源极之间；

第四开关，耦合在所述第二电源节点与所述第二PMOS晶体管的源极之间；

第一转移电容器，耦合在所述第一放大器输入与所述第一NMOS晶体管的源极之间；以及

第二转移电容器，耦合在所述第二放大器输入与所述第二NMOS晶体管的源极之间。

20.根据权利要求19所述的存储器设备，还包括：

第一电容器，耦合在所述第一放大器输入与所述第一电源节点之间；

第二电容器，耦合在所述第二放大器输入与所述第一电源节点之间；

第三电容器，耦合在所述第一电源节点与所述第一PMOS晶体管的源极之间；以及

第四电容器，耦合在所述第一电源节点与所述第二PMOS晶体管的源极之间。

21.根据权利要求20所述的存储器设备，还包括：

第五开关，耦合在所述第一放大器输入与所述第二电源节点之间；以及

第六开关，耦合在所述第二放大器输入与所述第二电源节点之间。