JP3483634B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3483634B2 JP3483634B2 JP28344094A JP28344094A JP3483634B2 JP 3483634 B2 JP3483634 B2 JP 3483634B2 JP 28344094 A JP28344094 A JP 28344094A JP 28344094 A JP28344094 A JP 28344094A JP 3483634 B2 JP3483634 B2 JP 3483634B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
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Description
【０００１】
【産業上の利用分野】本発明は、微小差電圧信号を高速
に感知・増幅する半導体集積回路に関し、詳しくは、ど
のような微小差電圧信号であっても誤動作することな
く、高速に感知・増幅することができる電流検出型セン
スアンプに関する。
に感知・増幅する半導体集積回路に関し、詳しくは、ど
のような微小差電圧信号であっても誤動作することな
く、高速に感知・増幅することができる電流検出型セン
スアンプに関する。
【０００２】
【従来の技術】微小差電圧信号を高速に感知・増幅する
半導体集積回路として、従来より様々な形式のセンスア
ンプが用いられている。特に、ＤＲＡＭ、ＳＲＡＭ、Ｃ
ＡＭ（内容アドレス式メモリ）などのメモリに用いられ
るセンスアンプとしては、高速動作や高感度であること
が要求されるため、一般的に相補信号を用いる差動形セ
ンスアンプ等がある。差動形センスアンプには同期型と
非同期型とがあり、同期型の差動形センスアンプの代表
的なものにはラッチ型センスアンプ、非同期型の差動形
センスアンプの代表的なものにはカレントミラー型セン
スアンプがある。次に、図示例を用いて、これらの差動
型センスアンプについて説明する。
半導体集積回路として、従来より様々な形式のセンスア
ンプが用いられている。特に、ＤＲＡＭ、ＳＲＡＭ、Ｃ
ＡＭ（内容アドレス式メモリ）などのメモリに用いられ
るセンスアンプとしては、高速動作や高感度であること
が要求されるため、一般的に相補信号を用いる差動形セ
ンスアンプ等がある。差動形センスアンプには同期型と
非同期型とがあり、同期型の差動形センスアンプの代表
的なものにはラッチ型センスアンプ、非同期型の差動形
センスアンプの代表的なものにはカレントミラー型セン
スアンプがある。次に、図示例を用いて、これらの差動
型センスアンプについて説明する。
【０００３】図５はラッチ型センスアンプの一例の構成
回路図である。このラッチ型センスアンプ５０は、Ｐ型
ＭＯＳトランジスタ（以下、ＰＭＯＳと記述する）５２
ａ，５２ｂと、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓと記述する）５４ａ，５４ｂとを有し、ＰＭＯＳ５２
ａおよびＮＭＯＳ５４ａと、ＰＭＯＳ５２ｂおよびＮＭ
ＯＳ５４ｂとはともにＣＭＯＳインバータを構成する。
これらのインバータの入力端および出力端は互いにクロ
スカップル接続、即ち、ＰＭＯＳ５２ｂおよびＮＭＯＳ
５４ｂのゲート端とＰＭＯＳ５２ａおよびＮＭＯＳ５４
ａのドレイン端は、互いに短絡されてデータ線に接続さ
れ、同様に、ＰＭＯＳ５２ａとＮＭＯＳ５４ａのゲート
端およびＰＭＯＳ５２ｂとＮＭＯＳ５４ｂのドレイン端
は、互いに短絡されて反転データ線に接続されている。
また、ＰＭＯＳ５２ａ，５２ｂのソース端はともにセン
ス線に接続され、ＮＭＯＳ５４ａ，５４ｂのソース端は
ともに反転センス線に接続されている。
回路図である。このラッチ型センスアンプ５０は、Ｐ型
ＭＯＳトランジスタ（以下、ＰＭＯＳと記述する）５２
ａ，５２ｂと、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓと記述する）５４ａ，５４ｂとを有し、ＰＭＯＳ５２
ａおよびＮＭＯＳ５４ａと、ＰＭＯＳ５２ｂおよびＮＭ
ＯＳ５４ｂとはともにＣＭＯＳインバータを構成する。
これらのインバータの入力端および出力端は互いにクロ
スカップル接続、即ち、ＰＭＯＳ５２ｂおよびＮＭＯＳ
５４ｂのゲート端とＰＭＯＳ５２ａおよびＮＭＯＳ５４
ａのドレイン端は、互いに短絡されてデータ線に接続さ
れ、同様に、ＰＭＯＳ５２ａとＮＭＯＳ５４ａのゲート
端およびＰＭＯＳ５２ｂとＮＭＯＳ５４ｂのドレイン端
は、互いに短絡されて反転データ線に接続されている。
また、ＰＭＯＳ５２ａ，５２ｂのソース端はともにセン
ス線に接続され、ＮＭＯＳ５４ａ，５４ｂのソース端は
ともに反転センス線に接続されている。
【０００４】次に、このラッチ型センスアンプ５０を用
いてデータを読み出す際の動作を説明する。まず、セン
ス線、反転センス線をハイレベルにした後、データ線お
よび反転データ線をともに同電位、例えば電源電位にプ
リチャージしてフローティングハイ状態にする。この状
態ではＰＭＯＳ５２ａ，５２ｂおよびＮＭＯＳ５４ａ，
５４ｂはいずれもオフ状態である。続いて、所定メモリ
セルから相補データ信号、即ち、データ信号および反転
データ信号を、それぞれデータ線および反転データ線に
読み出す。この時、データ線および反転データ線は、デ
ータ信号および反転データ信号に応じてそれぞれ電位が
変化し、例えばデータ信号および反転データ信号とし
て、それぞれハイレベルおよびロウレベルが読み出され
たとすると、反転データ線の電位はデータ線の電位より
も低下する。続いて、反転センス線を徐々にロウレベル
にしていくと、ＮＭＯＳ５４ｂのゲート端（データ線）
およびソース端（反転センス線）間の電位差がしきい値
を上回った時、ＮＭＯＳ５４ｂはオン状態となり、その
ドレイン端、即ち、ＰＭＯＳ５２ａのゲート端はロウレ
ベルとなる。一方、ＮＭＯＳ５４ａのゲート端およびソ
ース端間の電位差は、ゲート端（反転データ線）の電位
がＮＭＯＳ５４ｂのゲート端の電位と比較して低下して
いるため、ＮＭＯＳ５４ｂがオン状態となる反転センス
線の電位ではオフ状態であり、そのドレイン端、即ち、
ＰＭＯＳ５２ｂのゲート端はハイレベルとなる。最後
に、反転センス線の電位を接地電位にすることにより、
ＰＭＯＳ５２ａ，５２ｂのゲート端はそれぞれロウレベ
ルおよびハイレベルであり、それぞれオン状態およびオ
フ状態となるため、所定メモリセルから読み出された微
小差電圧信号であるデータ信号および反転データ信号
を、それぞれ電源電位および接地電位に増幅してラッチ
し、それぞれデータ線および反転データ線に出力するこ
とができる。
いてデータを読み出す際の動作を説明する。まず、セン
ス線、反転センス線をハイレベルにした後、データ線お
よび反転データ線をともに同電位、例えば電源電位にプ
リチャージしてフローティングハイ状態にする。この状
態ではＰＭＯＳ５２ａ，５２ｂおよびＮＭＯＳ５４ａ，
５４ｂはいずれもオフ状態である。続いて、所定メモリ
セルから相補データ信号、即ち、データ信号および反転
データ信号を、それぞれデータ線および反転データ線に
読み出す。この時、データ線および反転データ線は、デ
ータ信号および反転データ信号に応じてそれぞれ電位が
変化し、例えばデータ信号および反転データ信号とし
て、それぞれハイレベルおよびロウレベルが読み出され
たとすると、反転データ線の電位はデータ線の電位より
も低下する。続いて、反転センス線を徐々にロウレベル
にしていくと、ＮＭＯＳ５４ｂのゲート端（データ線）
およびソース端（反転センス線）間の電位差がしきい値
を上回った時、ＮＭＯＳ５４ｂはオン状態となり、その
ドレイン端、即ち、ＰＭＯＳ５２ａのゲート端はロウレ
ベルとなる。一方、ＮＭＯＳ５４ａのゲート端およびソ
ース端間の電位差は、ゲート端（反転データ線）の電位
がＮＭＯＳ５４ｂのゲート端の電位と比較して低下して
いるため、ＮＭＯＳ５４ｂがオン状態となる反転センス
線の電位ではオフ状態であり、そのドレイン端、即ち、
ＰＭＯＳ５２ｂのゲート端はハイレベルとなる。最後
に、反転センス線の電位を接地電位にすることにより、
ＰＭＯＳ５２ａ，５２ｂのゲート端はそれぞれロウレベ
ルおよびハイレベルであり、それぞれオン状態およびオ
フ状態となるため、所定メモリセルから読み出された微
小差電圧信号であるデータ信号および反転データ信号
を、それぞれ電源電位および接地電位に増幅してラッチ
し、それぞれデータ線および反転データ線に出力するこ
とができる。
【０００５】上述するデータ線および反転データ線は複
数のワードメモリの同一ビットに共通に接続されている
ため、メモリセルから読み出されるデータ信号および反
転データ信号、即ち、微小差電圧信号を出力するドライ
ブ能力の小さい素子では、データ線および反転データ線
の電位を瞬時に変化させることはできない。従って、ラ
ッチ型センスアンプ５０は、データ線および反転データ
線の間に充分な電位差がついてから動作を開始させなけ
れば誤動作、即ち、間違ったデータをラッチしてしまう
恐れがあるため、データ信号および反転データ信号を読
み出してからセンスアンプを動作させるまでに時間的な
余裕を設ける必要がある。
数のワードメモリの同一ビットに共通に接続されている
ため、メモリセルから読み出されるデータ信号および反
転データ信号、即ち、微小差電圧信号を出力するドライ
ブ能力の小さい素子では、データ線および反転データ線
の電位を瞬時に変化させることはできない。従って、ラ
ッチ型センスアンプ５０は、データ線および反転データ
線の間に充分な電位差がついてから動作を開始させなけ
れば誤動作、即ち、間違ったデータをラッチしてしまう
恐れがあるため、データ信号および反転データ信号を読
み出してからセンスアンプを動作させるまでに時間的な
余裕を設ける必要がある。
【０００６】また、図６はカレントミラー型センスアン
プの一例の構成回路図である。このカレントミラー型セ
ンスアンプ６０は、カレントミラー形負荷であるＰＭＯ
Ｓ６２ａ，６２ｂと、微小差電圧信号の入力用のＮＭＯ
Ｓ６４ａ，６４ｂと、定電流源となるＮＭＯＳ６６とを
有する。ここで、ＰＭＯＳ６２ａ，６２ｂのソース端は
ともに電源電位に接続され、そのゲート端は互いに短絡
されてＰＭＯＳ６２ａのドレイン端に接続され、データ
出力線がＰＭＯＳ６２ｂのドレイン端に接続されてい
る。また、ＮＭＯＳ６４ａ，６４ｂのゲート端にはそれ
ぞれデータ線および反転データ線が入力され、そのドレ
イン端はそれぞれＰＭＯＳ６２ａ，６２ｂのドレイン端
に接続され、そのソース端は互いに短絡されてＮＭＯＳ
６６のドレイン端に接続されている。また、ＮＭＯＳ６
６のゲート端はセンス線が接続され、そのソース端は接
地電位に接続されている。
プの一例の構成回路図である。このカレントミラー型セ
ンスアンプ６０は、カレントミラー形負荷であるＰＭＯ
Ｓ６２ａ，６２ｂと、微小差電圧信号の入力用のＮＭＯ
Ｓ６４ａ，６４ｂと、定電流源となるＮＭＯＳ６６とを
有する。ここで、ＰＭＯＳ６２ａ，６２ｂのソース端は
ともに電源電位に接続され、そのゲート端は互いに短絡
されてＰＭＯＳ６２ａのドレイン端に接続され、データ
出力線がＰＭＯＳ６２ｂのドレイン端に接続されてい
る。また、ＮＭＯＳ６４ａ，６４ｂのゲート端にはそれ
ぞれデータ線および反転データ線が入力され、そのドレ
イン端はそれぞれＰＭＯＳ６２ａ，６２ｂのドレイン端
に接続され、そのソース端は互いに短絡されてＮＭＯＳ
６６のドレイン端に接続されている。また、ＮＭＯＳ６
６のゲート端はセンス線が接続され、そのソース端は接
地電位に接続されている。
【０００７】カレントミラー型センスアンプ６０は、負
荷となるＰＭＯＳ６２ａ，６２ｂのゲート端に同じバイ
アス電圧を印加することにより、これらのドレイン電流
が等しくされている。また、センス線は常にハイレベル
で、ＮＭＯＳ６６が常にオン状態である。また、データ
線および反転データ線のプリチャージレベルは、センス
アンプの利得の点から電源電位よりも多少低いハイレベ
ルにあり、データ線および反転データ線の微小電圧差に
より高速に増幅されたデータが非同期にデータ出力線に
出力される。なお、図６に示すカレントミラー型センス
アンプ６０では、出力の論理レベルが電源電位〜接地電
位にはならないため、通常多段で構成したり、レベルシ
フター等を用いる。また、通常図６に示すカレントミラ
ー型センスアンプ６０をペアで用い、他方のセンスアン
プのデータ線および反転データ線を入れ換えて、反転デ
ータ出力線を得るよう構成するのが一般的である。
荷となるＰＭＯＳ６２ａ，６２ｂのゲート端に同じバイ
アス電圧を印加することにより、これらのドレイン電流
が等しくされている。また、センス線は常にハイレベル
で、ＮＭＯＳ６６が常にオン状態である。また、データ
線および反転データ線のプリチャージレベルは、センス
アンプの利得の点から電源電位よりも多少低いハイレベ
ルにあり、データ線および反転データ線の微小電圧差に
より高速に増幅されたデータが非同期にデータ出力線に
出力される。なお、図６に示すカレントミラー型センス
アンプ６０では、出力の論理レベルが電源電位〜接地電
位にはならないため、通常多段で構成したり、レベルシ
フター等を用いる。また、通常図６に示すカレントミラ
ー型センスアンプ６０をペアで用い、他方のセンスアン
プのデータ線および反転データ線を入れ換えて、反転デ
ータ出力線を得るよう構成するのが一般的である。
【０００８】次に、このカレントミラー型センスアンプ
６０を用いてデータ信号を読み出す際の動作を説明す
る。まず、反転データ線の電位がデータ線の電位（プリ
チャージレベル）より下がり始めると、ＮＭＯＳ６４ｂ
の電流駆動能力ｇm （ドレイン電流としても良い）がゲ
ート電圧の低下により減少し、データ出力線の電位が上
昇するとともに、ＮＭＯＳ６６のドレイン端の電位が低
下する。データ線の電位は変化しないが、ＮＭＯＳ６４
ａのゲート・ソース間電圧ＶGSが増えるため、そのドレ
イン電流が増加し、そのドレイン端の電位が降下する。
このため、ＰＭＯＳ６２ｂの電流駆動能力ｇm が上昇
し、さらに増幅が加速され、急速にデータ出力線の電位
を上昇させる。同様に、データ線の電位が反転データ線
の電位（プリチャージレベル）より下がり始めると、Ｎ
ＭＯＳ６４ａの電流駆動能力ｇm が減少し、ＮＭＯＳ６
４ａのドレイン端の電位が上昇するため、ＰＭＯＳ６２
ｂの電流駆動能力ｇm が低下する。また、ＮＭＯＳ６６
のドレイン端の電位が低下することにより、ＮＭＯＳ６
４ｂのゲート・ソース間電圧ＶGSが増加し、そのドレイ
ン電流が増える。データ出力線の電位は、ＰＭＯＳ６２
ｂ，ＮＭＯＳ６４ｂ，ＮＭＯＳ６６を流れる電流（各ト
ランジスタの電流駆動能力ｇm の比あるいは抵抗比）に
より決まるため、その電位は低下する。さらに、データ
線の電位が下がると、増幅が加速される。
６０を用いてデータ信号を読み出す際の動作を説明す
る。まず、反転データ線の電位がデータ線の電位（プリ
チャージレベル）より下がり始めると、ＮＭＯＳ６４ｂ
の電流駆動能力ｇm （ドレイン電流としても良い）がゲ
ート電圧の低下により減少し、データ出力線の電位が上
昇するとともに、ＮＭＯＳ６６のドレイン端の電位が低
下する。データ線の電位は変化しないが、ＮＭＯＳ６４
ａのゲート・ソース間電圧ＶGSが増えるため、そのドレ
イン電流が増加し、そのドレイン端の電位が降下する。
このため、ＰＭＯＳ６２ｂの電流駆動能力ｇm が上昇
し、さらに増幅が加速され、急速にデータ出力線の電位
を上昇させる。同様に、データ線の電位が反転データ線
の電位（プリチャージレベル）より下がり始めると、Ｎ
ＭＯＳ６４ａの電流駆動能力ｇm が減少し、ＮＭＯＳ６
４ａのドレイン端の電位が上昇するため、ＰＭＯＳ６２
ｂの電流駆動能力ｇm が低下する。また、ＮＭＯＳ６６
のドレイン端の電位が低下することにより、ＮＭＯＳ６
４ｂのゲート・ソース間電圧ＶGSが増加し、そのドレイ
ン電流が増える。データ出力線の電位は、ＰＭＯＳ６２
ｂ，ＮＭＯＳ６４ｂ，ＮＭＯＳ６６を流れる電流（各ト
ランジスタの電流駆動能力ｇm の比あるいは抵抗比）に
より決まるため、その電位は低下する。さらに、データ
線の電位が下がると、増幅が加速される。
【０００９】このカラントミラー型センスアンプ６０
は、上述するラッチ型センスアンプ５０とは異なり、セ
ンスアンプへの入力信号、即ち、データ信号および反転
データ信号がラッチされないので、誤動作する心配はな
い。しかし、入力信号の振幅が小さくても、定電流源で
あるＮＭＯＳ６６の電流値により高速動作が可能である
という利点がある反面、上述するように常時電流が流
れ、消費電流が大きくなるため、多数ビットが同時に読
み出されると消費電力が増大し、好ましくないという問
題点がある。
は、上述するラッチ型センスアンプ５０とは異なり、セ
ンスアンプへの入力信号、即ち、データ信号および反転
データ信号がラッチされないので、誤動作する心配はな
い。しかし、入力信号の振幅が小さくても、定電流源で
あるＮＭＯＳ６６の電流値により高速動作が可能である
という利点がある反面、上述するように常時電流が流
れ、消費電流が大きくなるため、多数ビットが同時に読
み出されると消費電力が増大し、好ましくないという問
題点がある。
【００１０】上述するラッチ型センスアンプ５０やカレ
ントミラー型センスアンプ６０の欠点を解消するため
に、例えば特開平５−２４２６８６号公報に開示された
電流検出型センスアンプがある。
ントミラー型センスアンプ６０の欠点を解消するため
に、例えば特開平５−２４２６８６号公報に開示された
電流検出型センスアンプがある。
【００１１】図７は、同公報に開示された電流検出型セ
ンスアンプの一例の構成回路図である。この電流検出型
センスアンプ７０は、ＰＭＯＳ２０ａ，２０ｂおよびＮ
ＭＯＳ２２ａ，２２ｂを有する電流駆動型ラッチ回路１
２と、ＮＭＯＳ２４ａ，２４ｂ，２４ｃを有する電流駆
動回路１４とを備えている。ここで、電流駆動型ラッチ
回路１２を構成するＰＭＯＳ２０ａおよびＮＭＯＳ２２
ａとＰＭＯＳ２０ｂおよびＮＭＯＳ２２ｂとはともにＣ
ＭＯＳインバータを構成し、インバータの入力端および
出力端は互いにクロスカップル接続、即ち、ＰＭＯＳ２
０ａおよびＮＭＯＳ２２ａのゲート端とＰＭＯＳ２０ｂ
およびＮＭＯＳ２２ｂのドレイン端は、互いに短絡され
てデータ出力線に接続され、同様に、ＰＭＯＳ２０ｂお
よびＮＭＯＳ２２ｂのゲート端とＰＭＯＳ２０ａおよび
ＮＭＯＳ２２ａのドレイン端は、互いに短絡されて反転
データ出力線に接続されている。また、ＰＭＯＳ２０
ａ，２０ｂのソース端は短絡されて電源電位に接続され
ている。また、電流駆動回路１４のＮＭＯＳ２４ａ，２
４ｂのゲート端はそれぞれデータ線および反転データ線
に接続され、そのドレイン端はそれぞれ電流駆動型ラッ
チ回路１２のＮＭＯＳ２２ａ，２２ｂのソース端に接続
され、そのソース端は互いに短絡されてＮＭＯＳ２４ｃ
のドレイン端に接続されている。また、ＮＭＯＳ２４ｃ
のゲート端はセンス線に接続され、そのソース端は接地
電位に接続されている。なお、ＮＭＯＳ２２ａ，２２ｂ
のドレイン端をそれぞれ接点ＡおよびＢとし、そのソー
ス端をそれぞれ接点ａおよびｂとし、ＮＭＯＳ２４ｃの
ドレイン端を接点ｃとして、以下の説明を行う。
ンスアンプの一例の構成回路図である。この電流検出型
センスアンプ７０は、ＰＭＯＳ２０ａ，２０ｂおよびＮ
ＭＯＳ２２ａ，２２ｂを有する電流駆動型ラッチ回路１
２と、ＮＭＯＳ２４ａ，２４ｂ，２４ｃを有する電流駆
動回路１４とを備えている。ここで、電流駆動型ラッチ
回路１２を構成するＰＭＯＳ２０ａおよびＮＭＯＳ２２
ａとＰＭＯＳ２０ｂおよびＮＭＯＳ２２ｂとはともにＣ
ＭＯＳインバータを構成し、インバータの入力端および
出力端は互いにクロスカップル接続、即ち、ＰＭＯＳ２
０ａおよびＮＭＯＳ２２ａのゲート端とＰＭＯＳ２０ｂ
およびＮＭＯＳ２２ｂのドレイン端は、互いに短絡され
てデータ出力線に接続され、同様に、ＰＭＯＳ２０ｂお
よびＮＭＯＳ２２ｂのゲート端とＰＭＯＳ２０ａおよび
ＮＭＯＳ２２ａのドレイン端は、互いに短絡されて反転
データ出力線に接続されている。また、ＰＭＯＳ２０
ａ，２０ｂのソース端は短絡されて電源電位に接続され
ている。また、電流駆動回路１４のＮＭＯＳ２４ａ，２
４ｂのゲート端はそれぞれデータ線および反転データ線
に接続され、そのドレイン端はそれぞれ電流駆動型ラッ
チ回路１２のＮＭＯＳ２２ａ，２２ｂのソース端に接続
され、そのソース端は互いに短絡されてＮＭＯＳ２４ｃ
のドレイン端に接続されている。また、ＮＭＯＳ２４ｃ
のゲート端はセンス線に接続され、そのソース端は接地
電位に接続されている。なお、ＮＭＯＳ２２ａ，２２ｂ
のドレイン端をそれぞれ接点ＡおよびＢとし、そのソー
ス端をそれぞれ接点ａおよびｂとし、ＮＭＯＳ２４ｃの
ドレイン端を接点ｃとして、以下の説明を行う。
【００１２】次に、図８に示すグラフを用いて、この電
流検出型センスアンプ７０を用いてデータ信号を読み出
す際の動作を説明する。なお、図８においては、説明を
容易にするために、センスアンプ動作開始点における接
点ａおよびｂ間の電位差ΔＶ（＝Ｖb −Ｖa ）が実際よ
りも大きく示されている。まず、センス線をロウレベル
とした後、データ線および反転データ線をともに同電
位、例えば接地電位にディスチャージしてフローティン
グロウ状態とし、接点ＡおよびＢと接点ａおよびｂをと
もに電源電位にプリチャージしてフローティングハイ状
態にする。この状態ではＰＭＯＳ２０ａ，２０ｂ、ＮＭ
ＯＳ２２ａ，２２ｂおよびＮＭＯＳ２４ａ，２４ｂ，２
４ｃはいずれもオフ状態である。続いて、所定メモリセ
ルからデータ信号および反転データ信号を、それぞれデ
ータ線および反転データ線に読み出す。この時、データ
線および反転データ線は、データ信号および反転データ
信号に応じてそれぞれ電位が変化する。続いて、センス
線をハイレベルにするとＮＭＯＳ２４ｃがオン状態とな
り、ＮＭＯＳ２４ａ，２４ｂにはそれぞれデータ線およ
び反転データ線の電位に応じたドレイン電流が流れ、そ
れぞれのドレイン端（接点ａおよびｂ）の電位が引き抜
かれる。例えば、データ信号および反転データ信号とし
て、それぞれハイレベルおよびロウレベルが読み出され
たとすると、ＮＭＯＳ２４ｂよりもＮＭＯＳ２４ａのド
レイン端の電位が早く降下し、ＮＭＯＳ２２ａのゲート
端（接点Ｂ）およびソース端（接点ａ）間の電位差がし
きい値を上回った時、ＮＭＯＳ２２ａはオン状態となる
ため、反転データ出力線（接点Ａ）の電位はロウレベル
となる。また、接点Ａがロウレベルになると、ＮＭＯＳ
２２ｂはオフ状態となるため、データ出力線（接点Ｂ）
の電位はハイレベルを維持する。このように、所定メモ
リセルから読み出された微小差電圧信号であるデータ信
号および反転データ信号を、それぞれ電源電位および接
地電位に増幅してラッチし、それぞれデータ出力線およ
び反転データ出力線に出力することができる。
流検出型センスアンプ７０を用いてデータ信号を読み出
す際の動作を説明する。なお、図８においては、説明を
容易にするために、センスアンプ動作開始点における接
点ａおよびｂ間の電位差ΔＶ（＝Ｖb −Ｖa ）が実際よ
りも大きく示されている。まず、センス線をロウレベル
とした後、データ線および反転データ線をともに同電
位、例えば接地電位にディスチャージしてフローティン
グロウ状態とし、接点ＡおよびＢと接点ａおよびｂをと
もに電源電位にプリチャージしてフローティングハイ状
態にする。この状態ではＰＭＯＳ２０ａ，２０ｂ、ＮＭ
ＯＳ２２ａ，２２ｂおよびＮＭＯＳ２４ａ，２４ｂ，２
４ｃはいずれもオフ状態である。続いて、所定メモリセ
ルからデータ信号および反転データ信号を、それぞれデ
ータ線および反転データ線に読み出す。この時、データ
線および反転データ線は、データ信号および反転データ
信号に応じてそれぞれ電位が変化する。続いて、センス
線をハイレベルにするとＮＭＯＳ２４ｃがオン状態とな
り、ＮＭＯＳ２４ａ，２４ｂにはそれぞれデータ線およ
び反転データ線の電位に応じたドレイン電流が流れ、そ
れぞれのドレイン端（接点ａおよびｂ）の電位が引き抜
かれる。例えば、データ信号および反転データ信号とし
て、それぞれハイレベルおよびロウレベルが読み出され
たとすると、ＮＭＯＳ２４ｂよりもＮＭＯＳ２４ａのド
レイン端の電位が早く降下し、ＮＭＯＳ２２ａのゲート
端（接点Ｂ）およびソース端（接点ａ）間の電位差がし
きい値を上回った時、ＮＭＯＳ２２ａはオン状態となる
ため、反転データ出力線（接点Ａ）の電位はロウレベル
となる。また、接点Ａがロウレベルになると、ＮＭＯＳ
２２ｂはオフ状態となるため、データ出力線（接点Ｂ）
の電位はハイレベルを維持する。このように、所定メモ
リセルから読み出された微小差電圧信号であるデータ信
号および反転データ信号を、それぞれ電源電位および接
地電位に増幅してラッチし、それぞれデータ出力線およ
び反転データ出力線に出力することができる。
【００１３】この電流検出型センスアンプ７０は、微小
差電圧信号の高速感知、増幅および消費電力等の点にお
いて、上述するラッチ型センスアンプ５０やカレントミ
ラー型センスアンプ６０よりも優れている。しかしなが
ら、ＮＭＯＳ２２ａのゲート端およびソース端間の電位
差と、ＮＭＯＳ２２ｂのゲート端およびソース端間の電
位差との差、即ち、電流駆動型ラッチ回路１２の動作余
裕は、図８のグラフに示すように、接点ａおよびｂ間の
微小差電圧ΔＶだけで決定されているため、また、ラッ
チ型センスアンプ５０の場合と同様に、データ信号およ
び反転データ信号がラッチされるため、データ線および
反転データ線の間に充分な電位差がついてからセンスア
ンプの動作を開始させなければ、即ち、ＮＭＯＳ２２
ａ，２２ｂのいずれか一方がオン状態となる時に、接点
ａおよびｂに充分な差電圧がついていないと、センスア
ンプの動作タイミングによっては、あるいはノイズ等の
影響を受けて誤動作に至る可能性が全くないとは言い切
れなかった。
差電圧信号の高速感知、増幅および消費電力等の点にお
いて、上述するラッチ型センスアンプ５０やカレントミ
ラー型センスアンプ６０よりも優れている。しかしなが
ら、ＮＭＯＳ２２ａのゲート端およびソース端間の電位
差と、ＮＭＯＳ２２ｂのゲート端およびソース端間の電
位差との差、即ち、電流駆動型ラッチ回路１２の動作余
裕は、図８のグラフに示すように、接点ａおよびｂ間の
微小差電圧ΔＶだけで決定されているため、また、ラッ
チ型センスアンプ５０の場合と同様に、データ信号およ
び反転データ信号がラッチされるため、データ線および
反転データ線の間に充分な電位差がついてからセンスア
ンプの動作を開始させなければ、即ち、ＮＭＯＳ２２
ａ，２２ｂのいずれか一方がオン状態となる時に、接点
ａおよびｂに充分な差電圧がついていないと、センスア
ンプの動作タイミングによっては、あるいはノイズ等の
影響を受けて誤動作に至る可能性が全くないとは言い切
れなかった。
【００１４】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、微小差電
圧信号と、これが増幅され、ラッチされて出力されるデ
ータ出力信号との間に容量を接続し、微小差電圧信号の
電位に応じてデータ出力信号の電位を変化させることに
より、動作余裕を増加することができ、微小差電圧信号
を高速かつ安定に感知・増幅することができる半導体集
積回路を提供することにある。
従来技術に基づく種々の問題点をかえりみて、微小差電
圧信号と、これが増幅され、ラッチされて出力されるデ
ータ出力信号との間に容量を接続し、微小差電圧信号の
電位に応じてデータ出力信号の電位を変化させることに
より、動作余裕を増加することができ、微小差電圧信号
を高速かつ安定に感知・増幅することができる半導体集
積回路を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力端および出力端が互いにクロスカッ
プル接続された１対のインバータを有し、これらのイン
バータの高電位電源端は短絡されて高電位電源に接続さ
れ、低電位電源端に入力される１対の微小差電圧信号を
増幅してラッチし、それぞれデータ出力線および反転デ
ータ出力線に出力する電流駆動型ラッチ回路と、前記１
対のインバータの出力端および低電位電源端を同一高電
位にプリチャージするプリチャージ回路と、データ線お
よび反転データ線の電位に応じて、それぞれ前記１対の
インバータの低電位電源端にプリチャージされた電荷を
ディスチャージし、前記１対のインバータの低電位電源
端に前記１対の微小差電圧信号を供給する電流駆動回路
と、前記１対のインバータ毎に、その出力端および低電
位電源端間に接続された容量とを備えることを特徴とす
る半導体集積回路を提供するものである。
に、本発明は、入力端および出力端が互いにクロスカッ
プル接続された１対のインバータを有し、これらのイン
バータの高電位電源端は短絡されて高電位電源に接続さ
れ、低電位電源端に入力される１対の微小差電圧信号を
増幅してラッチし、それぞれデータ出力線および反転デ
ータ出力線に出力する電流駆動型ラッチ回路と、前記１
対のインバータの出力端および低電位電源端を同一高電
位にプリチャージするプリチャージ回路と、データ線お
よび反転データ線の電位に応じて、それぞれ前記１対の
インバータの低電位電源端にプリチャージされた電荷を
ディスチャージし、前記１対のインバータの低電位電源
端に前記１対の微小差電圧信号を供給する電流駆動回路
と、前記１対のインバータ毎に、その出力端および低電
位電源端間に接続された容量とを備えることを特徴とす
る半導体集積回路を提供するものである。
【００１６】ここで、前記１対のインバータの出力端を
プリチャージするプリチャージ回路は、前記１対のイン
バータの高電位電源端と高電位電源との間に電圧降下手
段を有し、前記１対のインバータの出力端のプリチャー
ジ電位をその低電位電源端のプリチャージ電位よりも低
い電位にプリチャージするのが好ましい。
プリチャージするプリチャージ回路は、前記１対のイン
バータの高電位電源端と高電位電源との間に電圧降下手
段を有し、前記１対のインバータの出力端のプリチャー
ジ電位をその低電位電源端のプリチャージ電位よりも低
い電位にプリチャージするのが好ましい。
【００１７】
【発明の作用】本発明の半導体集積回路は、データ線お
よび反転データ線に出力される１対の微小差電圧信号を
感知・増幅する電流検出型センスアンプである。プリチ
ャージ回路により、電流駆動型ラッチ回路の１対のイン
バータの出力端および低電位電源端を同一の高電位にプ
リチャージした後、データ線および反転データ線を介し
て電流駆動回路に入力される１対の微小差電圧信号の電
位に応じて、電流駆動型ラッチ回路の１対のインバータ
の低電位電源端にプリチャージされた電荷がディスチャ
ージされ、容量を介して電流駆動型ラッチ回路の１対の
インバータの出力端の電位も、低電位電源端の電位に応
じてカップリングにより引き落とされる。即ち、電流駆
動型ラッチ回路の１対のインバータにおいて、一方のイ
ンバータの低電位電源端および他方のインバータの出力
端間の電位差と、一方のインバータの出力端および他方
のインバータの低電位電源端間の電位差との差、つまり
電流駆動型ラッチ回路の動作余裕を大きくすることがで
きるため、一方のインバータが動作を開始する段階にお
いて、他方のインバータが動作を開始できるまでには時
間的な余裕がある。このため、本発明の半導体集積回路
によれば、どのような微小差電圧信号であっても誤動作
することなく、高速に感知・増幅することができる。ま
た、電流駆動型ラッチ回路の１対のインバータの出力端
と高電位電源との間に電圧降下手段を備えることによ
り、１対のインバータの出力端のプリチャージ電位を低
電位電源端のプリチャージ電位よりも低い電位にプリチ
ャージすることができる。このため、電流駆動型ラッチ
回路の動作余裕をさらに大きくすることができ、本発明
の半導体集積回路をさらに安定して動作させることがで
きる。
よび反転データ線に出力される１対の微小差電圧信号を
感知・増幅する電流検出型センスアンプである。プリチ
ャージ回路により、電流駆動型ラッチ回路の１対のイン
バータの出力端および低電位電源端を同一の高電位にプ
リチャージした後、データ線および反転データ線を介し
て電流駆動回路に入力される１対の微小差電圧信号の電
位に応じて、電流駆動型ラッチ回路の１対のインバータ
の低電位電源端にプリチャージされた電荷がディスチャ
ージされ、容量を介して電流駆動型ラッチ回路の１対の
インバータの出力端の電位も、低電位電源端の電位に応
じてカップリングにより引き落とされる。即ち、電流駆
動型ラッチ回路の１対のインバータにおいて、一方のイ
ンバータの低電位電源端および他方のインバータの出力
端間の電位差と、一方のインバータの出力端および他方
のインバータの低電位電源端間の電位差との差、つまり
電流駆動型ラッチ回路の動作余裕を大きくすることがで
きるため、一方のインバータが動作を開始する段階にお
いて、他方のインバータが動作を開始できるまでには時
間的な余裕がある。このため、本発明の半導体集積回路
によれば、どのような微小差電圧信号であっても誤動作
することなく、高速に感知・増幅することができる。ま
た、電流駆動型ラッチ回路の１対のインバータの出力端
と高電位電源との間に電圧降下手段を備えることによ
り、１対のインバータの出力端のプリチャージ電位を低
電位電源端のプリチャージ電位よりも低い電位にプリチ
ャージすることができる。このため、電流駆動型ラッチ
回路の動作余裕をさらに大きくすることができ、本発明
の半導体集積回路をさらに安定して動作させることがで
きる。
【００１８】
【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明の半導体集積回路を詳細に説明する。
いて、本発明の半導体集積回路を詳細に説明する。
【００１９】図１は、本発明の半導体集積回路の一実施
例の構成回路図である。同図に示す半導体集積回路１０
は電流検出型センスアンプであって、電流駆動型ラッチ
回路１２と、電流駆動回路１４と、プリチャージ回路１
６と、容量１８ａ，１８ｂとを有している。
例の構成回路図である。同図に示す半導体集積回路１０
は電流検出型センスアンプであって、電流駆動型ラッチ
回路１２と、電流駆動回路１４と、プリチャージ回路１
６と、容量１８ａ，１８ｂとを有している。
【００２０】ここで、電流駆動型ラッチ回路１２は、Ｐ
ＭＯＳ２０ａ，２０ｂと、ＮＭＯＳ２２ａ，２２ｂとを
有し、このＰＭＯＳ２０ａおよびＮＭＯＳ２２ａとＰＭ
ＯＳ２０ｂおよびＮＭＯＳ２２ｂとはともにＣＭＯＳイ
ンバータを構成する。また、これらのインバータの入力
端および出力端は互いにクロスカップル接続、即ち、Ｐ
ＭＯＳ２０ａおよびＮＭＯＳ２２ａのゲート端とＰＭＯ
Ｓ２０ｂおよびＮＭＯＳ２２ｂのドレイン端は、互いに
短絡されてデータ出力線に接続され、同様に、ＰＭＯＳ
２０ｂおよびＮＭＯＳ２２ｂのゲート端とＰＭＯＳ２０
ａおよびＮＭＯＳ２２ａのドレイン端は、互いに短絡さ
れて反転データ出力線に接続されている。また、ＰＭＯ
Ｓ２０ａ，２０ｂのソース端（高電位電源端）は短絡さ
れて電源電位に接続される。
ＭＯＳ２０ａ，２０ｂと、ＮＭＯＳ２２ａ，２２ｂとを
有し、このＰＭＯＳ２０ａおよびＮＭＯＳ２２ａとＰＭ
ＯＳ２０ｂおよびＮＭＯＳ２２ｂとはともにＣＭＯＳイ
ンバータを構成する。また、これらのインバータの入力
端および出力端は互いにクロスカップル接続、即ち、Ｐ
ＭＯＳ２０ａおよびＮＭＯＳ２２ａのゲート端とＰＭＯ
Ｓ２０ｂおよびＮＭＯＳ２２ｂのドレイン端は、互いに
短絡されてデータ出力線に接続され、同様に、ＰＭＯＳ
２０ｂおよびＮＭＯＳ２２ｂのゲート端とＰＭＯＳ２０
ａおよびＮＭＯＳ２２ａのドレイン端は、互いに短絡さ
れて反転データ出力線に接続されている。また、ＰＭＯ
Ｓ２０ａ，２０ｂのソース端（高電位電源端）は短絡さ
れて電源電位に接続される。
【００２１】また、電流駆動回路１４はＮＭＯＳ２４
ａ，２４ｂ，２４ｃを有し、これらのＮＭＯＳ２４ａ，
２４ｂのゲート端はそれぞれデータ線および反転データ
線に接続され、これらのドレイン端はそれぞれ電流駆動
型ラッチ回路１２のＮＭＯＳ２２ａ，２２ｂのソース端
（低電位電源端）に接続され、これらのソース端は互い
に短絡されてＮＭＯＳ２４ｃのドレイン端に接続されて
いる。また、ＮＭＯＳ２４ｃのゲート端はセンス線に接
続され、そのソース端は接地電位に接続されている。こ
こで、ＮＭＯＳ２４ｃを２個用いて、それぞれＮＭＯＳ
２２ａ，２２ｂに接続するように構成しても良い。な
お、ＮＭＯＳ２２ａ，２２ｂのドレイン端をそれぞれ接
点ＡおよびＢとし、そのソース端をそれぞれ接点ａおよ
びｂとし、ＮＭＯＳ２４ｃのドレイン端を接点ｃとし
て、以下の説明を続ける。
ａ，２４ｂ，２４ｃを有し、これらのＮＭＯＳ２４ａ，
２４ｂのゲート端はそれぞれデータ線および反転データ
線に接続され、これらのドレイン端はそれぞれ電流駆動
型ラッチ回路１２のＮＭＯＳ２２ａ，２２ｂのソース端
（低電位電源端）に接続され、これらのソース端は互い
に短絡されてＮＭＯＳ２４ｃのドレイン端に接続されて
いる。また、ＮＭＯＳ２４ｃのゲート端はセンス線に接
続され、そのソース端は接地電位に接続されている。こ
こで、ＮＭＯＳ２４ｃを２個用いて、それぞれＮＭＯＳ
２２ａ，２２ｂに接続するように構成しても良い。な
お、ＮＭＯＳ２２ａ，２２ｂのドレイン端をそれぞれ接
点ＡおよびＢとし、そのソース端をそれぞれ接点ａおよ
びｂとし、ＮＭＯＳ２４ｃのドレイン端を接点ｃとし
て、以下の説明を続ける。
【００２２】また、プリチャージ回路１６はＰＭＯＳ２
６ａ，２６ｂ，２８ａ，２８ｂを有し、これらのＰＭＯ
Ｓ２６ａ，２６ｂ，２８ａ，２８ｂのゲート端は全てセ
ンス線に接続され、これらのソース端は全て電源電位に
接続され、これらのドレイン端はそれぞれ接点Ａ、Ｂ、
ａおよびｂに接続されている。また、容量１８ａ，１８
ｂの一方の端子はそれぞれ電流駆動型ラッチ回路１２の
ＮＭＯＳ２２ａ，２２ｂのドレイン端に接続され、その
他方の端子はそれぞれＮＭＯＳ２２ａ，２２ｂのソース
端に接続されている。
６ａ，２６ｂ，２８ａ，２８ｂを有し、これらのＰＭＯ
Ｓ２６ａ，２６ｂ，２８ａ，２８ｂのゲート端は全てセ
ンス線に接続され、これらのソース端は全て電源電位に
接続され、これらのドレイン端はそれぞれ接点Ａ、Ｂ、
ａおよびｂに接続されている。また、容量１８ａ，１８
ｂの一方の端子はそれぞれ電流駆動型ラッチ回路１２の
ＮＭＯＳ２２ａ，２２ｂのドレイン端に接続され、その
他方の端子はそれぞれＮＭＯＳ２２ａ，２２ｂのソース
端に接続されている。
【００２３】次に、図３に示すグラフを用いて、この電
流検出型センスアンプを用いてデータを読み出す際の動
作を説明する。なお、図３においては、説明を容易にす
るため、センスアンプ動作開始点における接点Ａおよび
Ｂ間の電位差ΔＶ1 （＝ＶB−ＶA ）、接点ａおよびｂ
間の電位差ΔＶ2 （＝Ｖb −Ｖa ）が大きく示されてい
る。
流検出型センスアンプを用いてデータを読み出す際の動
作を説明する。なお、図３においては、説明を容易にす
るため、センスアンプ動作開始点における接点Ａおよび
Ｂ間の電位差ΔＶ1 （＝ＶB−ＶA ）、接点ａおよびｂ
間の電位差ΔＶ2 （＝Ｖb −Ｖa ）が大きく示されてい
る。
【００２４】まず、センス線をロウレベルにすると、電
流駆動回路１４のＰＭＯＳ２６ａ，２６ｂ，２８ａ，２
８ｂが全てオン状態となるから、接点Ａ、Ｂ、ａおよび
ｂは全て電源電位にプリチャージされ、同時に容量１８
ａ，１８ｂも電源電位にプリチャージされる。また、デ
ータ線および反転データ線を同電位、例えば接地電位に
ディスチャージする。なお、これとは逆にデータ線およ
び反転データ線を電源電位にプリチャージしても良い。
この状態では電流駆動型ラッチ回路１２のＰＭＯＳ２０
ａ，２０ｂおよびＮＭＯＳ２２ａ，２２ｂ、電流駆動回
路１４のＮＭＯＳ２４ａ，２４ｂ，２４ｃはいずれもオ
フ状態である。
流駆動回路１４のＰＭＯＳ２６ａ，２６ｂ，２８ａ，２
８ｂが全てオン状態となるから、接点Ａ、Ｂ、ａおよび
ｂは全て電源電位にプリチャージされ、同時に容量１８
ａ，１８ｂも電源電位にプリチャージされる。また、デ
ータ線および反転データ線を同電位、例えば接地電位に
ディスチャージする。なお、これとは逆にデータ線およ
び反転データ線を電源電位にプリチャージしても良い。
この状態では電流駆動型ラッチ回路１２のＰＭＯＳ２０
ａ，２０ｂおよびＮＭＯＳ２２ａ，２２ｂ、電流駆動回
路１４のＮＭＯＳ２４ａ，２４ｂ，２４ｃはいずれもオ
フ状態である。
【００２５】続いて、データ線および反転データ線のデ
ィスチャージを終了し、これらをフローティングロウ状
態にした後、所定メモリセルからデータ信号および反転
データ信号を、それぞれデータ線および反転データ線に
読み出す。この時、データ線および反転データ線は、デ
ータ信号および反転データ信号の電位に応じてそれぞれ
電位が変化し、データ線および反転データ線間に微小差
電圧が生じる。
ィスチャージを終了し、これらをフローティングロウ状
態にした後、所定メモリセルからデータ信号および反転
データ信号を、それぞれデータ線および反転データ線に
読み出す。この時、データ線および反転データ線は、デ
ータ信号および反転データ信号の電位に応じてそれぞれ
電位が変化し、データ線および反転データ線間に微小差
電圧が生じる。
【００２６】続いて、センス線をハイレベルにすると、
プリチャージ回路１６のＰＭＯＳ２６ａ，２６ｂ，２８
ａ，２８ｂが全てオフ状態となるから、接点Ａ、Ｂ、ａ
およびｂは全てフローティングハイ状態となる。同時
に、電流駆動回路１４のＮＭＯＳ２４ｃがオン状態とな
るから、ＮＭＯＳ２４ａ，２４ｂには、それぞれデータ
線および反転データ線の電位に応じてドレイン電流が流
れ、このドレイン電流に応じてそれぞれ接点ａおよびｂ
にプリチャージされた電荷がディスチャージされ、これ
らの電位が降下する。また、接点ＡおよびＢは、それぞ
れ接点ａおよびｂと容量を介して接続されているため、
接点ａおよびｂの電位が降下するとともに、接点ａおよ
びｂの電位に応じて容量カップリングによりそれぞれ接
点ＡおよびＢの電位も降下する。
プリチャージ回路１６のＰＭＯＳ２６ａ，２６ｂ，２８
ａ，２８ｂが全てオフ状態となるから、接点Ａ、Ｂ、ａ
およびｂは全てフローティングハイ状態となる。同時
に、電流駆動回路１４のＮＭＯＳ２４ｃがオン状態とな
るから、ＮＭＯＳ２４ａ，２４ｂには、それぞれデータ
線および反転データ線の電位に応じてドレイン電流が流
れ、このドレイン電流に応じてそれぞれ接点ａおよびｂ
にプリチャージされた電荷がディスチャージされ、これ
らの電位が降下する。また、接点ＡおよびＢは、それぞ
れ接点ａおよびｂと容量を介して接続されているため、
接点ａおよびｂの電位が降下するとともに、接点ａおよ
びｂの電位に応じて容量カップリングによりそれぞれ接
点ＡおよびＢの電位も降下する。
【００２７】このため、一方のＮＭＯＳのゲート端およ
びソース端間の電位差が、そのしきい値を越える時に、
他方のＮＭＯＳのゲート端およびソース端間の電位差を
小さくすることができ、電流駆動型ラッチ回路１２の動
作余裕は、図３のグラフに示すように、接点ＡおよびＢ
間の差電圧ΔＶ1 と、接点ａおよびｂ間の差電圧ΔＶ 2
とで決定される。従って、本発明の半導体集積回路１０
においては、従来の電流検出型センスアンプと比較し
て、接点ＡおよびＢ間の差電圧ΔＶ1 だけ動作余裕を増
加することができるため、誤動作を防止することがで
き、より安定した動作が可能となる。
びソース端間の電位差が、そのしきい値を越える時に、
他方のＮＭＯＳのゲート端およびソース端間の電位差を
小さくすることができ、電流駆動型ラッチ回路１２の動
作余裕は、図３のグラフに示すように、接点ＡおよびＢ
間の差電圧ΔＶ1 と、接点ａおよびｂ間の差電圧ΔＶ 2
とで決定される。従って、本発明の半導体集積回路１０
においては、従来の電流検出型センスアンプと比較し
て、接点ＡおよびＢ間の差電圧ΔＶ1 だけ動作余裕を増
加することができるため、誤動作を防止することがで
き、より安定した動作が可能となる。
【００２８】例えば、データ信号および反転データ信号
として、それぞれハイレベルおよびロウレベルが読み出
されたとすると、データ線の電位は反転データ線の電位
よりも微小電圧だけ高くなる。このため、接点ａにプリ
チャージされた電荷は接点ｂにプリチャージされた電荷
よりも早くディスチャージされ、接点ａの電位は接点ｂ
の電位よりも早く降下するとともに、接点Ａの電位は接
点Ｂの電位よりも早く降下し、接点Ｂおよびａ間の電位
差は、接点Ａおよびｂ間の電位差よりも早く大きくな
る。
として、それぞれハイレベルおよびロウレベルが読み出
されたとすると、データ線の電位は反転データ線の電位
よりも微小電圧だけ高くなる。このため、接点ａにプリ
チャージされた電荷は接点ｂにプリチャージされた電荷
よりも早くディスチャージされ、接点ａの電位は接点ｂ
の電位よりも早く降下するとともに、接点Ａの電位は接
点Ｂの電位よりも早く降下し、接点Ｂおよびａ間の電位
差は、接点Ａおよびｂ間の電位差よりも早く大きくな
る。
【００２９】上述するように、ＮＭＯＳ２２ａのゲート
端（接点Ｂ）およびソース端（接点ａ）間の電位差は、
ＮＭＯＳ２２ｂのゲート端（接点Ａ）およびソース端
（接点ｂ）間の電位差よりも早く大きくなるため、ＮＭ
ＯＳ２２ａのゲート端およびソース端間の電位差の方
が、ＮＭＯＳ２２ｂのゲート端およびソース端間の電位
差よりも早くしきい値を越え、ＮＭＯＳ２２ａの方がＮ
ＭＯＳ２２ｂよりも早くオン状態になる。なお、この時
のＮＭＯＳ２２ｂのゲート端およびソース端間の電位差
は、接点Ａの電位が降下しているため、図７に示す従来
の電流検出型センスアンプの場合と比較して小さくする
ことができる。このため、接点Ａおよびａ間および接点
Ｂおよびｂ間にそれぞれ容量１８ａ，１８ｂを接続すれ
ば、センスアンプの動作余裕を増加することができ、誤
動作を防止することができることが判る。
端（接点Ｂ）およびソース端（接点ａ）間の電位差は、
ＮＭＯＳ２２ｂのゲート端（接点Ａ）およびソース端
（接点ｂ）間の電位差よりも早く大きくなるため、ＮＭ
ＯＳ２２ａのゲート端およびソース端間の電位差の方
が、ＮＭＯＳ２２ｂのゲート端およびソース端間の電位
差よりも早くしきい値を越え、ＮＭＯＳ２２ａの方がＮ
ＭＯＳ２２ｂよりも早くオン状態になる。なお、この時
のＮＭＯＳ２２ｂのゲート端およびソース端間の電位差
は、接点Ａの電位が降下しているため、図７に示す従来
の電流検出型センスアンプの場合と比較して小さくする
ことができる。このため、接点Ａおよびａ間および接点
Ｂおよびｂ間にそれぞれ容量１８ａ，１８ｂを接続すれ
ば、センスアンプの動作余裕を増加することができ、誤
動作を防止することができることが判る。
【００３０】続いて、ＮＭＯＳ２２ａがオン状態になる
と、反転データ出力線の電位はロウレベルになるため、
ＰＭＯＳ２０ｂおよびＮＭＯＳ２２ｂはそれぞれオン状
態およびオフ状態になり、データ出力線の電位はハイレ
ベルになるため、ＰＭＯＳ２０ａおよびＮＭＯＳ２２ａ
はそれぞれオフ状態およびオン状態が確定し、データの
読み出しを完了する。このように、所定メモリセルから
読み出された微小差電圧信号であるデータ信号および反
転データ信号を、それぞれ電源電位および接地電位に増
幅してラッチし、それぞれデータ出力線および反転デー
タ出力線に出力することができる。なお、データ信号お
よび反転データ信号として、それぞれハイレベルおよび
ロウレベルが読み出された場合を例として説明したが、
これとは逆にデータ信号および反転データ信号として、
それぞれロウレベルおよびハイレベルが読み出された場
合の動作についても全く同様であるから、その説明は省
略する。
と、反転データ出力線の電位はロウレベルになるため、
ＰＭＯＳ２０ｂおよびＮＭＯＳ２２ｂはそれぞれオン状
態およびオフ状態になり、データ出力線の電位はハイレ
ベルになるため、ＰＭＯＳ２０ａおよびＮＭＯＳ２２ａ
はそれぞれオフ状態およびオン状態が確定し、データの
読み出しを完了する。このように、所定メモリセルから
読み出された微小差電圧信号であるデータ信号および反
転データ信号を、それぞれ電源電位および接地電位に増
幅してラッチし、それぞれデータ出力線および反転デー
タ出力線に出力することができる。なお、データ信号お
よび反転データ信号として、それぞれハイレベルおよび
ロウレベルが読み出された場合を例として説明したが、
これとは逆にデータ信号および反転データ信号として、
それぞれロウレベルおよびハイレベルが読み出された場
合の動作についても全く同様であるから、その説明は省
略する。
【００３１】次に、図２に、本発明の半導体集積回路の
別の実施例の構成回路図を示す。同図に示す半導体集積
回路３０と、図１に示す半導体集積回路１０との相違点
は、電圧降下手段であるＮＭＯＳ３２を有する点だけで
あるから、同一の構成要素には同一の符号を付し、その
詳細な説明は省略する。即ち、図１に示す半導体集積回
路１０においては、電流駆動型ラッチ回路１２およびプ
リチャージ回路１６のＰＭＯＳ２０ａ，２０ｂ，２６
ａ，２６ｂのソース端は全て電源電位に接続されていた
が、図２に示す半導体集積回路３０においては、電流駆
動型ラッチ回路１２およびプリチャージ回路１６のＰＭ
ＯＳ２０ａ，２０ｂ，２６ａ，２６ｂのソース端は全て
ＮＭＯＳ３２のソース端に接続され、ＮＭＯＳ３２のゲ
ート端およびドレイン端はともに電源電位に接続されて
いる。
別の実施例の構成回路図を示す。同図に示す半導体集積
回路３０と、図１に示す半導体集積回路１０との相違点
は、電圧降下手段であるＮＭＯＳ３２を有する点だけで
あるから、同一の構成要素には同一の符号を付し、その
詳細な説明は省略する。即ち、図１に示す半導体集積回
路１０においては、電流駆動型ラッチ回路１２およびプ
リチャージ回路１６のＰＭＯＳ２０ａ，２０ｂ，２６
ａ，２６ｂのソース端は全て電源電位に接続されていた
が、図２に示す半導体集積回路３０においては、電流駆
動型ラッチ回路１２およびプリチャージ回路１６のＰＭ
ＯＳ２０ａ，２０ｂ，２６ａ，２６ｂのソース端は全て
ＮＭＯＳ３２のソース端に接続され、ＮＭＯＳ３２のゲ
ート端およびドレイン端はともに電源電位に接続されて
いる。
【００３２】図２に示す半導体集積回路３０は、図１に
示す半導体集積回路１０と全く同様に動作することは言
うまでもないが、ＮＭＯＳ３２のゲート端は電源電位に
接続されているため、常にオン状態であり、ＮＭＯＳ３
２のソース端の電位は、電源電位よりもＮＭＯＳ３２の
しきい値だけ降下した値になる。このため、図２に示す
半導体集積回路３０においては、接点ＡおよびＢのプリ
チャージされる電位が、図１に示す半導体集積回路１０
と比較して、ＮＭＯＳ３２のしきい値だけ降下した値と
なる。従って、ＮＭＯＳ３２を設けることにより、電流
駆動型ラッチ回路１２のＮＭＯＳ２２ａあるいはＮＭＯ
Ｓ２２ｂがオン状態になるタイミングが遅延するととも
に、接点Ａおよびｂ間の電位差と、接点Ｂおよびａ間の
電位差との差がさらに大きくなるため、センスアンプの
動作余裕をさらに大きくすることができる。なお、ＮＭ
ＯＳ３２の目的は、接点ＡおよびＢのプリチャージ電位
を下げることであって、この目的を達成することができ
れば、例えばトランジスタ、抵抗素子、ダイオードな
ど、どのような素子や回路を用いても良い。
示す半導体集積回路１０と全く同様に動作することは言
うまでもないが、ＮＭＯＳ３２のゲート端は電源電位に
接続されているため、常にオン状態であり、ＮＭＯＳ３
２のソース端の電位は、電源電位よりもＮＭＯＳ３２の
しきい値だけ降下した値になる。このため、図２に示す
半導体集積回路３０においては、接点ＡおよびＢのプリ
チャージされる電位が、図１に示す半導体集積回路１０
と比較して、ＮＭＯＳ３２のしきい値だけ降下した値と
なる。従って、ＮＭＯＳ３２を設けることにより、電流
駆動型ラッチ回路１２のＮＭＯＳ２２ａあるいはＮＭＯ
Ｓ２２ｂがオン状態になるタイミングが遅延するととも
に、接点Ａおよびｂ間の電位差と、接点Ｂおよびａ間の
電位差との差がさらに大きくなるため、センスアンプの
動作余裕をさらに大きくすることができる。なお、ＮＭ
ＯＳ３２の目的は、接点ＡおよびＢのプリチャージ電位
を下げることであって、この目的を達成することができ
れば、例えばトランジスタ、抵抗素子、ダイオードな
ど、どのような素子や回路を用いても良い。
【００３３】最後に、本発明の半導体集積回路の動作原
理について説明する。図４は、本発明の半導体集積回路
の主要部分の等価回路図である。この等価回路は、電流
駆動型ラッチ回路１２のインバータを構成するＮＭＯＳ
２２と、このＮＭＯＳ２２のドレイン端（接点Ａ）およ
びソース端（接点ａ）間に接続された容量１８と、ＮＭ
ＯＳ２２のドレイン端、即ち、反転データ出力線の負荷
容量３４とを有している。なお、容量１８および負荷容
量３４の静電容量値は、それぞれＣL およびＣ B である
ものとする。
理について説明する。図４は、本発明の半導体集積回路
の主要部分の等価回路図である。この等価回路は、電流
駆動型ラッチ回路１２のインバータを構成するＮＭＯＳ
２２と、このＮＭＯＳ２２のドレイン端（接点Ａ）およ
びソース端（接点ａ）間に接続された容量１８と、ＮＭ
ＯＳ２２のドレイン端、即ち、反転データ出力線の負荷
容量３４とを有している。なお、容量１８および負荷容
量３４の静電容量値は、それぞれＣL およびＣ B である
ものとする。
【００３４】同図に示す等価回路において、センスアン
プの動作開始前、即ち、時間ｔ＝０における接点Ａおよ
びａの電位ＶA およびＶa は、 ＶA ＝ＶA (0) ＝Ｖcc（電源電位） Ｖa ＝Ｖa (0) ＝Ｖcc であり、従って、接点Ａにおける電荷Ｑは、 Ｑ＝ＣL ・ＶA (0) ＋ＣB ・（ＶA (0) −Ｖa (0) ） ＝ＣL ・Ｖcc ・・・（式１） である。同様に、センスアンプの動作中、即ち、ＮＭＯ
Ｓ２２がオン状態になる直前までの時間ｔにおける接点
Ａおよびａの電位ＶA およびＶa は、 ＶA ＝ＶA (t) Ｖa ＝Ｖa (t) であり、従って、接点Ａにおける電荷Ｑは、 Ｑ＝ＣL ・ＶA (t) ＋ＣB ・（ＶA (t) −Ｖa (t) ） ・・・（式２） である。
プの動作開始前、即ち、時間ｔ＝０における接点Ａおよ
びａの電位ＶA およびＶa は、 ＶA ＝ＶA (0) ＝Ｖcc（電源電位） Ｖa ＝Ｖa (0) ＝Ｖcc であり、従って、接点Ａにおける電荷Ｑは、 Ｑ＝ＣL ・ＶA (0) ＋ＣB ・（ＶA (0) −Ｖa (0) ） ＝ＣL ・Ｖcc ・・・（式１） である。同様に、センスアンプの動作中、即ち、ＮＭＯ
Ｓ２２がオン状態になる直前までの時間ｔにおける接点
Ａおよびａの電位ＶA およびＶa は、 ＶA ＝ＶA (t) Ｖa ＝Ｖa (t) であり、従って、接点Ａにおける電荷Ｑは、 Ｑ＝ＣL ・ＶA (t) ＋ＣB ・（ＶA (t) −Ｖa (t) ） ・・・（式２） である。
【００３５】ここで、ＮＭＯＳ２２がオン状態になる直
前までは、電荷保存則から上記式１および式２は等価で
あるから、 ＣL ・ＶA (t) ＋ＣB ・（ＶA (t) −Ｖa (t) ）＝ＣL
・Ｖcc が成り立つ。従って、ＮＭＯＳ２２がオン状態になる直
前までの時間ｔにおける接点Ａの電位ＶA は、
前までは、電荷保存則から上記式１および式２は等価で
あるから、 ＣL ・ＶA (t) ＋ＣB ・（ＶA (t) −Ｖa (t) ）＝ＣL
・Ｖcc が成り立つ。従って、ＮＭＯＳ２２がオン状態になる直
前までの時間ｔにおける接点Ａの電位ＶA は、
【数１】
となる。従って、時間ｔ経過後における接点Ａの差電位
ΔＶA は、
ΔＶA は、
【数２】
である。
【００３６】例えば、電源電位Ｖccが５Ｖ、ＮＭＯＳ２
２がオン状態になる時のゲート電圧が１．５Ｖであると
すると、時間ｔにおける接点ａの電位Ｖa は、 Ｖa (t) ＝５Ｖ（Ｖcc）−１．５Ｖ（ゲート電圧）＝
３．５Ｖ であるから、上記の時間ｔ経過後における接点Ａの差電
位ΔＶA は、
２がオン状態になる時のゲート電圧が１．５Ｖであると
すると、時間ｔにおける接点ａの電位Ｖa は、 Ｖa (t) ＝５Ｖ（Ｖcc）−１．５Ｖ（ゲート電圧）＝
３．５Ｖ であるから、上記の時間ｔ経過後における接点Ａの差電
位ΔＶA は、
【数３】
となる。これにより、ＮＭＯＳ２２がオン状態になる
前、即ち、センスアンプが動作を開始する前に、例えば
接点Ａにおいて１５０ｍＶの差電圧を余分につけたい場
合、容量１８の静電容量値ＣB を負荷容量３４の静電容
量値ＣL の約１０分の１程度に設定すれば良いことが判
る。このように、容量１８および負荷容量３４の静電容
量値との比により、センスアンプの動作余裕が決定され
る。
前、即ち、センスアンプが動作を開始する前に、例えば
接点Ａにおいて１５０ｍＶの差電圧を余分につけたい場
合、容量１８の静電容量値ＣB を負荷容量３４の静電容
量値ＣL の約１０分の１程度に設定すれば良いことが判
る。このように、容量１８および負荷容量３４の静電容
量値との比により、センスアンプの動作余裕が決定され
る。
【００３７】以上、本発明の半導体集積回路を実施例に
基づいて説明したが、本発明の半導体集積回路は上述す
る実施例だけに限定されるものではない。従来技術の問
題点は、センスアンプ動作時において１対の微小差電圧
信号（実施例においては接点ａおよびｂ）間に充分な差
電圧がついていないことである。従って、従来技術の問
題点の解決方法は、センスアンプが動作を開始する前
に、１対の微小差電圧信号間に、センスアンプを誤動作
させないだけの充分な差電圧をつけることであり、例え
ば以下の改善策が考えられる。 （１）微小差電圧信号線をシールドし、他の信号線によ
るカップリングノイズを防止する。 （２）１対のインバータの出力端のプリチャージ電位を
低電位電源端のプリチャージ電位よりも低くしたり、１
対のインバータを構成するＮＭＯＳのしきい値を他のＰ
ＭＯＳおよびＮＭＯＳよりも高くして、センスアンプの
動作タイミングを遅らせることにより、微小差電圧信号
間に充分な差電圧をつける。 （３）センスアンプの動作開始前に、１対のインバータ
の出力端にも微小差電圧信号に応じた差電圧をつけ、実
質的な差電圧を増加させる。
基づいて説明したが、本発明の半導体集積回路は上述す
る実施例だけに限定されるものではない。従来技術の問
題点は、センスアンプ動作時において１対の微小差電圧
信号（実施例においては接点ａおよびｂ）間に充分な差
電圧がついていないことである。従って、従来技術の問
題点の解決方法は、センスアンプが動作を開始する前
に、１対の微小差電圧信号間に、センスアンプを誤動作
させないだけの充分な差電圧をつけることであり、例え
ば以下の改善策が考えられる。 （１）微小差電圧信号線をシールドし、他の信号線によ
るカップリングノイズを防止する。 （２）１対のインバータの出力端のプリチャージ電位を
低電位電源端のプリチャージ電位よりも低くしたり、１
対のインバータを構成するＮＭＯＳのしきい値を他のＰ
ＭＯＳおよびＮＭＯＳよりも高くして、センスアンプの
動作タイミングを遅らせることにより、微小差電圧信号
間に充分な差電圧をつける。 （３）センスアンプの動作開始前に、１対のインバータ
の出力端にも微小差電圧信号に応じた差電圧をつけ、実
質的な差電圧を増加させる。
【００３８】
【発明の効果】以上詳細に説明した様に、本発明の半導
体集積回路は、電流検出型ラッチ回路と、プリチャージ
回路と、電流駆動回路と、容量とを備え、１対の微小差
電圧信号を感知・増幅する電流検出型センスアンプであ
る。電流駆動型ラッチ回路の１対のインバータ毎に、そ
の出力端および低電位電源端間に容量を接続したことに
より、電流駆動型ラッチ回路の動作余裕を大きくするこ
とができる。従って、本発明の半導体集積回路によれ
ば、どのような微小差電圧信号であっても誤動作するこ
となく、高速に感知・増幅することができる。また、本
発明の半導体集積回路によれば、電流駆動型ラッチ回路
の１対のインバータの出力端と高電位電源との間に電圧
降下手段を備えることにより、電流駆動型ラッチ回路の
動作余裕をさらに大きくすることができ、本発明の半導
体集積回路をさらに安定して動作させることができる。
体集積回路は、電流検出型ラッチ回路と、プリチャージ
回路と、電流駆動回路と、容量とを備え、１対の微小差
電圧信号を感知・増幅する電流検出型センスアンプであ
る。電流駆動型ラッチ回路の１対のインバータ毎に、そ
の出力端および低電位電源端間に容量を接続したことに
より、電流駆動型ラッチ回路の動作余裕を大きくするこ
とができる。従って、本発明の半導体集積回路によれ
ば、どのような微小差電圧信号であっても誤動作するこ
となく、高速に感知・増幅することができる。また、本
発明の半導体集積回路によれば、電流駆動型ラッチ回路
の１対のインバータの出力端と高電位電源との間に電圧
降下手段を備えることにより、電流駆動型ラッチ回路の
動作余裕をさらに大きくすることができ、本発明の半導
体集積回路をさらに安定して動作させることができる。
【図１】本発明の半導体集積回路の一実施例の構成回路
図である。
図である。
【図２】本発明の半導体集積回路の別の実施例の構成回
路図である。
路図である。
【図３】図１に示す本発明の半導体集積回路の動作を示
す一実施例のグラフである。
す一実施例のグラフである。
【図４】本発明の半導体集積回路の一実施例の主要部等
価回路図である。
価回路図である。
【図５】従来のラッチ型センスアンプの一例の構成回路
図である。
図である。
【図６】従来のカレントミラー型センスアンプの一例の
構成回路図である。
構成回路図である。
【図７】従来の電流検出型センスアンプの一例の構成回
路図である。
路図である。
【図８】図６に示す従来の電流検出型センスアンプの動
作を示す一例のグラフである。
作を示す一例のグラフである。
１０、３０ 半導体集積回路
１２ 電流駆動型ラッチ回路
１４ 電流駆動回路
１６ プリチャージ回路
１８、１８ａ、１８ｂ 容量
２０ａ、２０ｂ ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
２６ａ、２６ｂ、２８ａ、２８ｂ ＰＭＯＳ
２２ａ、２２ｂ ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
２４ａ、２４ｂ、３２ ＮＭＯＳ
３４ 負荷容量
５０ ラッチ型センスアンプ
５２ａ、５２ｂ ＰＭＯＳ
５４ａ、５４ｂ ＮＭＯＳ
６０ カレントミラー型センスアンプ
６２ａ、６２ｂ ＰＭＯＳ
６４ａ、６４ｂ、６６ ＮＭＯＳ
７０ 電流検出型センスアンプ
Claims (2)
- 【請求項１】入力端および出力端が互いにクロスカップ
ル接続された１対のインバータを有し、これらのインバ
ータの高電位電源端は短絡されて高電位電源に接続さ
れ、低電位電源端に入力される１対の微小差電圧信号を
増幅してラッチし、それぞれデータ出力線および反転デ
ータ出力線に出力する電流駆動型ラッチ回路と、前記１
対のインバータの出力端および低電位電源端を同一高電
位にプリチャージするプリチャージ回路と、データ線お
よび反転データ線の電位に応じて、それぞれ前記１対の
インバータの低電位電源端にプリチャージされた電荷を
ディスチャージし、前記１対のインバータの低電位電源
端に前記１対の微小差電圧信号を供給する電流駆動回路
と、前記１対のインバータ毎に、その出力端および低電
位電源端間に接続された容量とを備えることを特徴とす
る半導体集積回路。 - 【請求項２】前記１対のインバータの出力端をプリチャ
ージするプリチャージ回路は、前記１対のインバータの
高電位電源端と高電位電源との間に電圧降下手段を有
し、前記１対のインバータの出力端のプリチャージ電位
をその低電位電源端のプリチャージ電位よりも低い電位
にプリチャージする請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28344094A JP3483634B2 (ja) | 1994-11-17 | 1994-11-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28344094A JP3483634B2 (ja) | 1994-11-17 | 1994-11-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08147976A JPH08147976A (ja) | 1996-06-07 |
| JP3483634B2 true JP3483634B2 (ja) | 2004-01-06 |
Family
ID=17665576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28344094A Expired - Fee Related JP3483634B2 (ja) | 1994-11-17 | 1994-11-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3483634B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9792962B1 (en) | 2016-04-18 | 2017-10-17 | Stmicroelectronics S.R.L. | Sense amplifier for memory device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3863330B2 (ja) | 1999-09-28 | 2006-12-27 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP3713033B2 (ja) * | 2001-05-30 | 2005-11-02 | ザインエレクトロニクス株式会社 | 半導体集積回路 |
| KR100709445B1 (ko) * | 2001-06-29 | 2007-04-18 | 주식회사 하이닉스반도체 | 데이터 버스 프리차지 제어 장치 |
| JP2008171478A (ja) * | 2007-01-09 | 2008-07-24 | Sony Corp | 半導体メモリデバイスおよびセンスアンプ回路 |
| US10242720B2 (en) | 2010-03-25 | 2019-03-26 | Qualcomm Incorporated | Dual sensing current latched sense amplifier |
| JP5328957B2 (ja) * | 2012-04-17 | 2013-10-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR102547037B1 (ko) * | 2021-04-28 | 2023-06-22 | 인천대학교 산학협력단 | 입력 전압의 크기 차를 감지하기 위한 전류 래치 감지 증폭기 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3129575B2 (ja) * | 1992-06-26 | 2001-01-31 | 川崎製鉄株式会社 | 半導体集積回路 |
| JPH06203560A (ja) * | 1992-12-28 | 1994-07-22 | Kawasaki Steel Corp | センスアンプ回路 |
-
1994
- 1994-11-17 JP JP28344094A patent/JP3483634B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9792962B1 (en) | 2016-04-18 | 2017-10-17 | Stmicroelectronics S.R.L. | Sense amplifier for memory device |
| FR3050307A1 (fr) * | 2016-04-18 | 2017-10-20 | Stmicroelectronics Rousset | Circuit amplificateur de lecture perfectionne pour un dispositif de memoire, en particulier un dispositif de memoire non volatile |
| US9997213B2 (en) | 2016-04-18 | 2018-06-12 | Stmicroelectronics (Rousset) Sas | Sense amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08147976A (ja) | 1996-06-07 |
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