KR100709445B1 - 데이터 버스 프리차지 제어 장치 - Google Patents

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Abstract

본 발명은 데이터 버스 프리차지 제어 장치에 관한 것으로서, 특히, 프리차지 제어신호에 따라 로컬 데이터 버스의 양전하를 방전하기 위한 제 1제어신호와, 로컬 데이터 버스를 프리차지 시키기 위한 제 2 제어신호를 프리차지부로 출력하는 제어부와, 제어부로부터 인가되는 제 1 및 제 2제어신호에 의해 비트라인 프리차지 전압과 로컬 데이터 버스가 연결되기 전에 로컬 데이터 버스의 양전하를 방전시키는 프리차지부로 구성되어, 비트라인 프리차지 전압 레벨을 안정화시키고 메모리 셀의 리프레시 및 프리차지 시간의 특성 저하를 방지할 수 있도록 한다.
데이터 버스, 프리차지, 노이즈, 비트라인, 노이즈

Description

데이터 버스 프리차지 제어 장치{Data bus precharge control device}
도 1은 종래의 데이터 버스 장치의 회로도.
도 2는 종래의 데이터 버스 장치의 리드 동작시 데이터 버스 라인의 파형 및 비트라인 프리차지 전압레벨에 관한 파형도.
도 3은 본 발명에 따른 데이터 버스 프리차지 제어 장치에 관한 회로도.
도 4는 본 발명에 따른 데이터 버스 프리차지 제어 장치의 동작 타이밍도.
도 5는 본 발명에 따른 데이터 버스 프리차지 제어 장치의 리드 동작시 데이터 버스 라인의 파형 및 비트라인 프리차지 전압레벨에 관한 파형도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 비트라인 센스 앰프 11 : 비트라인 프리차지부
12 : 비트라인 분리부 14 : 데이터 버스 분리부
15 : 리드/라이트부 100 : 데이터 버스 프리차지부
150 : 프리차지부 200 : 제어부
250 : 지연부
본 발명은 데이터 버스 프리차지 제어 장치에 관한 것으로서, 특히, 전원전압 프리차지 데이터 버스 방식을 사용하는 디램에서 프리차지 동작시에 발생하는 비트라인 프리차지 전압의 노이즈를 개선하도록 하는 데이터 버스 프리차지 제어장치에 관한 것이다.
제 1도는 디램에서 사용되는 종래의 데이터 버스 장치를 나타내는 회로도이다.
도 1을 보면, 종래의 데이터 버스 장치는, 비트라인 bit/bitb에 실린 데이터를 센싱하는 비트라인 센스앰프(10)와, 제어신호 ctrl1에 의해 비트라인 bit/bitb을 프리차지 및 등화시키는 비트라인 프리차지부(11)와, 제어신호 ctrl2에 의해 비트라인 bit/bitb과 로컬 데이터 버스 ldb/ldbb와의 연결을 차단하는 비트라인 분리부(12)와, 제어신호 ctrl1에 의해 데이터 버스를 프리차지 및 등화시키는 데이터 버스 프리차지부(13)와, 제어신호 ctrl3에 의해 로컬 데이터 버스 ldb/ldbb와 글로벌 데이터 버스 gdb/gdbb와의 연결을 차단하는 데이터 버스 분리부(14)와, 리드/라이트 데이터를 제어하는 리드/라이트부(15)로 구성된다.
여기서, 비트라인 프리차지부(11)는 제어신호 ctrl1의 인가시 비트라인 프리차지 전압 Vblp에 의해 비트라인 bit/bitb을 프리차지 시키는 NMOS트랜지스터 N1,N2와, 제어신호 ctrl1의 인가에 따라 비트라인 bit/bitb을 등화시키는 NMOS트랜지스터 N0로 구성된다.
그리고, 비트라인 분리부(12)는 컬럼 선택 여부를 결정하는 컬럼 엑세스 제어신호 ctrl2에 의해 비트라인 bit/bitb과 로컬 데이터 버스 ldb/ldbb와의 연결을 차단하는 NMOS트랜지스터 N3,N4로 구성된다.
또한, 데이터 버스 프리차지부(13)는 제어신호 ctrl1의 인가시 비트라인 프리차지 전압 Vblp에 의해 로컬 데이터 버스 ldb/ldbb를 프리차지 시키는 NMOS트랜지스터 N6,N7와, 제어신호 ctrl1의 인가에 따라 로컬 데이터 버스 ldb/ldbb를 등화시키는 NMOS트랜지스터 N5로 구성된다.
또한, 데이터 버스 분리부(14)는 제어신호 ctrl3에 의해 로컬 데이터 버스 ldb/ldbb와 글로벌 데이터 버스 gdb/gdbb와의 연결을 차단하는 NMOS트랜지스터 N8,N9로 구성된다.
이러한 구성을 갖는 종래의 데이터 버스 장치의 동작과정을 도 2의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
도 2의 동작 타이밍도는 종래의 데이터 버스 장치의 리드 동작시 데이터 버스 라인의 파형 및 비트라인 프리차지 전압 Vblp의 레벨을 나타낸다.
먼저, 비트라인 센스 앰프(10)와 연결된 메모리 블록이 엑티브 되지 않고 프리차지 구간에 있을 때의 동작에 관하여 설명한다.
비트라인 프리차지부(11)의 제어신호 ctrl1가 로직 하이의 상태를 유지하면 NMOS트랜지스터 N0가 턴온되어 비트라인 bit과 비트라인바 bitb를 서로 연결함으로써 등화시킴과 동시에, NMOS트랜지스터 N1과 N2가 턴온되어 비트라인 프리차지 전압 Vblp으로 비트라인을 프리차지 시킨다.
또한, 제어신호 ctrl1가 로직 하이의 상태를 유지하면 NMOS트랜지스터 N5가 턴온되어 로컬 데이터 버스 ldb와 로컬 데이터 버스바 ldbb를 서로 연결함으로써 등화시킴과 동시에, NMOS트랜지스터 N6과 N7이 턴온되어 비트라인 프리차지 전압 Vblp으로 로컬 데이터 버스 ldb/ldbb를 프리차지 시킨다.
그리고, 제어신호 ctrl2는 컬럼 선택여부를 결정하는 신호인데 여러 개의 메모리 블록에 공통으로 사용되므로 비트라인 센스 앰프(10)가 연결된 메모리 블록이 엑티브 되지 않은 경우라도 다른 메모리 블록의 컬럼 엑세스 동작이 이루어지는 동안에는 로직 하이로 인에이블된다.
또한, 제어신호 ctrl3는 제어신호 ctrl1와 극성이 반대인 신호로써 제어신호 ctrl1이 로직 하이인 구간에서는 제어신호 ctrl3는 로직 로우로 되어 데이터 버스 분리부(14)의 NMOS트랜지스터 N8,N9가 턴오프 됨으로써 글로벌 데이터 버스 gdb/gdbb와 로컬 데이터 버스 ldb/ldbb의 연결을 끊는다.
이때, 글로벌 데이터 버스 gdb/gdbb는 컬럼 엑세스 제어신호인 ctrl2가 로직 하이로 인에이블되는 동안을 제외하고는 항상 VCC 전원에 연결되어 있다.
한편, 비트라인 센스 앰프(10)와 연결된 메모리 블록이 엑티브 되는 구간에서의 동작 과정을 보면 다음과 같다.
먼저, 제어신호 ctrl1은 비트라인 센스 앰프(10)가 비트라인 bit과 비트라인바 bitb 둘 중에 하나를 로직 하이 나머지 하나를 로직 로우로 만들기 위하여 로직 로우의 상태로 비트라인 프리차지부(11)에 인가되는데, 이에 따라 NMOS트랜지스터 N0,N1,N2가 턴오프되어 비트라인 프리차지 전압 Vblp이 인가되지 않도록 한다.
또한, 제어신호 ctrl1이 로우의 상태일 경우 데이터 버스 프리차지부(13)의 NMOS트랜지스터 N5,N6,N7도 턴오프되어 로컬 데이터 버스 ldb/ldbb와의 연결을 끊 음과 동시에 비트라인 프리차지 전압 Vblp이 인가되지 않도록 한다.
이때, 제어신호 ctrl3는 로직 하이가 되어 데이터 버스 분리부(14)의 NMOS트랜지스터 N8,N9를 턴온시킴으로써 로컬 데이터 버스 ldb/ldbb와 와 글로벌 데이터 버스 gdb/gdbb를 연결시킨다.
따라서, 로컬 데이터 버스 ldb/ldbb에는 일정 시간 이후에 글로벌 데이터 버스 gdb/gdbb와 마찬가지로 VCC 전원으로 연결된다.
결국, 컬럼 엑세스 제어신호 ctrl2가 로직 하이로 인에이블되는 동안에는 비트라인 센스 앰프(10)가 속한 메모리 블럭과 외부와의 데이터 교환이 가능해진다.
그런데, 도 2에서 보는 바와 같이, 비트라인 센스 앰프(10)가 연결된 메모리 블록이 엑티브 되어 있는 구간에서 프리차지 구간으로 변할 경우(20) 제어신호 ctrl1과 ctrl3는 프리차지 구간에서와 같은 상태로 그냥 변한다.
즉, 제어신호 ctrl1이 로직 하이로 변하면 비트라인 bit/bitb에 비트라인 프리차지 전압 Vblp을 인가함과 동시에 로컬 데이터 버스 ldb/ldbb와의 연결을 끊음으로써 비트라인 프리차지 전압 Vblp와 전원전압 VCC가 연결되는 것을 막는다.
그런데, 이러한 동작이 일어나는 경우에 로컬 데이터 버스 ldb/ldbb가 모두 전원전압 VCC의 전위로 있었으므로 비트라인 프리차지 전압 Vblp와 로컬 데이터 버스 ldb/ldbb가 연결될 때, 로컬 데이터 버스 ldb/ldbb로부터 비트라인 프리차지 전압 Vblp으로 양전하들의 이동이 일어나고 결국 이 양전하들로 인하여 비트라인 프리차지 전압 Vblp의 전위가 상승하게 되는 문제점이 있다.
물론, 기존의 비트라인 프리차지 전압 Vblp 발생 회로에서 이러한 전위변화 를 감지하고 다시 복귀시키는 회로들이 있지만, 로컬 데이터 버스 ldb/ldbb의 정전용량이 크고 칩 사이즈가 클수록 비트라인 프리차지 전압 Vblp 레벨을 회복하는데 시간이 많이 걸린다.
만약, 이렇게 상승된 비트라인 프리차지 전압 Vblp의 전압레벨이 완전히 제 레벨로 회복되지 못한 상태에서 다시 엑티브 구간이 시작될 경우에는 메모리 셀의 데이터 마진이 취약해지고 이는 결국 리프레시 특성 및 프리차지 시간 특성 tRP의 저하를 가져오게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 엑티브 구간에서 프리차지 구간으로 변할 때 로컬 데이터 버스 ldb/ldbb와 비트라인 프리차지 전압 Vblp의 전원을 연결시키기 전에, 비트라인 프리차지 전압 Vblp 노이즈의 원인인 양전하를 방전시키도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 데이터 버스 프리차지 제어 장치는, 프리차지 제어신호에 따라 로컬 데이터 버스에 발생하는 양전하를 방전하기 위한 제 1제어신호와, 제 1제어신호가 발생된 일정시간 후에 로컬 데이터 버스에 프리차지 전압을 인가하기 위한 제 2제어신호를 출력하는 제어수단 및 제어수단으로부터 인가되는 제 1제어신호에 의해 로컬 데이터 버스에 접지전압을 인가하고, 제 2제어신호에 의해 로컬 데이터 버스에 프리차지 전압을 인가하는 프리차지수단으로 구성됨을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
제 3도는 본 발명에 따른 데이터 버스 프리차지 제어 장치에 관한 회로도이다.
도 3을 보면, 본 발명의 데이터 버스 프리차지부(100)는 제어신호 ctrl1에 의해 로컬 데이터 버스 ldb/ldbb를 등화시키는 NMOS트랜지스터 N20와, 제어부(200)로부터 인가되는 제어신호 S0,S1에 의해 비트라인 프리차지 전압 Vblp과 로컬 데이터 버스 ldb/ldbb가 연결되기 전에 로컬 데이터 버스 ldb/ldbb의 양전하를 방전시키는 프리차지부(150)와, 제어신호 ctrl1에 따라 로컬 데이터 버스 ldb/ldbb의 양전하를 방전하기 위한 제어신호 S0와, 로컬 데이터 버스를 프리차지 시키기 위한 제어신호 S1을 프리차지부(150)로 출력하는 제어부(200)로 구성된다.
여기서, 제어부(200)는 제어신호 ctrl1를 일정시간 지연하여 출력하는 지연부(250)와, 지연부(250)의 출력을 반전하여 출력하는 인버터 inv1와, 제어신호 ctrl1과 인버터 inv1의 출력신호를 낸드연산하여 제어신호 S0를 프리차지부(150)로 출력하는 낸드게이트 nd0와, 지연부(250)의 출력신호와 제어신호 ctrl1를 낸드연산하여 출력하는 낸드게이트 nd1과, 낸드게이트 nd1의 출력신호를 반전하여 제어신호 S1을 프리차지부(150)로 출력하는 인버터 inv0로 구성된다.
그리고, 프리차지부(150)는 로컬 데이터 버스 ldb와 로컬 데이터 버스바 ldbb 사이에 직렬 연결되어 공통 게이트 단자를 통해 제어부(200)로부터 인가되는 제어신호 S0을 인가받고 공통 드레인 단자에 접지전압이 인가되는 PMOS트랜지스터 P0,P1과, 로컬 데이터 버스 ldb와 로컬 데이터 버스바 ldbb 사이에 직렬 연결되어 공통 게이트 단자를 통해 제어부(200)로부터 인가되는 제어신호 S1을 인가받고 공통 드레인 단자에 비트라인 프리차지 전압 Vblp이 인가되는 NMOS트랜지스터 N21,N22로 구성된다.
상술된 구성 외에 다른 구성들은 도 1과 동일하므로 그 구성의 설명을 생략하기로 하고, 제어신호들 ctrl1,ctrl2,ctrl3의 동작 또한, 제 1도에서와 같다.
여기서, 제어부(200)는 본 발명의 동작이 엑티브에서 프리차지 구간으로 변할 때 로컬 데이터 버스 ldb/ldbb의 양전하를 먼저 방전한 후 비트라인 프리차지 전압 Vblp과 연결하도록 한다.
이러한 구성을 갖는 본 발명의 제어부(200)의 동작 과정을 도 4의 타이밍도를 참조하여 설명하면 다음과 같다.
도 4를 보면, 프리차지부(150)의 PMOS트랜지스터 P0,P1의 턴온/오프를 제어하는 제어신호 S0는 엑티브 구간에서 프리차지 구간으로 변할 때 일정시간 동안만 로직 로우가 되어 PMOS트랜지스터 P0,P1을 턴온시킴으로써 로컬 데이터 버스 ldb/ldbb를 접지전압 VSS에 연결시킨다.
한편, 프리차지부(150)의 NMOS트랜지스터 N21,N22의 턴온/오프를 제어하는 제어신호인 S1은 프리차지 구간에서 엑티브 구간으로 변할 때는 제어신호 ctrl1과 거의 동시에 로직 로우가 되어 로컬 데이터 버스 ldb/ldbb를 비트라인 프리차지 전압 Vblp으로부터 분리시킨다.
또한, 제어부(200)는 엑티브 구간에서 프리차지 구간으로 변할 때는 제어신 호 S0가 로직 로우를 유지하는 동안의 시간 이후에 비로소 로직 하이가 되어 로컬 데이터 버스 ldb/ldbb를 비트라인 프리차지 전압 Vblp에 연결시킨다.
이러한 동작으로 인해 제 5도에서 보는 바와 같이 엑티브 구간에서 프리차지 구간으로 변환시(40)에도 비트라인 프리차지 전압 Vblp의 레벨을 안정적으로 유지할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명의 데이터 버스 프리차지 제어 장치는, 리드 동작시 엑티브 구간에서 프리차지 구간으로 변할 때 로컬 데이터 버스와 비트라인 프리차지 전압을 연결시키기 전에, 비트라인 프리차지 전압의 노이즈의 원인인 양전하를 방전시키도록 하여 비트라인 프리차지 전압 레벨을 안정화시키고 메모리 셀의 리프레시 및 프리차지 시간의 특성 저하를 방지할 수 있게 된다.

Claims (5)

  1. 프리차지 제어신호에 따라 로컬 데이터 버스에 발생하는 양전하를 방전하기 위한 제 1제어신호와, 상기 제 1제어신호가 발생된 일정시간 후에 상기 로컬 데이터 버스에 프리차지 전압을 인가하기 위한 제 2제어신호를 출력하는 제어수단; 및
    상기 제어수단으로부터 인가되는 제 1제어신호에 의해 상기 로컬 데이터 버스에 접지전압을 인가하고, 상기 제 2제어신호에 의해 상기 로컬 데이터 버스에 프리차지 전압을 인가하는 프리차지수단으로 구성됨을 특징으로 하는 데이터 버스 프리차지 제어 장치.
  2. 제 1 항에 있어서, 상기 제어수단은
    상기 프리차지 제어신호 일정시간 지연하여 출력하는 지연부;
    상기 지연부의 출력을 반전하여 출력하는 제 1인버터;
    상기 프리차지 제어신호와 상기 제 1인버터의 출력신호를 낸드연산하여 상기 제 1제어신호를 상기 프리차지수단으로 출력하는 제 1낸드게이트;
    상기 지연부의 출력신호와 상기 프리차지 제어신호를 낸드연산하여 출력하는 제 2낸드게이트; 및
    상기 제 2낸드게이트의 출력신호를 반전하여 제 2제어신호를 상기 프리차지수단으로 출력하는 제 2인버터로 구성됨을 특징으로 하는 데이터 버스 프리차지 제어 장치.
  3. 제 1 항에 있어서, 상기 프리차지수단은
    상기 제어수단으로부터 제 1제어신호의 인가시 턴온되어 상기 로컬 데이터 버스에 접지전압을 인가하는 제 1스위칭부; 및
    상기 제어수단으로부터 제 2제어신호의 인가시 턴온되어 상기 로컬 데이터 버스에 프리차지 전압을 인가하는 제 2스위칭부로 구성됨을 특징으로 하는 데이터 버스 프리차지 제어 장치.
  4. 제 3 항에 있어, 상기 제 1스위칭부는
    상기 로컬 데이터 버스와 로컬 데이터 버스바 사이에 직렬 연결되어 공통 게이트 단자를 통해 제 1제어신호를 인가받고 공통 드레인 단자에 접지전압이 인가되는 제 1 및 제 2PMOS트랜지스터로 구성됨을 특징으로 하는 데이터 버스 프리차지 제어 장치.
  5. 제 3 항에 있어서, 상기 제 2스위칭부는
    상기 로컬 데이터 버스와 로컬 데이터 버스바 사이에 직렬 연결되어 공통 게이트 단자를 통해 제 2제어신호를 인가받고 공통 드레인 단자에 프리차지 전압이 인가되는 제 1 및 제 2NMOS트랜지스터 N21,N22로 구성됨을 특징으로 하는 데이터 버스 프리차지 제어 장치.
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