KR100225759B1 - 불휘발성 반도체 메모리장치 - Google Patents
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Abstract
본 발명은 데이터의 독출시 선택된 셀의 데이터를 감지하고 래치시키는 수단과 프로그램시 외부에서 인가되는 데이터를 저장하는 수단이 동일한 불휘발성 반도체 메모리 장치에 관한 것으로, 전기적으로 데이터의 기입 및 독출, 그리고 소거가 가능하고, 디-램 버스에 직접적으로 접속되어 사용가능한 불휘발성 반도체 메모리 장치에 있어서, 외부로부터 입력된 데이터를 저장하고, 마찬가지로 외부로부터 입력된 데이터입력인에이블신호(Din_en)에 응답하여 외부입력데이터를 데이터전송라인(DB, DB#)으로 출력하는 데이터입력구동부와; 데이터전송라인(DB, DB#)으로부터 외부입력데이터를 입력받고, 외부로부터 입력된 프리챠아지회로제어신호(PIFDBP) 및 데이터경로선택신호(DRA0)에 응답하여 상기 외부입력데이터를 데이터입출력라인(DIO, DIO#)으로 출력하는 데이터스위칭부와; 데이터입출력라인(DIO, DIO#)으로부터 상기 외부입력데이터를 입력받고, 외부로부터 입력된 데이터출력신호(DTCPU) 및 프리챠아지신호(PiLOPP)에 응답하여 상기 외부입력데이터를 입출력라인(IO, IO#)으로 출력하는 입출력라인구동부와; 입출력라인(IO, IO#)으로부터 외부입력데이터를 입력받아 저장하고, 외부로부터 인가된 소정의 제어신호에 응답하여 상기 저장된 외부입력데이터를 출력하는 페이지버퍼부를 포함한다. 이와같은 장치에 의해서, 외부로부터 페이지 버퍼로 공급된 데이터들과 선택된 페이지에 접속된 셀들의 데이터를 페이지 버퍼에 동시에 저장할 수 있다.
Description
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 데이터의 독출시 선택된 셀의 데이터를 감지하고 래치시키는 수단과 프로그램시 외부에서 인가되는 데이터를 저장하는 수단이 동일한 불휘발성 반도체 메모리 장치에 관한 것이다.
도 1 은 종래 디-램(DRAM)에서 데이터를 기입하기 위한 패스트 페이지 기입 사이클에 대한 타이밍도이다.
도 1 을 참조하면, 일반적으로 디-램(DRAM ; dynamic random access memory)에서의 데이터 기입 방법은, 로우 어드레스 신호(RAS#)가 하이 레벨에서 로우 레벨(High to Low)로 천이하면서 로우 어드레스(RAS# Address)를 인가하고, 이후 기입 인에이블 신호(W#)를 하이 레벨에서 로우 레벨로 천이시킨다. 그리고, 다음, 칼럼 어드레스 신호(CAS#)를 하이 레벨에서 로우 레벨로 천이시키면서 칼럼 어드레스 신호(CAS# Address)를 인가하며, 이와 동시에 딘 핀(DIN Pin)을 통해 공급된 외부 데이터는 로우 어드레스 신호(RAS#) 및 칼럼 어드레스 신호(CAS# Address)에 의해서 지정된 셀(Cell)에 저장되게 된다.
도 2 는 불휘발성 반도체 메모리 장치(이하, 'NVDRAM' 이라 칭함 ;nonvolatile semiconductor memory device)에서 데이터를 기입하기 위한 패스트 페이지 기입 사이클에 대한 타이밍도이다.
도 2 를 참조하면, 디-램 버스(DRAM BUS)에 직접적으로 접속하여 사용하는 불휘발성 반도체 메모리인 NVDRAM에서의 데이터 기입 사이클은, 도 2 에 도시된 바와같이, 외부에서 공급된 데이터를 페이지 버퍼(page buffer)에 일시 저장하고, 이와 동시에 페이지 버퍼에 저장된 외부 데이터를 선택된 셀에 저장하는 프로그램 동작을 수행하여야 한다.
이와같은 방법에 있어서, 외부로부터 입력된 데이터를 페이지 버퍼에 저장하는 동작은 DRAM에서의 기입 사이클에 해당하고, 페이지 버퍼에 저장된 데이터들을 선택된 셀에 저장하는 방법은 통상적으로 리스토어(Restore)라 하는데, NVDRAM에서 페이지 버퍼에 저장되어 있는 데이터를 선택된 셀에 프로그램하기 위해서는 프로그램 동작 전에 선택된 셀내의 데이터들이 모두 소거(erase)되어 있어야 한다.
만일, 프로그램하고자 하는 선택된 셀내의 데이터가 소거되어 있지 않은 경우, 통상의 NVDRAM은 선택된 페이지의 셀들의 데이터를 모두 소거하는 소거 동작을 수행한 후, 외부로부터 페이지 버퍼에 공급되어 저장된 데이터를 프로그램하게 된다.
그러나, 상술한 바와같은 소거 동작을 수행할 시, 선택된 페이지에 접속된 모든 셀내의 데이터가 동시에 소거되기 때문에 소거 동작 전에 선택된 페이지의 셀들의 데이터를 감지하고, 래치시키는 동작이 필요하게 된다.
다시말하면, 외부로부터 페이지 버퍼로 공급된 데이터들과 선택된 페이지에 접속된 셀들의 데이터를 페이지 버퍼에 동시에 저장해야 하는 문제가 발생된다.
상술한 바와같은 문제점을 해결하기 위해 제안된 본 발명은, 외부로부터 페이지 버퍼로 공급된 데이터들과 선택된 페이지에 접속된 셀들의 데이터를 페이지 버퍼에 동시에 저장할 수 있는 불휘발성 반도체 메모리 장치를 제공하는 데 그 목적이 있다.
도 1은 DRAM에서의 패스트 페이지 기입 사이클에 대한 타이밍도;
도 2는 NVDRAM에서의 패스트 페이지 기입 사이클에 대한 타이밍도;
도 3은 본 발명의 실시예에 따른 데이터입력구동부의 구성을 보이는 회로도;
도 4는 본 발명의 실시예에 따른 데이터스위칭부의 구성을 보이는 회로도;
도 5는 본 발명의 실시예에 따른 입출력라인구동부의 구성을 보이는 회로도;
도 6은 본 발명의 실시예에 따른 페이지버퍼부의 구성을 보이는 회로도;
도 7은 본 발명의 실시예에 따른 데이터 입력 타이밍도.
*도면의 주요 부분에 대한 부호의 설명
100 : 데이터입력구동부200 : 데이터스위칭부
300 : 입출력라인구동부400 : 페이지버퍼부
410 : 고전압전달방지부420 : 제 1 프리챠아지등화부
430 : 격리부440 : 제 1 센스앰프부
450 : 제 2 센스앰프부460 : 제 2 프리챠아지등화부
470 : 데이터전송부
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명에 의하면, 전기적으로 데이터의 기입 및 독출, 그리고 소거가 가능하고, 디-램 버스에 직접적으로 접속되어 사용가능한 불휘발성 반도체 메모리 장치에 있어서, 외부로부터 입력된 데이터를 저장하고, 마찬가지로 외부로부터 입력된 데이터입력인에이블신호(Din_en)에 응답하여 외부입력데이터를 데이터전송라인(DB, DB#)으로 출력하는 데이터입력구동부와; 데이터전송라인(DB, DB#)으로부터 외부입력데이터를 입력받고, 외부로부터 입력된 프리챠아지회로제어신호(PIFDBP) 및 데이터경로선택신호(DRA0)에 응답하여 상기 외부입력데이터를 데이터입출력라인(DIO, DIO#)으로 출력하는 데이터스위칭부와; 데이터입출력라인(DIO, DIO#)으로부터 상기 외부입력데이터를 입력받고, 외부로부터 입력된 데이터출력신호(DTCPU) 및 프리챠아지신호(PiLOPP)에 응답하여 상기 외부입력데이터를 입출력라인(IO, IO#)으로 출력하는 입출력라인구동부와; 입출력라인(IO, IO#)으로부터 외부입력데이터를 입력받아 저장하고, 외부로부터 인가된 소정의 제어신호에 응답하여 상기 저장된 외부입력데이터를 출력하는 페이지버퍼부를 포함하여, 데이터의 독출시 선택된 셀의 데이터를 감지하고 래치시키는 수단과 프로그램시 외부에서 인가되는 데이터를 저장하는 수단이 동일한 것을 특징으로 한다.
이 장치에 있어서, 상기 데이터입력구동부는, 외부로부터 입력된 데이터를 저장하고 출력하는 데이터입력버퍼와; 상기 데이터입력버퍼로부터 외부입력데이터를 입력받고, 외부로부터 입력된 데이터입력인에이블신호(Din_en)에 응답하여 상기 외부입력데이터를 데이터전송라인(DB, DB#)으로 출력하는 데이터입력수단을 포함한다.
이 장치에 있어서, 상기 데이터입력수단은, 데이터입력버퍼로에 입력단이 연결된 제 1 인버터와; 상기 제 1 인버터를 통해 외부입력데이터를 입력받고, 외부로부터 데이터입력인에이블신호(Din_en)를 입력받는 제 1 낸드게이트와; 데이터입력버퍼로부터 외부입력데이터를 입력받고, 외부로부터 데이터입력인에이블신호(Din_en)를 입력받는 제 2 낸드게이트와; 제 1 낸드게이트의 출력단에 입력단이 연결된 제 2 인버터와; 제 2 낸드게이트의 출력단에 입력단이 연결된 제 3 인버터와; 제 2 인버터의 출력단에 게이트단자가 접속되고, 소오스단자가 접지된 제 1 N형 모오스 트랜지스터와; 제 2 낸드게이트의 출력단에 게이트단자가 접속되고, 소오스단자가 전원전압을 인가받고, 드레인단자가 제 1 N형 모오스 트랜지스터의 드레인단자와 상호 접속된 제 1 P형 모오스 트랜지스터와; 제 3 인버터의 출력단에 게이트단자가 접속되고, 소오스단자가 접지된 제 2 N형 모오스 트랜지스터와; 제 1 낸드게이트의 출력단에 게이트단자가 접속되고, 소오스단자가 전원전압을 인가받고, 드레인단자가 제 2 N형 모오스 트랜지스터의 드레인단자와 상호 접속된 제 2 P형 모오스 트랜지스터를 포함한다.
이 장치에 있어서, 상기 데이터스위칭부는, 외부로부터 입력된 프리챠아지회로제어신호(PIFDBF)에 응답하여 상기 데이터전송라인(DB, DB#)을 프리챠아지시키는 데이터전송라인프리챠아지수단과; 데이터전송라인(DB, DB#)으로부터 외부입력데이터를 입력받아 래치시키는 데이터래치수단과; 데이터전송라인(DB, DB#)으로부터 외부입력데이터를 입력받고, 외부로부터 입력된 데이터경로선택신호(DRA0)에 응답하여 상기 외부입력데이터를 데이터입출력라인(DIO, DIO#)으로 출력하는 데이터스위칭수단을 포함한다.
이 장치에 있어서, 상기 데이터전송라인프리챠아지수단은, 게이트단자가 프리챠아지회로제어신호(PIFDBP)를 인가받고, 소오스단자가 전원전압을 인가받고, 드레인단자가 상기 데이터전송라인(DB, DB#)중, 일 데이터전송라인(DB)에 연결된 제 3 P형 모오스 트랜지스터와; 게이트단자가 프리챠아지회로제어신호(PIFDBP)를 인가받고, 소오스단자가 전원전압을 인가받고, 드레인단자가 상기 데이터전송라인(DB, DB#)중, 다른 데이터전송라인(DB#)에 연결된 제 4 P형 모오스 트랜지스터를 포함한다.
이 장치에 있어서, 상기 데이터래치수단은, 상기 데이터전송라인(DB, DB#)중, 일 데이터전송라인(DB)에 접속된 제 1 래치수단과; 상기 데이터전송라인(DB, DB#)중, 다른 데이터전송라인(DB#)에 접속된 제 2 래치수단을 포함한다.
이 장치에 있어서, 상기 제 1 래치수단은, 상기 일 데이터전송라인(DB)에 입력단이 연결된 제 4 인버터와; 상기 제 4 인버터의 출력단에 입력단이 연결되고, 출력단이 상기 일 데이터전송라인(DB)에 연결된 제 5 인버터를 포함하고, 상기 제 2 래치수단은, 상기 다른 데이터전송라인(DB#)에 입력단이 연결된 제 6 인버터와; 상기 제 6 인버터의 출력단에 입력단이 연결되고, 출력단이 상기 다른 데이터전송라인(DB#)에 연결된 제 7 인버터를 포함한다.
이 장치에 있어서, 상기 데이터스위칭수단은, 외부로부터 데이터경로선택신호(DRA0)를 입력받는 제 8 인버터와; 상기 제 8 인버터의 출력단에 게이트단자가 연결된 제 3 N형 모오스 트랜지스터와; 게이트단자가 데이터경로선택신호(DRA0)를 입력받고, 소오스단자 및 드레인단자가 각각 상기 제 3 N형 모오스 트랜지스터의 소오스단자 및 드레인단자와 상호접속된 제 5 P형 모오스 트랜지스터와; 게이트단자가 외부로부터 데이터경로선택신호(DRA0)를 인가받는 제 4 N형 모오스 트랜지스터와; 게이트단자가 상기 제 8 인버터의 출력단에 연결되고, 소오스단자 및 드레인단자가 각각 상기 제 4 N형 모오스 트랜지스터의 소오스단자 및 드레인단자와 상호접속된 제 6 P형 모오스 트랜지스터와; 게이트단자가 상기 제 8 인버터의 출력단에 연결된 제 7 P형 모오스 트랜지스터와; 게이트단자가 외부로부터 데이터경로선택신호(DRA0)를 인가받고, 소오스단자 및 드레인단자가 각각 상기 제 7 P형 모오스 트랜지스터의 소오스단자 및 드레인단자와 상호접속된 제 5 N형 모오스 트랜지스터와; 게이트단자가 외부로부터 데이터경로선택신호(DRA0)를 인가받는 제 8 P형 모오스 트랜지스터와; 게이트단자가 상기 제 8 인버터의 출력단에 연결되고, 소오스단자 및 드레인단자가 각각 상기 제 8 P형 모오스 트랜지스터의 소오스단자 및 드레인단자와 상호접속된 제 6 N형 모오스 트랜지스터를 포함한다.
이 장치에 있어서, 상기 입출력라인구동부는, 외부로부터 소정의 제어신호(DTCPU)를 입력받는 제 9 인버터와; 일 데이터입출력라인(DIO#)으로부터 외부입력데이터를 입력받고, 상기 제 9 인버터로부터 인가된 소정의 제어신호(DTCPU)에 응답하여 외부입력데이터를 출력하는 제 1 노어게이트와; 다른 데이터입출력라인(DIO)으로부터 외부입력데이터를 입력받고, 상기 제 9 인버터로부터 인가된 소정의 제어신호(DTCPU)에 응답하여 외부입력데이터를 출력하는 제 2 노어게이트와; 상기 제 1 노어게이트의 출력단에 입력단이 연결된 제 10 인버터와; 상기 제 2 노어게이트의 출력단에 입력단이 연결된 제 11 인버터와; 게이트단자가 상기 제 2 노어게이트의 출력단에 연결되고, 소오스단자가 외부로부터 전원전압을 인가받는 제 9 P형 모오스 트랜지스터와; 게이트단자가 상기 제 10 인버터의 출력단에 연결되고, 드레인단자가 제 9 P형 모오스 트랜지스터의 드레인단자와 상호접속되며, 소오스단자가 접지된 제 7 N형 모오스 트랜지스터와; 게이트단자가 상기 제 1 노어게이트의 출력단에 연결되고, 소오스단자가 외부로부터 전원전압을 인가받는 제 10 P형 모오스 트랜지스터와; 게이트 단자가 제 11 인버터의 출력단에 연결되고, 드레인단자가 상기 제 10 P형 모오스 트랜지스터의 드레인단자와 상호접속되며, 소오스단자가 접지된 제 8 N형 모오스 트랜지스터와; 상기 제 9 P형 모오스 트랜지스터의 드레인단자 및 제 10 P형 모오스 트랜지스터의 드레인단자에 각각 연결된 입출력라인(IO, IO#)과; 상기 입출력라인(IO, IO#)의 사이에 연결되어 입출력라인을 프리챠아지 및 등화시키는 입출력라인프리챠아지등화부와; 상기 입출력라인프리챠아지등화부에 연결되어 프리챠아지전압을 발생하는 프리챠아지전압발생부를 포함한다.
이 장치에 있어서, 상기 입출력라인프리챠아지등화부는, 외부로부터 소정의 제어신호(PiLOPP)를 인가받는 제 12 인버터와; 게이트단자가 상기 제 12 인버터의 출력단에 연결되고, 소오스 및 드레인단자가 상기 입출력라인(IO, IO#)에 연결된 제 11 P형 모오스 트랜지스터와; 게이트단자가 외부로부터 소정의 제어신호(PiLOPP)를 인가받고, 소오스 및 드레인단자가 상기 입출력라인(IO, IO#)에 연결된 제 9 N형 모오스 트랜지스터와; 게이트단자가 상기 제 9 N형 모오스 트랜지스터의 게이트단자와 상호접속되고, 드레인단자가 상기 입출력라인(IO, IO#)중, 일 입출력라인(IO)에 연결된 제 10 N형 모오스 트랜지스터와; 게이트단자가 상기 제 9 N형 모오스 트랜지스터의 게이트단자와 상호접속되고, 소오스단자가 상기 제 10 N형 모오스 트랜지스터의 소오스단자와 상호접속되며, 드레인단자가 상기 입출력라인(IO, IO#)중, 다른 입출력라인(IO#)에 연결된 제 11 N형 모오스 트랜지스터를 포함한다.
이 장치에 있어서, 상기 페이지버퍼부는, 외부로부터 인가된 외부입력데이터가 전송되는 하나의 비트라인(B/L1, B/L2)쌍과; 외부로부터 소정 레벨의 전압을 인가받아 선택된 셀의 소거시 상기 하나의 비트라인(B/L1, B/L2)쌍에 인가된 고전압을 차단하는 고전압전달방지부와; 외부로부터 인가된 프리챠아지전압(VSBL)을 입력받고, 마찬가지로 외부로부터 입력된 서브비트라인프리챠아지신호(PiSBLPo#, PiSBLPe#) 및 서브비트라인등화신호(PiSBLEQ#)에 응답하여 상기 프리챠지전압(VSBL)을 상기 하나의 비트라인(B/L1, B/L2)쌍과 연결된 서브비트라인(SBL1, SBL2)으로 출력하고, 상기 서브비트라인(SBL1, SBL2)을 등화시키는 제 1 프리챠아지등화부와; 외부로부터 소정 레벨의 전압(PiIOS0, PiIOSe)을 인가받고, 이에 응답하여 상기 서브비트라인(SBL1, SBL2)과 상기 서브비트라인(SBL1, SBL2)과 연결된 로컬비트라인(LBL1, LBL2)과의 사이를 전기적으로 연결 또는 격리시키는 격리부와; 외부로부터 소정 레벨의 센스앰프전압(VSA) 및 전압감지신호(PiSAE)를 입력받고, 이에 응답하여 상기 서브비트라인(SBL1, SBL2)의 전압을 감지하여 상기 로컬비트라인(LBL1, LBL2)의 전압을 디벨로프시키는 제 1 센스앰프부와; 외부로부터 인가된 소정 레벨의 제 1 및 제 2 전압(LA, LA#)에 응답하여 상기 제 1 센스앰프부에 의해 디벨로프된 로컬비트라인(LBL1, LBL2)의 전압을 증폭하는 제 2 센스앰프부와; 외부로부터 소정 레벨의 상기 제 1 전압(LA)을 입력받고, 마찬가지로 외부로부터 입력된 로컬비트라인프리챠아지신호(PiSAEQ#) 및 로컬비트라인등화신호(PiSAEQ)에 응답하여, 상기 외부로부터 인가되 제 1 전압(LA)을 상기 로컬비트라인(LBL1, LBL2)으로 전송하고 등화시키는 제 2 프리챠아지등화부와; 외부로부터 외부입력데이터를 입력받고, 마찬가지로 외부로부터 외부입력데이터전송신호(CSL)을 인가받아 상기 외부입력데이터를 페이지버퍼로 전송하는 데이터전송부를 포함한다.
이 장치에 있어서, 상기 고전압전달방지부는, 상기 하나의 비트라인(B/L1, B/L2)쌍 중, 일 비트라인(B/L1)상에 전류통로가 직렬연결되고, 외부로부터 소정 레벨을 갖는 제 1 제어신호(BLSHF1)를 인가받는 제 1 공핍형 N 모오스 트랜지스터와; 상기 하나의 비트라인(B/L1, B/L2)쌍 중, 다른 비트라인(B/L2)상에 전류통로가 직렬연결되고, 상기 제 1 제어신호(BLSHF1)를 인가받는 제 2 공핍형 N 모오스 트랜지스터와; 상기 일 비트라인(B/L1)상에 전류통로가 직렬연결되고, 외부로부터 소정 레벨을 갖는 제 2 제어신호(BLSHF2)를 인가받는 제 3 공핍형 N 모오스 트랜지스터와; 상기 다른 비트라인(B/L2)상에 전류통로가 직렬연결되고, 상기 제 2 제어신호(BLSHF2)를 인가받는 제 4 공핍형 N 모오스 트랜지스터를 포함한다.
이 장치에 있어서, 상기 제 1 프리챠아지등화부는, 소오스단자가 상기 서브비트라인(SBL1, SBL2)중 일 서브비트라인(SBL1)에 연결되고, 드레인단자가 외부로부터 프리챠지전압(VSBL)을 인가받으며, 게이트단자가 외부로부터 일 서브비트라인프리챠아지신호(PiSBLPo#)를 인가받는 제 12 P형 모오스 트랜지스터와; 소오스단자가 상기 서브비트라인(SBL1, SBL2)중, 다른 서브비트라인(SBL2)에 연결되고, 드레인단자가 상기 프리챠지전압(VSBL)을 인가받으며, 게이트단자가 외부로부터 다른 서브비트비트라인프리챠아지신호(PiSBLPe#)를 인가받는 제 13 P형 모오스 트랜지스터와; 소오스단자가 일 서브비트라인(SBL1)에 연결되고, 드레인단자가 다른 서브비트라인(SBL2)에 연결되며, 게이트단자가 외부로부터 서브비트라인등화신호(PiSBLEQ#)를 인가받는 제 14 P형 모오스 트랜지스터를 포함한다.
이 장치에 있어서, 상기 격리부는, 상기 일 서브비트라인(SBL1)상에 전류통로가 직렬연결되고, 게이트단자가 외부로부터 소정 레벨의 전압을 갖는 제 1 격리신호(PiIOSo)를 인가받는 제 12 N형 모오스 트랜지스터와; 상기 다른 서브비트라인(SBL2)상에 전류통로가 직렬연결되고, 게이트단자가 외부로부터 소정 레벨의 전압을 갖는 제 2 격리신호(PiIOSe)를 인가받는 제 13 N형 모오스 트랜지스터를 포함한다.
이 장치에 있어서, 상기 제 1 센스앰프부는, 게이트단자가 상기 일 서브비트라인(SBL1)에 접속된 제 14 N형 모오스 트랜지스터와; 게이트단자가 외부로부터 전압감지신호(PiSAE)를 인가받고, 소오스단자가 외부로부터 센스앰프전압(VSA)을 인가받으며, 드레인단자가 상기 제 14 N형 모오스 트랜지스터의 드레인단자와 상호접속된 제 15 N형 모오스 트랜지스터와; 게이트단자가 상기 다른 서브비트라인(SBL2)에 접속된 제 16 N형 모오스 트랜지스터와; 게이트단자가 외부로부터 전압감지신호(PiSAE)를 인가받고, 소오스단자가 외부로부터 센스앰프전압(VSA)을 인가받으며, 드레인단자가 상기 제 16 N형 모오스 트랜지스터의 드레인단자와 상호접속된 제 17 N형 모오스 트랜지스터를 포함한다.
이 장치에 있어서, 상기 제 2 센스앰프부는, 드레인단자가 상기 로컬비트라인(LBL1, LBL2)중, 일 로컬비트라인(LBL1)에 연결되고, 게이트단자가 다른 로컬비트라인(LBL2)에 연결되며, 소오스단자가 상기 제 2 전압(LA#)을 인가받는 제 18 N형 모오스 트랜지스터와; 드레인단자가 상기 다른 로컬비트라인(LBL2)에 연결되고, 게이트단자가 상기 일 로컬비트라인(LBL1)에 연결되며, 소오스단자가 상기 제 2 전압(LA#)을 인가받는 제 19 N형 모오스 트랜지스터와; 드레인단자가 상기 일 로컬비트라인(LBL1)에 연결되고, 게이트단자가 상기 다른 로컬비트라인(LBL2)에 연결되며, 소오스단자가 상기 제 1 전압(LA)을 인가받는 제 15 P형 모오스 트랜지스터와; 드레인단자가 다른 로컬비트라인(LBL2)에 연결되고, 게이트단자가 일 로컬비트라인(LBL1)에 연결되며, 소오스단자가 상기 제 1 전압(LA)을 인가받는 제 16 P형 모오스 트랜지스터를 포함한다.
이 장치에 있어서, 상기 제 2 프리챠아지등화부는, 드레인단자가 상기 로컬비트라인(LBL1, LBL2)중, 일 로컬비트라인(LBL1)에 연결되고, 소오스단자가 외부로부터 제 1 전압(LA)을 인가받으며, 게이트단자가 외부로부터 로컬비트라인프리챠아지신호(PiSAEQ#)를 인가받는 제 17 P형 모오스 트랜지스터와; 드레인단자가 상기 로컬비트라인(LBL1, LBL2)중, 다른 로컬비트라인(LBL2)에 연결되고, 소오스단자가 상기 제 17 P형 모오스 트랜지스터의 소오스단자와 상호접속되어 상기 제 1 전압(LA)을 인가받으며, 게이트단자가 외부로부터 로컬비트라인프리챠아지신호(PiSAEQ#)를 인가받는 제 18 P형 모오스 트랜지스터와; 드레인단자가 상기 일 로컬비트라인(LBL1)에 연결되고, 소오스단자가 상기 다른 로컬비트라인(LBL2)에 연결되며, 게이트단자가 외부로부터 로컬비트라인등화신호(PiSAEQ)를 인가받는 제 20 N형 모오스 트랜지스터를 포함한다.
이 장치에 있어서, 상기 데이터전송부는, 드레인단자가 상기 일 로컬비트라인(LBL1)에 연결되고, 소오스단자가 상기 입출력라인(IO, IO#)중, 일 입출력라인(IO)에 연결되며, 게이트단자가 외부로부터 외부입력데이터전송신호(CSL)를 입력받는 제 21 N형 모오스 트랜지스터와; 드레인단자가 상기 다른 로컬비트라인(LBL1)에 연결되고, 소오스단자가 상기 입출력라인(IO, IO#)중, 다른 입출력라인(IO#)에 연결되며, 게이트단자가 외부로부터 외부입력데이터전송신호(CSL)를 입력받는 제 22 N형 모오스 트랜지스터를 포함한다.
(작용)
이와같은 장치에 의해서, 외부로부터 페이지 버퍼로 공급된 데이터들과 선택된 페이지에 접속된 셀들의 데이터를 페이지 버퍼에 동시에 저장할 수 있다.
(실시예)
이하, 본 발명의 실시예를 첨부도면 도 3, 도 4, 도 5, 도 6, 그리고 도 7 에 의거해서 상세히 설명한다.
도 3 에는 본 발명의 실시예에 따른 데이터입력구동부의 구성이 개략적으로 도시되어 있다.
도 3 을 참조하면, 본 발명의 실시예에 따른 데이터 입력구동부(100)는, 외부로부터 입력된 데이터를 저장하고 출력하는 데이터입력버퍼(110)와, 상기 데이터입력버퍼(110)로부터 외부입력데이터를 입력받고, 외부로부터 입력된 데이터입력인에이블신호(Din_en)에 응답하여 상기 외부입력데이터를 데이터전송라인(DB, DB#)으로 출력하는 데이터입력수단(120)으로 구성되고, 이때, 상기 데이터입력수단(120)은, 데이터입력버퍼(110)에 입력단이 연결된 제 1 인버터(121)와, 상기 제 1 인버터(121)를 통해 외부입력데이터를 입력받고, 외부로부터 데이터입력인에이블신호(Din_en)를 입력받는 제 1 낸드게이트(122)와, 데이터입력버퍼(110)로부터 외부입력데이터를 입력받고, 외부로부터 데이터입력인에이블신호(Din_en)를 입력받는 제 2 낸드게이트(123)와, 제 1 낸드게이트(122)의 출력단에 입력단이 연결된 제 2 인버터(124)와, 제 2 낸드게이트(123)의 출력단에 입력단이 연결된 제 3 인버터(125)와, 제 2 인버터(124)의 출력단에 게이트단자가 접속되고, 소오스단자가 접지된 제 1 N형 모오스 트랜지스터(126)와, 제 2 낸드게이트(123)의 출력단에 게이트단자가 접속되고, 소오스단자가 전원전압을 인가받고, 드레인단자가 제 1 N형 모오스 트랜지스터(126)의 드레인단자와 상호 접속된 제 1 P형 모오스 트랜지스터(127)와, 제 3 인버터(125)의 출력단에 게이트단자가 접속되고, 소오스단자가 접지된 제 2 N형 모오스 트랜지스터(128)와, 제 1 낸드게이트(122)의 출력단에 게이트단자가 접속되고, 소오스단자가 전원전압을 인가받고, 드레인단자가 제 2 N형 모오스 트랜지스터(128)의 드레인단자와 상호 접속된 제 2 P형 모오스 트랜지스터(129)로 구성된다.
도 4 에는 본 발명의 실시예에 따른 데이터스위칭부의 구성이 개략적으로 도시되어 있다.
도 4를 참조하면, 본 발명의 실시예에 따른 상기 데이터스위칭부(200)는, 외부로부터 입력된 프리챠아지회로제어신호(PIFDBF)에 응답하여 상기 데이터전송라인(DB, DB#)을 프리챠아지시키는 데이터전송라인프리챠아지수단(210)과, 상기 데이터전송라인(DB, DB#)중, 일 데이터전송라인(DB)에 접속된 제 1 래치수단(220a)과, 상기 데이터전송라인(DB, DB#)중, 다른 데이터전송라인(DB#)에 접속된 제 2 래치수단(220b)과, 데이터전송라인(DB, DB#)으로부터 외부입력데이터를 입력받고, 외부로부터 입력된 데이터경로선택신호(DRA0)에 응답하여 상기 외부입력데이터를 데이터입출력라인(DIO, DIO#)으로 출력하는 데이터스위칭수단(230)을 포함한다. 여기에서 상기 데이터전송라인프리챠아지수단(210)은, 게이트단자가 프리챠아지회로제어신호(PIFDBP)를 인가받고, 소오스단자가 전원전압을 인가받고, 드레인단자가 상기 데이터전송라인(DB, DB#)중, 일 데이터전송라인(DB)에 연결된 제 3 P형 모오스 트랜지스터(211)와, 게이트단자가 프리챠아지회로제어신호(PIFDBP)를 인가받고, 소오스단자가 전원전압을 인가받고, 드레인단자가 상기 데이터전송라인(DB, DB#)중, 다른 데이터전송라인(DB#)에 연결된 제 4 P형 모오스 트랜지스터(212)로 구성되고, 상기 제 1 래치수단(220a)은, 상기 일 데이터전송라인(DB)에 입력단이 연결된 제 4 인버터(221)와, 상기 제 4 인버터(221)의 출력단에 입력단이 연결되고, 출력단이 상기 일 데이터전송라인(DB)에 연결된 제 5 인버터(222)로 구성되며, 상기 제 2 래치수단(220b)은, 상기 다른 데이터전송라인(DB#)에 입력단이 연결된 제 6 인버터(223)와, 상기 제 6 인버터(223)의 출력단에 입력단이 연결되고, 출력단이 상기 다른 데이터전송라인(DB#)에 연결된 제 7 인버터(224)로 구성된다. 그리고, 상기 데이터스위칭수단(230)은, 외부로부터 데이터경로선택신호(DRA0)를 입력받는 제 8 인버터(231)와, 상기 제 8 인버터(231)의 출력단에 게이트단자가 연결된 제 3 N형 모오스 트랜지스터(232)와,게이트단자가 데이터경로선택신호(DRA0)를 입력받고, 소오스단자 및 드레인단자가 각각 상기 제 3 N형 모오스 트랜지스터(232)의 소오스단자 및 드레인단자와 상호접속된 제 5 P형 모오스 트랜지스터(233)와, 게이트단자가 외부로부터 데이터경로선택신호(DRA0)를 인가받는 제 4 N형 모오스 트랜지스터(234)와, 게이트단자가 상기 제 8 인버터(231)의 출력단에 연결되고, 소오스단자 및 드레인단자가 각각 상기 제 4 N형 모오스 트랜지스터(234)의 소오스단자 및 드레인단자와 상호접속된 제 6 P형 모오스 트랜지스터(235)와, 게이트단자가 상기 제 8 인버터(231)의 출력단에 연결된 제 7 P형 모오스 트랜지스터(236)와, 게이트단자가 외부로부터 데이터경로선택신호(DRA0)를 인가받고, 소오스단자 및 드레인단자가 각각 상기 제 7 P형 모오스 트랜지스터(236)의 소오스단자 및 드레인단자와 상호접속된 제 5 N형 모오스 트랜지스터(237)와, 게이트단자가 외부로부터 데이터경로선택신호(DRA0)를 인가받는 제 8 P형 모오스 트랜지스터(238)와, 게이트단자가 상기 제 8 인버터(231)의 출력단에 연결되고, 소오스단자 및 드레인단자가 각각 상기 제 8 P형 모오스 트랜지스터(238)의 소오스단자 및 드레인단자와 상호접속된 제 6 N형 모오스 트랜지스터(239)로 구성된다.
도 5 에는 본 발명의 실시예에 따른 입출력라인구동부의 구성이 개략적으로 도시되어 있다.
도 5 를 참조하면, 본 발명의 실시예에 따른 입출력라인구동부(300)는, 외부로부터 소정의 제어신호(DTCPU)를 입력받는 제 9 인버터(301)와, 일 데이터입출력라인(DIO#)으로부터 외부입력데이터를 입력받고, 상기 제 9 인버터(301)로부터 인가된 소정의 제어신호(DTCPU)에 응답하여 외부입력데이터를 출력하는 제 1 노어게이트(302)와, 다른 데이터입출력라인(DIO)으로부터 외부입력데이터를 입력받고, 상기 제 9 인버터(301)로부터 인가된 소정의 제어신호(DTCPU)에 응답하여 외부입력데이터를 출력하는 제 2 노어게이트(303)와, 상기 제 1 노어게이트(302)의 출력단에 입력단이 연결된 제 10 인버터(304)와, 상기 제 2 노어게이트(303)의 출력단에 입력단이 연결된 제 11 인버터(305)와, 게이트단자가 상기 제 2 노어게이트(303)의 출력단에 연결되고, 소오스단자가 외부로부터 전원전압을 인가받는 제 9 P형 모오스 트랜지스터(306)와, 게이트단자가 상기 제 10 인버터(304)의 출력단에 연결되고, 드레인단자가 제 9 P형 모오스 트랜지스터(306)의 드레인단자와 상호접속되며, 소오스단자가 접지된 제 7 N형 모오스 트랜지스터(307)와, 게이트단자가 상기 제 1 노어게이트(302)의 출력단에 연결되고, 소오스단자가 외부로부터 전원전압을 인가받는 제 10 P형 모오스 트랜지스터(308)와, 게이트 단자가 제 11 인버터(305)의 출력단에 연결되고, 드레인단자가 상기 제 10 P형 모오스 트랜지스터(308)의 드레인단자와 상호접속되며, 소오스단자가 접지된 제 8 N형 모오스 트랜지스터(309)와, 상기 제 9 P형 모오스 트랜지스터(306)의 드레인단자 및 제 10 P형 모오스 트랜지스터(308)의 드레인단자에 각각 연결된 입출력라인(IO, IO#)과, 상기 입출력라인(IO, IO#)의 사이에 연결되어 입출력라인을 프리챠아지 및 등화시키는 입출력라인프리챠아지등화부(310)와, 상기 입출력라인프리챠아지등화부(310)에 연결되어 프리챠아지전압을 발생하는 프리챠아지전압발생부(320)를 포함한다. 이때, 상기 입출력라인프리챠아지등화부(310)는, 외부로부터 소정의 제어신호(PiIOPP)를 인가받는 제 12 인버터(311)와, 게이트단자가 상기 제 12 인버터(311)의 출력단에 연결되고, 소오스 및 드레인단자가 상기 입출력라인(IO, IO#)에 연결된 제 11 P형 모오스 트랜지스터(312)와, 게이트단자가 외부로부터 소정의 제어신호(PiLOPP)를 인가받고, 소오스 및 드레인단자가 상기 입출력라인(IO, IO#)에 연결된 제 9 N형 모오스 트랜지스터(313)와, 게이트단자가 상기 제 9 N형 모오스 트랜지스터(313)의 게이트단자와 상호접속되고, 드레인단자가 상기 입출력라인(IO, IO#)중, 일 입출력라인(IO)에 연결된 제 10 N형 모오스 트랜지스터(314)와, 게이트단자가 상기 제 9 N형 모오스 트랜지스터(313)의 게이트단자와 상호접속되고, 소오스단자가 상기 제 10 N형 모오스 트랜지스터(314)의 소오스단자와 상호접속되며, 드레인단자가 상기 입출력라인(IO, IO#)중, 다른 입출력라인(IO#)에 연결된 제 11 N형 모오스 트랜지스터(315)로 구성된다.
도 6 에는 본 발명의 실시예에 따른 페이지버퍼부의 구성이 개략적으로 도시되어 있다.
도 6을 참조하면, 본 발명에 따른 페이지버퍼부(400)는, 외부로부터 인가된 외부입력데이터가 전송되는 하나의 비트라인(B/L1, B/L2)쌍과, 외부로부터 소정 레벨의 전압을 인가받아 선택된 셀의 소거시 상기 하나의 비트라인(B/L1, B/L2)쌍에 인가된 고전압을 차단하는 고전압전달방지부(410)와, 외부로부터 인가된 프리챠아지전압(VSBL)을 입력받고, 마찬가지로 외부로부터 입력된 서브비트라인프리챠아지신호(PiSBLPo#, PiSBLPe#) 및 서브비트라인등화신호(PiSBLEQ#)에 응답하여 상기 프리챠지전압(VSBL)을 상기 하나의 비트라인(B/L1, B/L2)쌍과 연결된 서브비트라인(SBL1, SBL2)으로 출력하고, 상기 서브비트라인(SBL1, SBL2)을 등화시키는 제 1 프리챠아지등화부(420)와, 외부로부터 소정 레벨의 전압(PiIOS0, PiIOSe)을 인가받고, 이에 응답하여 상기 서브비트라인(SBL1, SBL2)과 상기 서브비트라인(SBL1, SBL2)과 연결된 로컬비트라인(LBL1, LBL2)과의 사이를 전기적으로 연결 또는 격리시키는 격리부(430)와, 외부로부터 소정 레벨의 센스앰프전압(VSA) 및 전압감지신호(PiSAE)를 입력받고, 이에 응답하여 상기 서브비트라인(SBL1, SBL2)의 전압을 감지하여 상기 로컬비트라인(LBL1, LBL2)의 전압을 디벨로프시키는 제 1 센스앰프부(440)와, 외부로부터 인가된 소정 레벨의 제 1 및 제 2 전압(LA, LA#)에 응답하여 상기 제 1 센스앰프부에 의해 디벨로프된 로컬비트라인(LBL1, LBL2)의 전압을 증폭하는 제 2 센스앰프부(450)와, 외부로부터 소정 레벨의 상기 제 1 전압(LA)을 입력받고, 마찬가지로 외부로부터 입력된 로컬비트라인프리챠아지신호(PiSAEQ#) 및 로컬비트라인등화신호(PiSAEQ)에 응답하여, 상기 외부로부터 인가되 제 1 전압(LA)을 상기 로컬비트라인(LBL1, LBL2)으로 전송하고 등화시키는 제 2 프리챠아지등화부(460)와, 외부로부터 외부입력데이터를 입력받고, 마찬가지로 외부로부터 외부입력데이터전송신호(CSL)를 인가받아 상기 외부입력데이터를 페이지버퍼로 전송하는 데이터전송부(470)를 포함한다. 여기에서, 상기 고전압전달방지부(410)는, 상기 하나의 비트라인(B/L1, B/L2)쌍 중, 일 비트라인(B/L1)상에 전류통로가 직렬연결되고, 외부로부터 소정 레벨을 갖는 제 1 제어신호(BLSHF1)를 인가받는 제 1 공핍형 N 모오스 트랜지스터(411)와, 상기 하나의 비트라인(B/L1, B/L2)쌍 중, 다른 비트라인(B/L2)상에 전류통로가 직렬연결되고, 상기 제 1 제어신호(BLSHF1)를 인가받는 제 2 공핍형 N 모오스 트랜지스터(412)와, 상기 일 비트라인(B/L1)상에 전류통로가 직렬연결되고, 외부로부터 소정 레벨을 갖는 제 2 제어신호(BLSHF2)를 인가받는 제 3 공핍형 N 모오스 트랜지스터(413)와, 상기 다른 비트라인(B/L2)상에 전류통로가 직렬연결되고, 상기 제 2 제어신호(BLSHF2)를 인가받는 제 4 공핍형 N 모오스 트랜지스터(414)로 구성되고, 상기 제 1 프리챠아지등화부(420)는, 소오스단자가 상기 서브비트라인(SBL1, SBL2)중 일 서브비트라인(SBL1)에 연결되고, 드레인단자가 외부로부터 프리챠지전압(VSBL)을 인가받으며, 게이트단자가 외부로부터 일 서브비트라인프리챠아지신호(PiSBLPo#)를 인가받는 제 12 P형 모오스 트랜지스터(421)와, 소오스단자가 상기 서브비트라인(SBL1, SBL2)중, 다른 서브비트라인(SBL2)에 연결되고, 드레인단자가 상기 프리챠지전압(VSBL)을 인가받으며, 게이트단자가 외부로부터 다른 서브비트비트라인프리챠아지신호(PiSBLPe#)를 인가받는 제 13 P형 모오스 트랜지스터(422)와, 소오스단자가 일 서브비트라인(SBL1)에 연결되고, 드레인단자가 다른 서브비트라인(SBL2)에 연결되며, 게이트단자가 외부로부터 서브비트라인등화신호(PiSBLEQ#)를 인가받는 제 14 P형 모오스 트랜지스터(423)로 구성되며, 상기 격리부(430)는, 상기 일 서브비트라인(SBL1)상에 전류통로가 직렬연결되고, 게이트단자가 외부로부터 소정 레벨의 전압을 갖는 제 1 격리신호(PiIOSo)를 인가받는 제 12 N형 모오스 트랜지스터(431)와, 상기 다른 서브비트라인(SBL2)상에 전류통로가 직렬연결되고, 게이트단자가 외부로부터 소정 레벨의 전압을 갖는 제 2 격리신호(PiIOSe)를 인가받는 제 13 N형 모오스 트랜지스터(432)로 구성된다. 그리고, 상기 제 1 센스앰프부(440)는, 게이트단자가 상기 일 서브비트라인(SBL1)에 접속된 제 14 N형 모오스 트랜지스터(441)와, 게이트단자가 외부로부터 전압감지신호(PiSAE)를 인가받고, 소오스단자가 외부로부터 센스앰프전압(VSA)을 인가받으며, 드레인단자가 상기 제 14 N형 모오스 트랜지스터(441)의 드레인단자와 상호접속된 제 15 N형 모오스 트랜지스터(442)와, 게이트단자가 상기 다른 서브비트라인(SBL2)에 접속된 제 16 N형 모오스 트랜지스터(443)와, 게이트단자가 외부로부터 전압감지신호(PiSAE)를 인가받고, 소오스단자가 외부로부터 센스앰프전압(VSA)을 인가받으며, 드레인단자가 상기 제 16 N형 모오스 트랜지스터(443)의 드레인단자와 상호접속된 제 17 N형 모오스 트랜지스터(444)로 구성되고, 상기 제 2 센스앰프부(450)는, 드레인단자가 상기 로컬비트라인(LBL1, LBL2)중, 일 로컬비트라인(LBL1)에 연결되고, 게이트단자가 다른 로컬비트라인(LBL2)에 연결되며, 소오스단자가 상기 제 2 전압(LA#)을 인가받는 제 18 N형 모오스 트랜지스터(451)와, 드레인단자가 상기 다른 로컬비트라인(LBL2)에 연결되고, 게이트단자가 상기 일 로컬비트라인(LBL1)에 연결되며, 소오스단자가 상기 제 2 전압(LA#)을 인가받는 제 19 N형 모오스 트랜지스터(452)와, 드레인단자가 상기 일 로컬비트라인(LBL1)에 연결되고, 게이트단자가 상기 다른 로컬비트라인(LBL2)에 연결되며, 소오스단자가 상기 제 1 전압(LA)을 인가받는 제 15 P형 모오스 트랜지스터(453)와, 드레인단자가 다른 로컬비트라인(LBL2)에 연결되고, 게이트단자가 일 로컬비트라인(LBL1)에 연결되며, 소오스단자가 상기 제 1 전압(LA)을 인가받는 제 16 P형 모오스 트랜지스터(454)로 구성되고, 상기 제 2 프리챠아지등화부(460)는, 드레인단자가 상기 로컬비트라인(LBL1, LBL2)중, 일 로컬비트라인(LBL1)에 연결되고, 소오스단자가 외부로부터 제 1 전압(LA)을 인가받으며, 게이트단자가 외부로부터 로컬비트라인프리챠아지신호(PiSAEQ#)를 인가받는 제 17 P형 모오스 트랜지스터(461)와, 드레인단자가 상기 로컬비트라인(LBL1, LBL2)중, 다른 로컬비트라인(LBL2)에 연결되고, 소오스단자가 상기 제 17 P형 모오스 트랜지스터(461)의 소오스단자와 상호접속되어 상기 제 1 전압(LA)을 인가받으며, 게이트단자가 외부로부터 로컬비트라인프리챠아지신호(PiSAEQ#)를 인가받는 제 18 P형 모오스 트랜지스터(462)와, 드레인단자가 상기 일 로컬비트라인(LBL1)에 연결되고, 소오스단자가 상기 다른 로컬비트라인(LBL2)에 연결되며, 게이트단자가 외부로부터 로컬비트라인등화신호(PiSAEQ)를 인가받는 제 20 N형 모오스 트랜지스터(463)로 구성되며, 상기 데이터전송부(470)는, 드레인단자가 상기 일 로컬비트라인(LBL1)에 연결되고, 소오스단자가 상기 입출력라인(IO, IO#)중, 일 입출력라인(IO)에 연결되며, 게이트단자가 외부로부터 외부입력데이터전송신호(CSL)를 입력받는 제 21 N형 모오스 트랜지스터(471)와, 드레인단자가 상기 다른 로컬비트라인(LBL1)에 연결되고, 소오스단자가 상기 입출력라인(IO, IO#)중, 다른 입출력라인(IO#)에 연결되며, 게이트단자가 외부로부터 외부입력데이터전송신호(CSL)를 입력받는 제 22 N형 모오스 트랜지스터(472)를 포함하는 구성을 갖는다.
상술한 바와같은 구성을 갖는 불휘발성 반도체 메모리 장치의 동작을 도 7 을 참조하여 설명하면 다음과 같다.
여기에서 상기 데이터입력구동부(100)의 데이터입력버퍼(110)는 통상의 데이터입력버퍼이므로 상세한 설명은 생략한다. 먼저, 상기 인버터들(121, 124, 125)과 상기 낸드게이트들(122, 123)은 상기 데이터입력버퍼(110)로부터 외부입력데이터를 입력받고, 외부로부터 인가된 데이터입력인에이블신호(Din-en)에 응답하여 상기 데이터전송라인(DB, DB#)으로 외부입력데이터를 출력한다. 이때, 상기 데이터입력인에이블신호(Din-en)가 로우 레벨일 경우, 상기 낸드게이트들(122, 123)은 비활성화되고, 상기 P형 모오스 트랜지스터들(127, 129)과 N형 모오스 트랜지스터들(126, 128)도 모두 비활성화된다. 그리고, 데이터입력인에이블신호(Din-en)가 하이 레벨일 경우, 상기 낸드게이트들(122, 123)이 활성화되고, 상기 P형 모오스 트랜지스터들(127, 129)과 N형 모오스 트랜지스터들(126, 128)은 모두 활성화되어 데이터입력버퍼(110)로부터 출력된 외부입력데이터를 데이터전송라인(DB, DBB#)상으로 전달하게 된다.
다음, 도 4 를 참조하면, 상기 데이터스위칭부(200)는 상기 데이터입력구동부(100)의 데이터전송라인(DB, DB#)으로부터 외부입력데이터를 입력받고, 외부로부터 입력된 데이터경로선택신호(DRA0)신호와 프리챠아지회로제어신호(PiFDBP)신호에 응답하여 데이터입출력라인(DIO, DIO#)으로 상기 외부입력데이터를 출력하게 된다. 다시말하면, 상기 데이터경로선택신호(DRA0)에 의해 상기 데이터입력구동부(100)로부터 공급되는 외부입력데이터가 상기 도 3 에 도시된 하나의 비트라인쌍(BL1, BL2)중, 어느 비트라인으로 데이터를 공급할 것인지를 결정하게 된다.
여기서는 편의상, 데이터경로선택신호(DRA0)가 로우 레벨일 경우 제 1 비트라인(BL1)을 선택하고, 하이 레벨일 경우 제 2 비트라인(BL2)을 선택하는 경우를 설명한다. 먼저, 데이터경로선택신호(DRA0)가 로우 레벨일 경우, N형 모스 트랜지스터 232, 239 와 P형 모오스 트랜지스터 233, 238 이 활성화되고, N형 모오스 트랜지스터 234, 237 과 P형 모오스 트랜지스터 235, 236 이 비활성화되어, 상기 데이터전송라인(DB, DB#)중, 일 데이터전송라인(DB)상의 외부입력데이터는 상기 데이터입출력라인(DIO, DIO#)중, 일 데이터입출력라인(DIO)으로 전달되고, 다른 데이터전송라인(DB#)상의 외부입력데이터는 다른 데이터입출력라인(DIO#)으로 전달된다. 그리고, 데이터경로선택신호(DRA0)가 하이 레벨일 경우, N형 모오스 트랜지스터 234, 237 과 P형 모오스 트랜지스터 235, 236 이 활성화되고, N형 모오스 트랜지스터 232, 239 와 P형 모오스 트랜지스터 233, 238 이 비활성화되어, 일 데이터전송라인(DB)상의 외부입력데이터는 다른 데이터입출력라인(DIO#)으로 전달되고, 다른 데이터전송라인(DB#)상의 외부입력데이터는 일 데이터입출력라인(DIO)으로 전달되게 된다. 또한, 상기 제 1 래치수단(220a) 및 제 2 래치수단(220b), 그리고 P형 모오스 트랜지스터 211, 212 는 외부입력데이터의 입력이 수행되지 않을 경우, 즉 상기 데이터경로선택신호(Din_en)가 로우 레벨일 시 상기 일 데이터전송라인(DB)과 다른 데이터전송라인(DB#)이 플로우팅(Floating)되지 않고, 전원전압(Vcc)레벨로 프리챠아지시키는 역할을 수행한다.
도 6 을 참조하면, 상기 입출력라인구동부(300)는, 상기 데이터스위칭부(200)의 데이터입출력라인(DIO, DIO#)으로부터 상기 외부입력데이터를 입력받고, 외부로부터 입력된 소정의 제어신호들(DTCPU, PiIOPP)에 응답하여 상기 외부입력데이터를 입출력라인(IO, IO#)으로 전달하는 역할을 수행하는데, 이때, 상기 프리챠아지전압발생부(320)는 상기 외부입력데이터의 입력전에 상기 입출력라인(IO, IO#)중, 일 입출력라인(IO)을 특정 레벨의 전압으로 프리챠아지시키기 위한 전압을 발생시키는 역할을 수행한다.
다시말하면, 상기 소정의 제어신호들(DTCPU, PiIOPP)을 외부입력데이터의 입력 동작 전에는 각각 로우 레벨 및 하이 레벨로 유지하여, P형 모오스 트랜지스터 306, 308 과 N형 모오스 트랜지스터 307, 309 를 비활성화시키고, 상기 입출력라인프리챠아지등화부(310)를 활성화시켜, 상기 입출력라인(IO, IO#)을 소정 레벨의 특정 전압으로 프리챠아지 및 등화(equalize)시킨다. 그리고, 외부입력데이터의 입력 동작시에는 상기 소정의 제어신호들(DTCPU, PiIOPP)을 각각 하이 레벨 및 로우 레벨로 천이한다. 이에 의해, 상기 P형 모오스 트랜지스터 306, 308 와 N형 모오스 트랜지스터 307, 309 를 활성화되고, 상기 입출력라인프리챠아지등화부(310)는 비활성화되어서 상기 데이터입출력라인(DIO, DIO#)상의 외부입력데이터를 상기 입출력라인(IO, IO#)상으로 전달시키게 된다. 이때, 상기 P형 모오스 트랜지스터 306, 308 및 N형 모오스 트랜지스터 307, 309 의 구동 능력은 상기 페이지버퍼부(400)의 제 1 센스앰프부(440)의 구동 능력보다 상대적으로 크다.
도 6 에는 본 발명의 실시예에 따른 페이지버퍼부의 구성이 개략적으로 도시되어 있다.
도 3 을 참조하면, 본 발명에 따른 페이지버퍼부(400)는, 페이지 버퍼의 상단에 존재하고, NVDARM 특성상 소거 동작시 비트 라인(BL1, BL2)에 고전압이 인가되는데, 이 비트라인(BL1, BL2)의 고전압을 차단하기 위해 비트 라인(BL1, BL2)과 접속된 부분에 고전압전달방지부(410)가 형성되어 있고, 또한 서브비트라인(SBL1, SBL2)상에는 비트 라인(BL1, BL2)의 프리챠아지 및 등화를 위한 제 1 프리챠아지등화부(420)가 접속되어 있다. 상기 제 1 프리챠아지등화부(420)는 상기 서브비트라인프리챠아지신호(PiSBLPo#, PiSBLPe#)가 로우 레벨로 천이할 때, 상기 P형 모오스 트랜지스터 421, 422 가 활성화되어 상기 프리챠아지전압(VSBL)을 서브비트라인(SBL1, SBL2)에 인가하게 되고, 또한, 서브비트라인등화신호(PiSBLEQ#)가 로우 레벨로 천이되면 상기 P형 모오스 트랜지스터 423 이 활성화되어서 상기 서브비트라인(SBL1, SBL2)을 등화시키게 된다. 그리고, 상기 서브비트라인(SBL1, SBL2)과 상기 로컬비트라인(LBL1, LBL2)사이의 격리부(430)는, 외부로부터 인가되는 소정 레벨의 전압(PiIOSo, PiIOSe)에 의해 N형 모오스 트랜지스트 431, 432 가 활성 또는 비활성화되어 상기 일 서브비트라인(SBL1)과 일 로컬비트라인(LBL1), 그리고 다른 서브비트라인(SBL2)과 다른 로컬비트라인(LBL2)사이를 서로 연결 내지 격리시키는 역할을 수행하게 된다.
또한, 상기 격리부(430)의 하단에 형성된 제 1 센스앰프부(440)는, N형 모오스 트랜지스터 441, 442 와 N형 모오스 트랜지스터 443, 444 가 각각 상기 일 서브비트라인(SBL1), 다른 서브비트라인(SBL2)사이에 형성되어 외부로부터 센스앰프전압(VSA)을 인가받고, N형 모오스 트랜지스터 442, 444의 게이트단자에 인가되는 전압감지신호(PiSAE)에 응답하여 독출 동작시 상기 서브비트라인(SBL1, SBL2)의 전압을 감지하여 상기 로컬비트라인(LBL1, LBL2)의 전압을 디벨로프(Develope)시키게 된다. 그리고, 일 로컬비트라인(LBL1)과 다른 로컬비트라인(LBL2)사이의 제 2 센스앰프부(450)는, N형 모오스 트랜지스터 451, 452의 소오스단자가 외부로부터 제 2 전압(LA#)을 인가받고, P형 모오스 트랜지스터 453, 454의 소오스단자는 외부로부터 제 1 전압(LA)을 인가받아 독출동작시 상기 제 1 센스앰프부(440)에 의해 디벨로프된 상기 로컬서브비트라인(LBL1, LBL2)의 전압을 증폭하게 된다.
다음, 상기 제 2 센스앰프부(450)의 하단에는 상기 로컬비트라인(LBL1, LBS2)을 프리챠아지 및 등화시키는 제 2 프리챠아지등화부(460)가 접속되어 있다. 상기 제 2 프리챠아지등화부(460)의 P형 모오스 트랜지스터 461, 462 는 소오스단자가 상기 제 1 전압(LA)을 입력받고, 게이트단자에 인가된 로컬비트라인프리챠아지신호(PiSAEQ#)가 로우 레벨로 천이될 때, 상기 제 1 전압(LA)을 로컬비트라인(LBL1, LBL2)으로 전송하여 프리챠아지시키게 된다. 그리고, 로컬비트라인(LBL1, LBL2)에 드레인단자와 소오스단자가 각각 접속된 N형 모오스 트랜지스터 463은 게이트단자에 인가된 로컬비트라인등화신호(PiSAEQ)가 하이 레벨로 천이될 때, 상기 로컬비트라인(LBL1, LBL2)을 등화시키는 역할을 수행한다.
그리고, 상기 페이지버퍼부(400)의 하단에는 페이지버퍼에 저장되어 있는 데이터를 입출력라인(IO, IO#)으로 전송하거나 입출력라인(IO, IO#)상의 데이터를 페이지버퍼로 전송시키는 데이터전송부(470)가 형성되어 있다. 상기 데이터전송부(470)는 N형 모오스 트랜지스터 471, 472 로 구성되는데, 상기 N형 모오스 트랜지스터 471, 472 의 드레인단자는 각각 상기 로컬비트라인(LBL1, LBL2)에 접속되고, 소오스단자는 각각 상기 입출력라인(IO, IO#)라인에 각각 접속되어 상기 N형 모오스 트랜지스터 471, 472 의 게이트단자에 인가된 외부입력데이터전송신호(CSL)가 하이 레벨로 천이될 때, 상기의 데이터 전송을 하게 된다.
도 7 에는 본 발명의 실시예에 따른 데이터 입력 타이밍도가 도시되어 있다.
도 5 내지 도 6 을 참조하여 도 7 의 데이터 입력 타이밍도를 설명한다. 여기에서는 데이터경로선택신호(DRA0)가 로우 레벨이고, 선택된 셀의 데이터가 1(소거된 셀)이고, 입력데이터가 0 데이터일 경우에 대해 설명한다.
먼저, 스탠바이(Stand-By)상태에서 로우 어드레스 신호(RAS#)가 하이 레벨에서 로우 레벨로 천이되면서 선택된 셀들에 대한 독출 동작이 수행된다. 즉, 선택된 셀의 상태에 따라 선택된 비트라인 BL1이 1/2 VCC에서 디벨로프되고, 비선택 비트 라인 BL2는 레퍼런스 셀(Reference cell)에 의해 특정한 전압 레벨로 디벨로프 된다. 여기에서는 선택된 셀의 상태가 '온' 이므로, 비선택 비트 라인 BL2 보다 선택 비트라인 BL1이 상대적으로 더 빠르게 디스챠아지(Discharge)되게 되는데 NVDRAM에서의 선택된 셀에 대한 데이터 독출 방법은 익히 알려진 사실이므로 여기에서는 생략한다. 상기 선택된 셀의 데이터 독출 동작 후, 비트라인 BL1과 BL2 가 감지를 위해서 충분히 디벨로프되면 상기 제 1 센스앰프부(440)의 전압감지신호(PiSAE)를 하이 레벨로 펄싱(Pulsing)하여 상기 서브비트라인(SBL1, SBL2)상의 전압을 감지하여 상기 로컬비트라인(LBL1, LBL2)을 디벨로프시킨다.
다음, 상기 로컬비트라인(LBL1, LBL2)이 특정 레벨로 디벨로프된 후, 상기 제 1 전압(LA)을 로우레벨로 천이시켜서 상기 로컬비트라인(LBL1, LBL2)을 각각 전원 전압 레벨과 접지 전압 레벨이 되도록하면 상기 선택된 셀의 데이터가 페이지 버퍼에 저장되게 된다. 동시에 기입 인에이블신호(W#)신호를 하이 레벨에서 로우 레벨로 천이시키고, 소정의 시간이 지난후 칼럼 어드레스 신호(CAS#)를 로우 레벨로 천이시키면서, 외부입력데이터를 데이터입력 핀(DIN Pin)에 인가하면 상기 칼럼 어드레스 신호(CAS#)에 동기되어 데이터입력인에이블신호(Din_en), 프리챠아지회로제어신호(PIFDBP), 그리고 소정의 제어신호(DTCPU, PiIOPP)가 활성화된다. 이에 따라, 상기 데이터입력 핀(DIN pin)에 인가된 외부입력데이터는 데이터전송라인(DB, DB#)과 데이터입출력라인(DIO, DIO#)을 통하여 입출력라인(IO, IO#)으로 전송되게 되고, 상기 칼럼 어드레스 신호(CAS#)에 의해 외부입력데이터전송신호(CSL)가 하이레벨로 천이되면, 상기 입출력라인(IO, IO#)의 데이터가 페이지 버퍼로 전달되게 된다.
여기에서, 도 7 의 타이밍도는 데이터경로선택신호(DRA0)가 로우 레벨이고, 선택된 셀의 데이터가 1(소거된 셀)이고, 외부입력데이터가 0 데이터일 경우에 대한 데이터 입력 타이밍 다이아그램인데, 이것과 상반되는 경우에도 상기 도 5 및 도 6 에 의거해서 그 동작을 충분히 알 수 있기 때문에 여기서는 자세한 설명을 생략한다. 또한, 상술한 바와같은 구성을 갖는 본 발명에 따른 불휘발성 반도체 메모리 장치는 하나의 비트 라인 쌍에 연결된 페이지 버퍼에 대해서만 설명하였는데, 본 발명은 하나 이상의 비트 라인 쌍에 연결된 하나 이상의 페이지 버퍼에서도 적용된다.
상기의 방법에 의해서, 외부 데이터를 페이지 버퍼에 인가함으로써, 선택된 워드 라인에 접속된 셀데이터와 외부에서 인가되는 데이터를 따로 저장하는 수단을 가질 필요가 없이, 하나의 페이지 버퍼에 원하는 데이터를 모두 저장할 수 있게 된다.
Claims (19)
- 전기적으로 데이터의 기입 및 독출, 그리고 소거가 가능하고, 디-램 버스에 직접적으로 접속되어 사용가능한 불휘발성 반도체 메모리 장치에 있어서, 외부로부터의 데이터입력인에이블신호(Din_en)에 응답하여 외부입력데이터를 데이터전송라인(DB,DB#)으로 출력하는 데이터입력구동부(100)와; 외부로부터 입력된 프리챠아지회로제어신호(PIFDBP) 및 데이터경로선택신호(DRA0)에 응답하여 상기 데이터전송라인(DB,DB#)을 통해 전달되는 상기 외부입력 데이터를 데이터입출력라인(DI0,DI0#)으로 출력하는 데이터스위칭부(200)와; 외부로부터의 데이터출력신호(DTCPU) 및 프리챠아지신호(PiLOPP)에 응답하여 상기 데이터입출력라인(DI0,DI03)을 통해 전달되는 상기 외부입력데이터를 입출력라인(I0,I0#)으로 출력하는 입출력라인구동부(300) 및; 입출력라인(I0,I0#)을 통해 전달되는 외부입력데이터를 입력받아 ㅈ저장하고, 저장된 상기 외부입력데이터를 출력하는 페이지버퍼부(400)를 포함하여, 상기 기입시, 상기 페이지 버퍼부(400)는 선택된 셀로부터 독출된 데이터를 감지함과 동시에 상기 외부입력데이터를 저장하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제1항에 있어서, 상기 데이터입력구동부(100)는, 상기 외부입력데이터를 저장하고 출력하는 데이터입력버퍼(110)와; 상기 데이터입력버퍼(110)로부터 상기 외부입력데이터를 입력받고, 상기 데이터입력신호인에이블신호(Din_en)에 응답하여 상기 외부입력데이터를 데이터전송라인(DB,DB#)으로 출력하는 데이터입력수단(120)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제2항에 있어서, 상기 데이터입력수단(120)은, 상기 데이터입력버퍼(110)에 입력단이 연결된 제1인버터(121)와; 상기 제1인버터(121)를 통해 상기 외부입력데이터를 입력받고, 상기 데이터입력인에이블신호(Din_en)를 입력받는 제1낸드게이트(122)와, 제1낸드게이트(122)의 출력단에 입력단이 연결된 제2인버터(124)와; 제2낸드게이트(123)의 출력단에 입력단이 연결된 제3인버터(125)와; 제 2 인버터(124)의 출력단자에 접속된 게이트단자 및 접지된 소오스단자를 가지는 제 1 N형 모오스 트랜지스터(126)와; 제 2 낸드게이트(123)의 출력단에 접속된 게이트단자와, 전원 전압을 인가받는 소오스단자 및 상기 제 1 N형 모오스 트랜지스터(126)의 드레인단자와 상호 접속된 드레인 단자를 가지는 제 1 P형 모오스 트랜지스터(127)와; 제 3 인버터(125)의 출력단에 접속된 게이트단자 및 접지된 소오스단자를 가지는 제 2 N형 모오스 트랜지스터(128)와; 제 1 낸드게이트(122)의 출력단에 접속된 게이트단자 및 접지된 소오스단자를 가지는 제 2N형 모오스 트랜지스터(128)와; 제 3인버터(125)의 출력단에 접속된 게이트단자 및 접지된 소오스단자를 가지는 제 2 N형 모오스 트랜지스터(128)와; 제 1낸드게이트(122)의 출력단에 접속된 게이트단자와, 전원전압을 인가받는 소오스단자 및 상기 제 2 N형 모오스 트랜지스터(128)의 드레인단자와 상호 접속된 드레인 단자를 가지는 제 2P형 모오스 트랜지스터(129)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 데이터스위칭부(200)는, 상기 프리챠아지회로제어신호(PIFDBP)에 응답하여 상기 데이터전송라인(DB,DB#)을 프리챠아지시키는 데이터전송라인프리챠아아지 수단(210)과; 상기 데이터전송라인(DB,DB#)으로부터의 상기 외부입력데이터를 입력받아 래치시키는 데이터래치수단(220)과; 상기 데이터전송라인(DB,DB#)으로부터의 상기 외부입력데이터를 입력받고, 상기 데이터경로선택신호(DRAO)에 응답하여 상기 외부입력데이터를 상기 데이터입출력라인(DIO,DIO#)으로 출력하는 데이터스위칭수단(230)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 4 항에 있어서, 상기 데이터전송라인프리챠아지수단(210)은, 프리챠아지회로제어신호(PIFDBP)를 인가받는 게이트단자와, 전원전압을 인가받는 소오스단자 및, 상기 데이터전송라인(DB,DB#)중, 일 데이터전송라인(DB,DB#)중, 다른 데이터전송라인(DB#)에 연결된 드레인단자를 가지는 제 4 P형 모오스 트랜지스터(212)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 4 항에 있어서, 상기 데이터래치수단(220)은, 상기 데이터전송라인(DB,DB#)중, 일 데이터전송라인(DB)에 접속된 제 1 래치수단(220a)과; 상기 데이터전송라인(DB,DB#)중, 다른 데이터전송라인(DB#)에 접속된 제 2 래치수단(220b)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 6 항에 있어서, 상기 제 1래치수단(220a)은, 상기 일 데이터전송라인(DB)에 연결된 입력단을 가지는 제 4 인버터(221)와; 상기 제 4인버터(221)의 출력단에 연결된 및, 상기 일 데이터전송라인(DB)에 연결된 출력단을 가지는 제 5 인버터(222)를 포함하는 것을 특징으로 하는 부휘발성 반도체 메모리 장치.
- 제 6항에 있어서, 상기 제 2 래치수단(220b)은, 상기 다른 데이터전송라인(DB#)에 연결된 입력단을 가지는 제 6 인버터와; 상기 제 6인버터(223)의 출력단에 연결된 입력단 및, 상기 다른 데이터전송라인(DB#)에 연겯된 출력단을 가지는 제 7인버터(224)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 4 항에 있어서, 상기 데이터스위칭수단(230)은, 상기 데이터경로선택신호(DRA0)를 입력받는 제 8인버터(231)와; 상기 제 8인버터(231)의 출력단에 연결된 게이트단자를 가지는 제 3N형 모오스 트랜지스터(232)와; 상기 데이터경로선택신호(DRA0)를 입력받는 게이트 단자와, 각각 상기 제 3 N형 모오스 트랜지스터(232)의 소오스단자 및 드레인단자와 상호접속된 소오스단자 및 드레인단자를 가지는 제 5P형 모오스 트랜지스터(233)와; 상기 데이터경로선택신호(DRA0)를 인가받는 게이트단자를 가지는 제 4N형 모오스 트랜지스터(234)와; 상기 제8인버터(231)의 출력단에 연결된 게이트 단자와 , 각각 상기 제 4N형 모오스 트랜지스터(234)의 소오스단자 및 드레인단자와 상호접속된 소오스단자 및 드레인단자를 가지는 제 6P형 모옷그 트랜지스터(235)와; 상기 제 8인버터(231)의 출력단에 연결된 게이트단자를 가지는 제 7 P형 모오스 트랜지스터(236)와; 상기 데이터경로선택신호(DRA0)를 인가받는 게이트단자와, 각각 상기 제 7P형 모오스 트랜지스터(236)의 소오스단자 및 드레인단자와 상호접속된 소오스단자 및 드레인단자를 가지는 제 5N형 모오스 트랜지스터(237)와; 상기 데이터경로선택신호(DRA0)를 인가받는 게이트단자를 가지는 제 8P형 모오스 트랜지스터(238)와; 상기 제 8인버터(231)의 출력단에 연결되는 게이트단자와, 각각 상기 제 8P형 모오스 트랜지스터(238)의 소오스단자 및 드레인단자와 상호접속된 소오스단자 및 드레인단자를 가지는 제 6N형 모오스 트랜지스터(239)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 입출력라인구동부(300)는, 상기 데이터출력신호(DTCPU)를 입력받는 제9 인버터(301)와; 일 데이터입출력라인(DI0#)으로부터의 상기 외부입력데이터를 입력받고, 상기 데이터출력신호(DTCPU)에 응답하여 외부입력데이터를 출력하는 제 1 노어게이트(302)와; 다른 데이터입출력라인(DI0)으로부터의 상기 외부입력데이터를 입력받고, 상기 데이터출력신호(DTCPU)에 응답하여 외부입력데이터를 출력하는 제 1 노어게이트(302)와; 다른 데이터입출력라인(DI0)으로부터의 상기 외부입력데이터를 입력받고, 상기 데이터출력신호(DTCPU)에 응답하여 상기 외부입력데이터를 출력하는 제 2 노어게이트(303)와; 상기 제 1 노어게이트(302)의 출력단에 연결된 입력단을 가지는 제 10인버터(304)와; 상기 제 2노어게이트(303)의 출력단에 연결된 입력단을 가지는 제 11인버터(305)와; 상기 제 2노어게이트(303)의 출력단에 연결되는 게이트단자와, 전원전압을 인가받는 게이트단자를 가지는 제 9P형 모오스 트랜지스터(306)와; 상기 제 10 인버터(304)의 출력단에 연결되는 게이트단자와, 상기 제 9P형 모오스 트랜지스터(306)의 드레인단자와 상호접속되는 드레인단자 및, 접지된 소오스단자를 가지는 제 7N형 모오스 트랜지스터(307)와; 상기 제 1노어게이트(302)의 출력단에 연결되는 게이트단자와, 전원전압을 인가받는 소오스단자를 가지는 제 10P형 모오스 트랜지스터(308)와; 상기 제 11 인버터(305)의 출력단에 연결되는 게이트단자와, 상기 제 10P형 모오스 트랜지스터(308)의 드레인단자와 상호접속되는 드레인단자 및 접지된 소오스단자를 가지는 제 8N형 모오스 트랜지스터(309)와; 상기 제 9P형 모오스 트랜지스터(306)의 드레인단자 및 제 10P형 모오스 트랜지스터(308)의 드레인단자에 각각 연결된 입출력라인(IO,IO#)과; 상기 입출력라인(IO,IO#)의 사이에 연결되어 상기 입출력라인(IO,IO#)을 프리챠아지 및 등화시키는 입출력라인프리챠아지등화부(310)와; 상기 입출력라인프리챠아지등화부(310)에 연결되어 프리챠아지전압을 발생하는 프리챠아지전압발생부(320)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 10항에 있어서, 상기 입출력라인프리챠아지등화부(310)는, 상기 프리챠아지신호(PiLOPP)를 인가받는 제 12 인버터(311)와; 상기 제12인버터(311)의 출력단에 연결되는 게이트단자와, 상기 입출력라인(IO,IO#)에 연결된 소오스 및 드레인단자를 가지는 제 11P형 모오스 트랜지스터(312)와; 상기 프리챠아지신호(PiLOPP)를 인가받는 게이트단자와, 상기 입출력라인(IO,IO#)에 연결된 소오스 및 드레인단자를 가지는 제 9N형 모오스 트랜지스터(313)와; 상기 9N형 모오스 트랜지스터(313)의 게이트단자와 상호접속되는 게이트단자와, 상기 입출력라인(IO,IO#)중, 일 입출력라인(IO)에 연결된 드레인단자를 가지는 제 10N형 모오스 트랜지스터(314)와; 상기 제 9N형 모오스 트랜지스터(313)의 게이트단자와 상호접속되는 게이트단자와, 상기 제 10N형ㅁ 모오스 트랜지스터(314)와; 상기 제 9N형 모오스 트랜지스터(313)의 게이트단자와 상호접속되는 게이트단자와, 상기 제 10N형 모오스 트랜지스터 (314)의 소오스단자와 상호접속되는 소오스단자 및, 상기 입출력라인(IO,IO#)중, 다른 입출력라인(IO#)에 연결된 드레인단자를 가지는 제 11N형 모오스 트랜지스터(315)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 1 항에 있어서,상기 페이지버퍼부(400)는, 외부로부터 인가된 외부입력데이터가 전송되는 하나의 비트라인(B/L1, B/L2)쌍과; 외부로부터 소정 레벨의 전압을 인가받아 선택된 셀의 소거시 상기 하나의 비트라인(B/L1, B/L2)쌍에 인가된 고전압을 차단하는 고전압전달방지부(410)와; 외부로부터 인가된 프리챠아지전압(VSBL)을 입력받고, 마찬가지로 외부로부터 입력된 서브비트라인프리챠아지신호(PiSBLPo#, PiSBLPe#) 및 서브비트라인등화신호(PiSBLEQ#)에 응답하여 상기 프리챠지전압(VSBL)을 상기 하나의 비트라인(B/L1, B/L2)쌍과 연결된 서브비트라인(SBL1, SBL2)으로 출력하고, 상기 서브비트라인(SBL1, SBL2)을 등화시키는 제 1 프리챠아지등화부(420)와; 외부로부터 소정 레벨의 전압(PiIOS0, PiIOSe)을 인가받고, 이에 응답하여 상기 서브비트라인(SBL1, SBL2)과 상기 서브비트라인(SBL1, SBL2)과 연결된 로컬비트라인(LBL1, LBL2)과의 사이를 전기적으로 연결 또는 격리시키는 격리부(430)와; 외부로부터 소정 레벨의 센스앰프전압(VSA) 및 전압감지신호(PiSAE)를 입력받고, 이에 응답하여 상기 서브비트라인(SBL1, SBL2)의 전압을 감지하여 상기 로컬비트라인(LBL1, LBL2)의 전압을 디벨로프시키는 제 1 센스앰프부(440)와; 외부로부터 인가된 소정 레벨의 제 1 및 제 2 전압(LA, LA#)에 응답하여 상기 제 1 센스앰프부에 의해 디벨로프된 로컬비트라인(LBL1, LBL2)의 전압을 증폭하는 제 2 센스앰프부(450)와; 외부로부터 소정 레벨의 상기 제 1 전압(LA)을 입력받고, 마찬가지로 외부로부터 입력된 로컬비트라인프리챠아지신호(PiSAEQ#) 및 로컬비트라인등화신호(PiSAEQ)에 응답하여, 상기 외부로부터 인가되 제 1 전압(LA)을 상기 로컬비트라인(LBL1, LBL2)으로 전송하고 등화시키는 제 2 프리챠아지등화부(460)와;외부로부터 외부입력데이터를 입력받고, 마찬가지로 외부로부터 외부입력데이터전송신호(CSL)를 인가받아 상기 외부입력데이터를 페이지버퍼로 전송하는 데이터전송부(470)를 포함하여 선택된 셀로부터 독출된 데이터 및 외부로부터 입력된 외부입력데이터를 함께 저장하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 12 항에 있어서,상기 고전압전달방지부(410)는, 상기 하나의 비트라인(B/L1, B/L2)쌍 중, 일 비트라인(B/L1)상에 전류통로가 직렬연결되는 전류통로 및, 외부로부터 소정 레벨을 갖는 제 1제어신호(BLSHF1)를 인가받는 게이트를 가지는 제 1 공핍형 N 모오스 트랜지스터(411)와;상기 하나의 비트라인(B/L1, B/L2)쌍 중, 다른 비트라인(B/L2)상에 전류통로가 직렬연결되는 전류통로 및, 상기 제 1제어신호(BLSHF1)를 인가받는 게이트를 가지는 제 2 공핍형 N 모오스 트랜지스터(412)와;상기 일 비트라인(B/L1)상에 전류통로가 직렬연결되는 전류통로 및, 외부로부터 소정 레벨을 갖는 제 2제어신호(BLSHF2)를 인가받는 게이트를 가지는 제 3 공핍형 N 모오스 트랜지스터(413)와;상기 다른 비트라인(B/L2)상에 전류통로가 직렬연결되는 전류통로 및, 외부로부터 소정 레벨을 가지는 제 4 공핍형 N 모오스 트랜지스터(414)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 12 항에 있어서,상기 제 1 프리챠아지등화부(420)는, 상기 서브비트라인(SBL1, SBL2)중 일서브비트라인(SBL1)에 연결되는 소오스단자와, 상기 프리챠지전압(VSBL)을 인가받는 드레인단자 및, 상기 일 서브비트라인프리챠아지신호(PiSBLPo#)를 인가받는 게이트단자를 가지는 제 12P형 모오스 트랜지스터(421)와; 상기 서브비트라인(SBL1,SBL2)중 , 다른 서브비트라인(SBL2)에 연결되는 소오스단자와, 상기 프리챠지전압(VSBL)을 인가받는 드레인단자 및, 상기 다른 서브 비트라인프리챠아지지신호(PiSBLPe#)를 인가받는 게이트단자를 가지는 제 13P형 모오스 트랜지스터(422)와; 상기 일 서브비트라인(SBL1)에 연결되는 소오스단자와, 상기 다른 서브비트라인(SBL2)에 연결되는 드레인단자 및, 상기 서브비트라인등화신호(PiSBLEQ#)를 인가받는 게이트단자를 가지는 제 14P형 모오스 트랜지스터(423)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 12 항에 있어서,상기 격리부(430)는, 상기 일 서브비트라인(SBL1)상에 전류통로가 직렬 연결되는 전류통로와, 상기 제 2격리신호(PiIOSe)를 인가받는 게이트를 가지는 제 13N형 모오스 트랜지스터 (432)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 10 항 또는 제 12 항에 있어서, 상기 제 1 센스앰프부(440)는, 상기 일 서부비트라인(SBL1)에 접속된 게이트 단자를 가지는 제 14N형 모오스 트랜지스터(441)와; 외부로부터의 전압감지신호(PiSAE)를 인가받는 게이트단자와, 외부로부터 센스앰프전압(VSA)을 인가받는 소오스단자 및, 상기 제 14 N형 모오스 트랜지스터(441)의 드레인단자와 상호접속된 드레인단자를 가지는 제 15N형 모오스 트랜지스터(442)와;상기 다른 서브비트라인(SBL2)에 접속된 게이트단자를 가지는 제 16N형 모오스 트랜지스터(443)와; 상기 전압감지신호(PiSAE)를 인가받는 게이트단자와, 상기 센스앰프전압(VSA)을 인가받는 소오스단자 및, 상기 제 16N형 모오스 트랜지스터(443)의 드레인단자와 상호접속된 드레인단자를 가지는 제 17N형 모오스 트랜지스터(444)를 포함하고, 상기 제 14, 제 15, 제 16 및 제 17 N형 모오스 트랜지스터들(441, 442, 443,444)의 구동 능력은 상기 입출력라인구동부(300)의 상기 제 9 및 제 10 P형 모오스 트랜지스터들(306,308)과 상기 제 7 및 제 8 N형 모오스 트랜지스터들(307,309)의 구동 능력보다 상대적으로 작은 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 12 항에 있어서,상기 제 2 센스앰프부(450)는, 상기 로컬비트라인(LBL1,LBL2)중, 일 로컬비트라인(LBL1)에 연결되는 드레인단자와, 다른 로컬비트라인(LBL2)에 연결되는 게이트단자 및, 상기 제 2저압(LA#)을 인가받는 소오스단자를 가지는 제 18N형 모오스 트랜지스터(451)와; 상기 다른 로컬비트라인(LBL2)에 연결되는 드레인단자와, 상기 일 로컬비트라인(LBL1)에 연결된는 게이트단자 및, 상기 제 1 전압(LA)을 인가받는 소오스단자를 가지는 제 16P형 모오스 트랜지스터(454)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 12 항에 있어서,상기 제 2 프리챠아지등화부(460)는, 상기 로컬비트라인(LBL1,LBL2)중, 일로컬비트라인(LBL1)에 연결되는 드레인단자와, 상기 제 1 전압(LA)을 인가받는 소오스단자 및, 상기 로컬비트라인프리챠아지신호(PiSAEQ#)를 인가받는 게이트단자를 가지는 제 17P형 모오스 트랜지스터(461)와; 상기 로컬비트라인(LBL1,LBL2)중, 다른 로컬비트라인(LBL2)에 연결되는 드레인단자와, 상기 제 17P형 모오스 트랜지스터(461)으 소오스단자와 상호접속되어 상기 제 1 전압(LA)을 인가받는 소오스단자 및, 상기 로컬비트라인프리챠아지신호(PISAEQ#)를 인가받는 게이트단자를 가지는 제 18P형 모오스 트랜지스터(462)와; 상기 일 로컬비트라인(LBL1)에 연결되는 드레인단자와, 상기 다른 로컬비트라인(LBL2)에 연결되는 소오스단자 및 상기 로컬비트라인등화신호(POiSAEQ)를 인가받는 게이트단자를 가지는 제 20N형 모오스 트랜지스터(463)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 12 항에 있어서,상기 데이터전송부(470)는, 상기 일 로컬비트라인(LBL1)에 연결되는 드레인단자와, 상기 입출력라인(IO,IO#)중, 일 입출력라인(IO)에 연결되는 소오스단자 및, 외부로부터 외부입력데이터전송신호(CSL)를 입력받는 게이트단자를 가지는 제 21 N형 모오스 트랜지스터(471)와; 상기 다른 로컬비트라인(LBL1)에 연결되는 드레인단자와, 상기 입출력라인(IO,IO#)중, 다른 입출력라인(IO#)에 연결되는 소오스단자 및, 상기 외부입력데이터전송신호(CSL)를 입력받는 게이트단자를 가지는 제 21 N형 모오스 트랜지스터(471)와; 상기 다른 로컬비트라인(LBL1)에 연결되는 드레인단자와, 상기 입출력라인 (IO,IO#)중, 다른 입출력라인(IO#)에 연결되는 소오스단자 및 상기 외부입력데이터전송신호(CSL)를 입력받는 게이트단자를 가지는 제 22N형 모오스 트랜지스터(472)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
Priority Applications (1)
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| KR1019960051683A KR100225759B1 (ko) | 1996-11-02 | 1996-11-02 | 불휘발성 반도체 메모리장치 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019960051683A KR100225759B1 (ko) | 1996-11-02 | 1996-11-02 | 불휘발성 반도체 메모리장치 |
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| Publication Number | Publication Date |
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Family Applications (1)
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| KR100557571B1 (ko) * | 1998-12-30 | 2006-05-16 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 데이터 버스라인 프리차지 장치 |
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1996
- 1996-11-02 KR KR1019960051683A patent/KR100225759B1/ko not_active IP Right Cessation
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| KR19980033874A (ko) | 1998-08-05 |
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