KR100313731B1 - 데이터버스에서의 데이터 트랜스퍼를 가속시키는 클램프회로를구비한 반도체 집적회로장치 - Google Patents

데이터버스에서의 데이터 트랜스퍼를 가속시키는 클램프회로를구비한 반도체 집적회로장치 Download PDF

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Abstract

반도체 메모리장치는 극히 짧은 기간에 데이터버스 (GIOT/GION)에 데이터비트를 인가하고, 제 1 클램프회로 (15), 제 2 클램프회로 (16), 그리고 프리차지회로 (14)는, 1.0 V 의 정전압선과 상기 데이터버스 사이와, 2.0 V 의 2개의 전원선 및 접지레벨과 상기 데이터버스 사이와, 그리고 상기 데이터버스의 데이터선 사이에 접속되고, 여기서 프리차지회로 (14)는 한 데이터비트에 대한 데이터 트랜스퍼와 다른 데이터비트에 대한 다음 데이터 트랜스퍼 사이에 1.2 V 정도의 클램프전압에서 상기 데이터선의 평형을 유지시키고, 제 2 클램프회로 (16)는 연속적인 데이터 트랜스퍼를 가속시키도록 상기 데이터선에서의 진폭을 좁게 한다.

Description

데이터버스에서의 데이터 트랜스퍼를 가속시키는 클램프회로를 구비한 반도체 집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE HAVING CLAMP CIRCUIT FOR ACCELERATING DATA TRANSFER ON DATA BUS}
본 발명은, 예컨대, 반도체 메모리장치와 같은 반도체 집적회로장치, 특히, 데이터버스에서의 데이터 트랜스퍼를 가속시키는 클램프회로를 구비한 반도체 집적회로장치에 관한다.
반도체 메모리장치의 메모리셀은 소규모화를 통해 증가되었고, 이에 따라, 메모리셀의 구성요소인 전계효과 트랜지스터는 소형화된다. 소형 전계효과 트랜지스터는 얇은 게이트 산화층을 갖고, 상기 게이트 산화층은 이전세대의 게이트 전위하에서 손상받기가 훨씬 쉽다. 이러한 이유로, 전원전압은 낮춰진다.
도 1 은 종래 반도체 메모리장치를 도시한다. 종래 반도체 메모리장치는, 복수의 메모리뱅크 (1/2), 복수의 데이터뱅크 (1/2) 사이에 공유된 한 쌍의 데이터선 (GIOT/GION), 그리고 데이터선 (GIOT/GION)에 접속된 데이터 증폭기 (3)를 포함한다. 도 1 에 도시되어 있지 않지만, 복수의 메모리셀은 메모리뱅크 (1/2) 내에 포함되어 있어서, 디지트선 쌍 (LIOT/LION)에 선택적으로 접속된다. 메모리뱅크 (1/2)는 트랜스퍼 게이트 (1a/2a)를 더 구비하고, 각 쌍의 디지트선 (LIOT/LION)은 트랜스퍼 게이트와 선택된 메모리셀 사이에서 데이터신호와 상보 데이터신호를 전한다. 상기 데이터신호 및 상보 데이터신호는 데이터비트를 나타내고, 상기 데이터비트는 상기 메모리셀 중 하나에 저장된다.
종래 반도체 메모리장치는 데이터선 (GIOT/GION)에 접속된 프리차지회로 (4) 및 클램프회로 (5)를 더 포함한다. 프리차지회로 (4)는 p채널 인핸스먼트형 전계효과 트랜지스터 (Qp1)에 의해 실행되고, p채널 인핸스먼트형 전계효과 트랜지스터 (Qp1)는 데이터선 (GIOT, GION) 사이에 도전채널을 제공하기 위한 제어신호 (PIO)에 반응한다. 클램프회로 (5)는 전원선 (VCC)과 데이터선 (GIOT/GION) 사이에 접속된 2개의 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn1/Qn2)를 구비한다. 제어신호 (RASB, PEN)는 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn1/Qn2)의 게이트 전극에 인가되고, n채널 인핸스먼트형 전계효과 트랜지스터 (Qn1/Qn2)는 제어신호 (RASB/PEN)의 전압레벨에 따라 온(on) 상태 및 오프(off) 상태 사이에서 변경된다. 이러한 이유로, 클램프회로 (5)는 데이터선 (GIOT/GION)을 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn1/Qn2)의 임계값 (Vt) 만큼 정(positive)의 전원전압 (Vcc) 보다 더 작은 하이레벨(high level)로풀업(pull up)한다. 이 때, 정의 전원전압 (Vcc)는 2V이고, 임계값 (Vt)은 0.5V 이다. 상기 하이레벨은 1.5V 이다.
종래 반도체 메모리장치는, 판독/기입 데이터버스 (RWBST/RWBSN), 입/출력회로 (6), 그리고 데이터핀 (7)을 더 포함한다. 판독/기입 데이터버스 (RWBST/RWBSN)는 데이터 증폭기 (3)와 입/출력회로 (6) 사이에 접속되고, 데이터핀 (7)은 입/출력회로 (6)에 접속된다. 입/출력회로 (6)는 판독/기입 데이터버스 (RWBST/RWBSN)에서의 전위차로부터 출력 데이터신호를 생성하여, 출력 데이터신호를 데이터핀 (7)에 인가한다. 입력 데이터신호는 상기 데이터핀에 인가되고, 입/출력회로 (6)는 상기 입력 데이터신호로부터 판독/기입 데이터버스 (RWBST/RWBSN)에서의 전위차를 생성한다.
데이터비트를 액세스하기 위하여, 메모리셀이 메모리뱅크 (1/2)로부터 선택되고, 상기 데이터비트는 디지트선 (LIOT/LION) 사이에서 전위차를 생성한다. 연관된 트랜스퍼 게이트 (1a/2a)는 온상태로 되고, 디지트선 (LIOT/LION)은 트랜스퍼 게이트 (1a/2a)를 통해 각각 데이터선 (GIOT/GION)에 접속된다. 그 때, 데이터선 (GIOT/GION) 중의 하나가 로우레벨(low level)로 풀다운(pull down)된다. 이 때, 상기 로우레벨은 대략 0.8V 이다. 데이터선 (GIOT/GION) 상에서 전위차가 생겨, 데이터 증폭기 (3)로 전해진다. 데이터 증폭기 (3)는 판독/기입 데이터버스 (RWBST/RWBSN)에서의 데이터신호를 생성하기 위하여 데이터선 쌍 (GIOT/GION)에서의 전위차에 반응한다.
종래 반도체 메모리장치에서는 데이터선 (GIOT/GION) 사이의 전위차를 발생시키기 위해 오랜 시간이 걸린다고 하는 문제가 생긴다. 처음에, 클램프회로 (5)는 데이터선 (GIOT/GION)을 1.5V 로 유지하고, 데이터선 (GIOT/GION) 중 하나는 0.8V 로 풀다운된다. 전위감쇠는 0.7V 이고, 종래 반도체 메모리장치는 넓은 전위감쇠를 위해 4 나노초(nanosecond)를 필요로 한다.
다른 종래 반도체 집적회로장치는 특개평 제1-192081 및 4-38697호 공보에 기재되어 있다. 특개평 제1-192081호 공보에는, 데이터선 사이의 전위차를 소정값 내로 제한하도록 상기 데이터선 사이에 접속된 클램프회로가 개시되어 있고, 상기 데이터선은 전원전압 (Vcc)의 절반 정도에서 강제 클램핑된다. 상기 전원전압 (Vcc)이 2.0V 이면, 상기 데이터선은 1.0V로 클램핑된다. 그러나, 데이터선에서의 전위레벨이 1.1V 아래로 감쇠될 때, 관통전류가 데이터 증폭기 내에 흘러, 상당한 전류가 소비된다.
특개평 제4-38697호 공보에는, 데이터선 쌍을 풀업하는 풀업회로, 상기 데이터선을 소정의 전위레벨로 클램핑하는 클램프회로, 그리고 차동증폭을 통해 상기 데이터선 쌍에서의 데이터를 독출하는 차동증폭기가 개시되어 있다. 그러나, 상기 공보는 소진폭(narrow amplitude)에 대해서는 언급하고 있지 않다. 상기 데이터선 쌍은 처음에 구성요소인 전계효과 트랜지스터의 임계값 만큼 전원전압레벨 (Vcc) 보다 더 낮은 전압레벨로 조정된다.
따라서, 특개평 제1-192081호 공보에 기재된 종래 반도체 집적회로장치는 극초대규모 집적에서 적합하지 않은데, 그 이유는 소비전류가 너무 크기 때문이다. 다른 공보에 개시된 종래 반도체 집적회로장치는 시리얼 방식으로 데이터 트랜스퍼를 가속시킬 수 없는데, 그 이유는 데이터신호가 데이터선을 폭넓게 스윙(swing)할 것으로 예상되기 때문이다.
따라서 본 발명의 중요한 목적은, 데이터버스를 따라 고속으로 데이터신호를 트랜스퍼하는 반도체 집적회로장치를 제공하는 것이다.
본 발명의 일태양에 따라, 데이터를 나타내는 데이터신호의 수신을 위한 목적지, 상기 데이터를 생성하기 위한 데이터 소스, 상기 데이터 소스와 목적지 사이에 접속되고 상기 데이터신호를 전위차의 형태로 상기 데이터 소스로부터 목적지로 전하기 위한 제 1 데이터선 및 상기 제 1 데이터선과 쌍을 이루는 제 2 데이터선을 포함하는 데이터버스, 제 1 전압의 소스와 상기 제 1 및 제 2 데이터선 사이에 접속된 제 1 클램프회로, 그리고 상기 제 1 전압의 전위레벨보다 더 높은 제 2 전압의 소스, 제 1 및 제 2 데이터선, 그리고 상기 제 1 전압의 전위레벨보다 더 낮은 제 3 전압의 소스 사이에 접속되고 상기 제 1 및 제 2 데이터선에서의 데이터신호를 발생시키기 위하여 상기 제 1 전압과 제 2 전압 사이의 소정의 전위레벨로 상기 제 1 및 제 2 데이터선 중의 하나를 클램핑하는 제 2 클램프회로를 포함하는 반도체 집적회로장치가 제공된다.
본 반도체 메모리장치의 특징 및 장점은 첨부도면과 관련한 다음의 기술로부터 더 명확하게 이해될 것이다.
도 1 은 종래 반도체 메모리장치를 도시하는 회로도이다.
도 2 는 본 발명에 따른 반도체 메모리장치를 도시하는 회로도이다.
도 3 은 파이프라인 액세스와 순차적 열 액세스를 복합하여 도시한 타이밍차트이다.
도 4 는 반도체 메모리장치에 포함된 제 2 클램프회로에 의해 제공된 전류통로를 도시하는 회로도이다.
도 5 는 디지트선 및 데이터선에서의 전위변동을 서로 다른 클램프 전압에서 도시하는 그래프이다.
도 6 은 본 발명에 따른 다른 반도체 메모리장치에 포함된 다른 프리차지회로의 구성을 도시하는 회로도이다.
도 7 은 본 발명에 따른 또다른 반도체 메모리장치에 포함된 다른 데이터 증폭기의 구성을 도시하는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 2, 11, 12 : 메모리뱅크 (memory bank)
1a, 2a, 11b, 12b : 트랜스퍼 게이트 (transfer gate)
3 : 데이터 증폭기 4, 14, 50 : 프리차지회로
5 : 클램프회로 (clamp circuit) 6, 17 : 입/출력회로
7, 18 : 데이터핀 (data pin) 11a, 12a : 메모리셀
11c, 12c : 센스 증폭기 11d, 12d : 행 어드레스 디코더
11e, 12e : 열 어드레스 디코더 11f, 12f : 열 선택기(column selector)
13, 60 : 데이터 증폭기 15 : 제 1 클램프회로
16 : 제 2 클램프회로 51 : 인버터
61 : 차동 증폭기
도 2 를 참조하면, 반도체 메모리장치는 반도체 칩 (10) 상에 제조된다.반도체 메모리장치는, 복수의 메모리뱅크 (11/12), 상기 복수의 데이터뱅크 (11/12) 사이에 공유된 한 쌍의 데이터선 (GIOT/GION), 그리고 데이터선 (GIOT/GION)에 접속된 데이터 증폭기 (13)를 포함한다. 메모리뱅크 (11/12)는 배치가 서로 유사하여, 메모리뱅크 (11) 만이 상세히 도시되어 있다. 복수의 메모리셀 (11a/12a)은 각 메모리뱅크 (11/12)에 포함되어 있고, 각각 데이터비트를 저장한다. 메모리셀 (11a/12a)은 디지트선 쌍 (DGT1...DGTn)에 선택적으로 접속되고, 데이터비트는 연관된 디지트선 쌍 (DGT1/DGTn)에서의 전위차를 생성한다.
메모리뱅크 (11/12)는, 트랜스퍼 게이트 (11b,12b), 센스 증폭기 (11c/12c), 행 어드레스 디코더 (11d/12d), 열 어드레스 디코더 (11e/12e), 열 선택기 (11f/12f), 그리고 데이터선 쌍 (LION/LIOT)을 더 포함한다. 내부 행 어드레스 신호는 행 어드레스 디코더 (11d/12d)에 인가되고, 행 어드레스 디코더 (11d/12d)는 메모리셀 (11a/12a)을 디지트선 쌍 (DGT1-DGTn)에 선택적으로 접속한다. 그 때, 상기 데이터비트는 상기 선택된 메모리셀 (11a/12a)과 그 연관된 디지트선 쌍 (DGT1-DGTn) 사이에서 트랜스퍼된다. 각 데이터비트는 데이터신호 (D1)와 상보 데이터신호 (CD1) 사이의 전위차로 표현된다. 디지트선 쌍 (DGT1-DGTn)은 센스 증폭기 (11c/12c)와 상기 선택된 메모리셀 (11a/12a) 사이에서 데이터신호 (D1)와 상보 데이터신호 (CD1)를 전하고, 센스 증폭기 (11c/12c)는 연관된 디지트선 쌍 (DGT1 내지 DGTn)에서의 전위차의 크기를 증가시킨다. 증가된 전위차는 센스 증폭기 (11c/12c)로부터 열 선택기 (11f/12f)로 인가된다. 내부열 어드레스 신호는 열 어드레스 디코더 (11e/12e)에 의해 디코딩되고, 열 어드레스 디코더 (11e/12e)는, 열 선택기 (11f/12f)가 데이터비트를 선택된 디지트선 쌍 (DGT1/DGTn)으로부터 데이터선 쌍 (LION/LIOT)을 통해 트랜스퍼 게이트 (11b/12b)로 트랜스퍼하게 한다. 트랜스퍼 게이트 (11b/12b)는, 선택된 데이터선 쌍 (LION/LIOT)을 데이터선 쌍 (GION/GIOT)에 접속하도록 내부 뱅크 어드레스신호에 반응한다.
반도체 메모리장치는, 데이터선 (GION 및 GIOT) 사이에 접속된 프리차지회로 (14), 정의 정전압선 (Vcc/2)과 데이터선 (GION/GIOT) 사이에 접속된 제 1 클램프회로 (15), 정의 전원선 (Vcc)과 데이터선 (GION/GIOT) 사이 뿐만 아니라 데이터선 (GION/GIOT) 및 접지선 (GND)과 내부 제어신호를 순차적으로 생성하는 제어신호 발생기 (GT) 사이에 접속된 제 2 클램프회로 (16)를 더 포함한다. 이 때, 정의 전원선 (Vcc)은 2.0V 로 조정되고, 정의 정전압선 (Vcc/2)은 정의 전원선 (Vcc)의 절반인 정의 정전압을 제 1 클램프회로 (15)에 인가한다.
프리차지회로 (14)는 p채널 인핸스먼트형 전계효과 트랜지스터 (Qp11)에 의해 실행되고, p채널 인핸스먼트형 전계효과 트랜지스터 (Qp11)는 데이터선 (GIOT 및 GION) 사이에서 도전채널을 생성하도록 프리차지 제어신호 (PIO)에 반응한다. p채널 인핸스먼트형 전계효과 트랜지스터 (Qp11)는 정의 정전압레벨 (Vcc/2)과 동일한 프리차지레벨에서 데이터선 (GION 및 GIOT)의 평형을 유지시킨다.
클램프회로 (15)는 2개의 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn11/Qn12)를 포함한다. n채널 인핸스먼트형 전계효과 트랜지스터(Qn11/Qn12)는 정의 정전압선 (Vcc/2)에 접속된 각각의 드레인 노드와 데이터선 (GIOT/GION)에 접속된 각각의 소스 노드를 구비한다. 제어신호 (RASB 또는 PEN)는 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn11/Qn12)의 게이트전극에 선택적으로 인가된다. 제조자는 사용자의 요구에 따라 제어신호 (RASB, PEN) 중의 하나를 발생시키도록 제어신호 발생기 (GT)를 설계한다. 제어신호 (RASB)는 행 어드레스 시스템에서의 제어신호 중의 하나이고, 제어신호 (PEN)는 '파이프라인 이네이블 신호'라고 하는 열 어드레스 시스템에서의 제어신호 중의 하나이다. n채널 인핸스먼트형 전계효과 트랜지스터 (Qn11/Qn12)는 정의 정전압선 (Vcc/2)으로부터 데이터선 (GIOT/GION)까지 도전채널을 생성하도록 제어신호 (RASB/PEN)에 반응한다. 결과적으로, 제 1 클램프회로 (15)는 정의 정전압레벨 (Vcc/2), 즉, 1.0V 로 데이터선 (GIOT/GION)을 클램핑한다.
제 2 클램프회로 (16)는, 정의 전원전압선 (Vcc)과 데이터선 (GIOT/GION) 사이에 접속된 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn13/Qn14), 데이터선 (GIOT)과 접지선 (GND) 사이에 접속된 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn15/Qn16/Qn17)의 직렬조합, 그리고 다른 데이터선 (GION)과 접지선 (GND) 사이에 접속된 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn18/Qn19/Qn20)의 직렬조합을 포함한다. 선택된 제어신호 (RASB 또는 PEN)는, n채널 인핸스먼트형 전계효과 트랜지스터 (Qn13/Qn14)의 게이트전극과 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn15/Qn18)의 게이트전극에 인가되고, 상기 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn13/Qn14/Qn15/Qn18)는 제어신호 (RASB/PEN)의 전위레벨에 따라온상태와 오프상태 사이에서 변경된다. n채널 인핸스먼트형 전계효과 트랜지스터 (Qn16/Qn17/Qn19/Qn20)는 그 게이트전극에 접속된 각각의 드레인 노드를 구비하여, 다이오드 역할을 한다.
제 1 클램프회로 (15)는 데이터 액세스의 초기 단계에서 데이터선 (GIOT/GION)을 1.0V 로 클램핑한다. 제어신호 (RASB/PEN)가 제 2 클램프회로 (16)를 액티브로 할 때, 데이터선 (GIOT/GION)은 1.2V 로 클램핑된다. 상기 클램프회로 (15/16)의 회로동작은 이후에 상세히 기술될 것이다.
반도체 메모리장치는, 판독/기입 데이터버스 (RWBST/RWBSN), 입/출력회로 (17), 그리고 데이터핀 (18)을 더 포함한다. 판독/기입 데이터버스 (RWBST/RWBSN)는 데이터 증폭기 (13)와 입/출력회로 (17) 사이에 접속되고, 데이터핀 (18)은 입/출력회로 (17)에 접속된다. 입/출력회로 (17)는 판독/기입 데이터버스 (RWBST/RWBSN)에서의 전위차로부터 출력 데이터신호를 생성하여, 상기 출력 데이터신호를 데이터핀 (18)에 인가한다. 입력 데이터신호는 데이터핀 (18)에 인가되고, 입/출력회로 (17)는 입력 데이터신호로부터 판독/기입 데이터버스 (RWBST/RWBSN)에서의 전위차를 생성한다.
도 3 을 참조하여 두 종류의 독출 시퀀스에 대해 아래에 기술한다. 제어신호 (PEN)는 제 1 종류의 독출 시퀀스에서 사용되고, 제어신호 (RASB)는 제 2 종류의 독출 시퀀스에서 사용된다. 두 종류의 독출 시퀀스는 복합하여 도 3 에 도시된다.
데이터선 (GIOT/GION)은 이미 1.0V 로 프리차지되어 있다. 행 어드레스스트로브 신호 (RASB)가 하이레벨로부터 로우레벨로 변화할 때, n채널 인핸스먼트형 전계효과 트랜지스터 (Qn11/Qn12)는 오프되고, n채널 인핸스먼트형 전계효과 트랜지스터 (Qn13/Qn14 및 Qn15/Qn18)도 오프된다. 그 결과, 제 1 클램프회로 (15)는 정의 정전압선 (Vcc/2)으로부터 데이터선 쌍 (GION/GIOT)을 분리시키고, 제 2 클램프회로 (16)는 정의 전원선 (Vcc)으로부터 데이터선 쌍 (GION/GIOT)을 분리시킨다.
제어신호 (RASB)는 행 어드레스 디코더 (11d/12d)가 내부 행 어드레스신호를 디코딩하게 하고, 데이터비트는 선택된 메모리셀 (11a/12a)로부터 연관된 디지트선 쌍 (DGT1-DGTn)으로 독출된다. 센스 증폭기 (11c/12c)는 상기 데이터비트를 나타내는 전위차의 크기를 증가시킨다. 열 어드레스 디코더 (11e/12e)가 내부 열 어드레스 신호를 디코딩하여 열 선택기 (11f/12f)는 선택된 디지트선 쌍을 연관된 데이터선 쌍 (LION/LIOT)에 각각 접속한다. 트랜스퍼 게이트 (11b/12b)는 데이터선 쌍 (LIOT/LION)으로부터 데이터선 쌍 (GIOT/GION)으로 독출 데이터비트 (DB1/DB2...)를 트랜스퍼하도록 선택적으로 온상태로 하고, 프리차지 제어신호 (PIO)는 순차적 열 액세스 중에 인액티브(inactive) 하이레벨로 유지된다. 트랜스퍼 게이트 (11b)는 연관된 데이터선 쌍 (LION/LIOT)으로부터 데이터선 쌍 (GION/GIOT)으로 독출 데이터비트 (DB1)를 트랜스퍼하고, 데이터 증폭기 (13)는 독출 데이터비트 (DB1)의 논리레벨을 결정한다. 그리고나서, 다른 트랜스퍼 게이트 (12b)는 연관된 데이터선 쌍 (LION/LIOT)을 데이터선 쌍 (GION/GIOT)에 접속하도록 온상태로 변경된다. 데이터선 쌍 (GION/GIOT)에서의 전위차는 독출데이터비트 (DB2)를 나타내는 데이터선 쌍 (LION/LIOT)에서의 전위차에 의해 영향받고, 독출 데이터비트 (DB2)는 데이터선 쌍 (GION/GIOT)으로 트랜스퍼된다. 데이터선 쌍 (LION/LIOT)으로부터 데이터선 쌍 (GION/GIOT)으로의 데이터 트랜스퍼는 비교적 긴 시간을 소비한다.
한 편, 프리차지 제어신호 (PIO)는 다른 종류의 독출 시퀀스에서의 데이터 트랜스퍼 사이에 액티브 로우레벨로 주기적으로 변경된다. 내부 제어신호 (PEN)는, 제 1 클램프회로 (15)와 제 2 클램프회로 (16)가 정의 정전압선 (Vcc/2)과 정의 전원선 (Vcc)을 데이터선 (GION/GIOT)에 접속할 수 있게 한다. 데이터비트 (DB11/DB12)는 앞서 기술된 독출 시퀀스와 마찬가지로 데이터선 쌍 (LION)에 도달하였다.
트랜스퍼 게이트 (11b)는 데이터선 쌍 (LION/LIOT)으로부터 데이터선 쌍 (GION/GIOT)으로 제 1 독출 데이터비트 (DB11)를 트랜스퍼하고, 데이터비트 (DB11)는 데이터선 쌍 (GION/GIOT)에서의 전위차를 발생시킨다. 데이터 증폭기 (13)는 독출 데이터비트 (DB11)의 논리레벨을 결정한다. 따라서, 프리차지 제어신호 (PIO)는 액티브 로우레벨로 변경되고, 데이터선 (GION/GIOT)은 상기 프리차지레벨에서 평형을 이룬다. 트랜스퍼 게이트 (12b)는 온상태로 변경되고, 다음 데이터비트 (DB12)는 데이터선 쌍 (GOIN/GIOT)으로 트랜스퍼된다. 데이터비트 (DB12)는 데이터선 (GION/GIOT)에서의 전위차를 발생시키고, 데이터 증폭기 (13)는 다음 독출 데이터비트 (DB12)의 논리레벨을 결정한다. 프리차지 제어신호 (PIO)는 액티브 로우레벨로 변경되고, 데이터선 쌍 (GION/GIOT)은 다시 상기프리차지레벨에서 평형을 이룬다.
프리차지회로 (14)는 데이터선 쌍 (GION/GIOT)을 프리차지레벨로 주기적으로 변경시키고, 데이터선 쌍 (GION/GIOT)의 진폭은 제어신호 (RASB)를 사용한 독출 시퀀스에서의 것보다 더 좁다. 그 결과, 제어신호 (PEN)를 사용한 데이터 독출은 제어신호 (RASB)를 사용한 데이터 독출보다 더 빠르다. 실제로, 데이터 액세스시간이 0.1 나노초 만큼 감소된다.
도 4 는 제어신호 (PEN)를 사용한 데이터 액세스에서의 제 2 클램프회로 (16)의 회로동작을 도시한다. 데이터신호 (D1) 및 상보 데이터신호 (CD1)는 각각 로우레벨 및 하이레벨에 있는 것으로 가정된다. 뱅크 어드레스신호가 트랜스퍼 게이트 (11b)를 온상태로 할 때, 전류는, 파선 (BL1)으로 표시된대로, 정의 전원전압선 (Vcc)으로부터 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn13), 데이터선 (GIOT), 트랜스퍼 게이트 (11b)를 통해 데이터선 (LIOT)으로 흐르고, 데이터선 (GIOT)에서의 전위레벨은 0.8V 로 감쇠된다.
한 편, 데이터선 (LIOT)의 전위레벨은 데이터선 (GION) 정도이고, 전류는, 파선 (BL2)으로 표시된대로, 정의 전원전압선 (Vcc)으로부터 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn14/Qn18/Qn19/Qn20)를 통해 접지선 (GND)로 흐른다. 제 2 클램프회로 (16)는 데이터선 (GION)을 클램프레벨, 즉, 1.2V 로 유지시킨다.
데이터선 (GION/GIOT)에서의 진폭은 (1.5V-0.8V)에서 (1.2V-0.8V)로 감소되고, 프리차지회로 (14)는 극히 짧은 시간 내에 프리차지레벨에서 데이터선 (GIOT 및 GION)의 평형을 유지시킬 수 있다. 본 발명자는 로우 클램프전압의 장점을확인하였다. 클램프전압이 1.5V 일때, 데이터선 (LION/LIOT) 및 데이터선 (GION/GIOT)에서의 전위레벨은 도표 (PL1)에 의해 표시된대로 변경되었고 (도 5 참조), 프리차지회로 (4)는 제어신호 (D3T)에 의한 다음 데이터 트랜스퍼까지 데이터선 (GION/GIOT)의 평형을 유지시키는데 2.9 나노초를 필요로 했다. 한 편, 클램프전압이 1.2V 일때, 데이터선 (LION/LIOT)에서의 전위레벨은 도표 (PL2)로 표시된대로 변경되었고, 프리차지회로 (14)는 제어신호 (D3T)에 의한 다음 데이터 트랜스퍼까지 데이터선 (GION/GIOT)의 평형을 유지시키는데 2.0 나노초를 필요로 했다. 따라서, 프리차지하는데 필요한 시간은 2.9 나노초에서 2.0 나노초로 감소되어, 로우 클램프전압은 데이터선 (LION/LIOT)으로부터 데이터선 (GION/GIOT)으로의 데이터 트랜스퍼를 가속시킨다.
상기 실시예에서, 메모리뱅크 (11/12)는 데이터소스 역할을 하고, 데이터 증폭기 (13), 판독/기입 데이터버스 (RWBSN/RWBST), 그리고 입/출력회로 (17)는 전체적으로 목적지를 구성한다. 제 1 클램프회로 (15)는 초기 전압인가수단의 역할을 한다. 데이터비트가 메모리뱅크 (11/12)로 기입될 때, 데이터소스 및 그 목적지는 교환된다.
본 발명의 특정 실시예가 기술되었지만, 본 발명의 사상과 범위를 벗어남 없이 다양한 수정이 가능할 수 있음은 당업자에게 명확할 것이다.
예를 들면, 전원전압은 5.0V, 3.3V 또는 2.0V 미만일 수도 있다. 클램프전압은 전원전압 (Vcc)의 55 내지 65% 일 수도 있다.
제 2 클램프회로 (16)는 다이오드 접속된 전계효과 트랜지스터 하나 만을 포함하거나 데이터선 (GION/GIOT)과 접지선 사이에 2개 이상의 다이오드 접속된 전계효과 트랜지스터를 포함할 수도 있다.
클램프회로 (15/16)는 p채널형 전계효과 트랜지스터에 의해 실행될 수도 있다. n채널 인핸스먼트형 전계효과 트랜지스터가 규모에 있어서 상기 실시예에서 서로 동일하더라도, 구성요소인 몇몇 전계효과 트랜지스터는 사이즈(size)에 있어서 다른 전계효과 트랜지스터와 다를 수도 있다. 사이즈가 큰 전계효과 트랜지스터는 클램프레벨을 더 낮추고, 작은 사이즈의 전계효과 트랜지스터는 클램프레벨을 올린다.
제 2 클램프회로 (16)는 순차적 데이터 액세스모드에서 데이터 트랜스퍼를 가속시킨다. 프리차지가 수행되지 않더라도, 제 2 클램프회로 (16)는 시리얼 데이터 트랜스퍼에 바람직한데, 그 이유는 제 2 클램프회로가 데이터선을 디지트선과 신속히 평형을 유지시키기 때문이다 (도 4 참조). 그러므로, 본 발명은 파이프라인 데이터 액세스에 제한되지 않는다. 게다가, 본 발명은, 예컨대, 마이크로프로세서와 같은 반도체 집적회로에 포함된 데이터버스에 적용가능하다.
프리차지회로 (14)는 다른 회로구성을 가질 수도 있다. 도 6 은 프리차지회로 (14)의 한 개조형 (50)을 도시한다. 프리차지회로 (50)는 p채널 인핸스먼트형 전계효과 트랜지스터 (Qp50)와 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn50)의 병렬조합에 의해 실행된다. 프리차지 제어신호 (PIO)는 p채널 인핸스먼트형 전계효과 트랜지스터 (Qp50)의 게이트전극에 직접 인가되고, 인버터 (51)는 상기 프리차지 제어신호의 상보신호를 n채널 인핸스먼트형 전계효과 트랜지스터(Qn50)의 게이트전극에 인가한다.
데이터선 (GION/GIOT)은 도 7 에 도시된 데이터 증폭기 (60)에 의해 프리차지레벨로 충전될 수 있다. 데이터 증폭기 (60)는 차동 증폭기 (61)와 n채널 인핸스먼트형 전계효과 트랜지스터 (Qn60/Qn61)를 포함한다. n채널 인핸스먼트형 전계효과 트랜지스터 (Qn60/Qn61)는 데이터선 (GIOT/GION)을 충전하도록 제어신호 (RASB 또는 PEN)에 반응하고, 차동 증폭기 (61)는 데이터선 (GIOT/GION)에서의 전위차를 증가시킨다. n채널 인핸스먼트형 전계효과 트랜지스터 (Qn1/Qn20)는, 임계값에 있어서, n채널 인핸스먼트형 전계효과 트랜지스터 (Qn60/Qn61) 및 차동 증폭기 (61)의 n채널형 전계효과 트랜지스터 (도시되지 않음)와 같은 n채널 인핸스먼트형 전계효과 트랜지스터와 동일하다. 채널 도핑(doping)은 상기 전계효과 트랜지스터를 위해 한번 수행되고, 그 제조공정은 간단하다. 이 때, 제 1 클램프회로 (15)는 상기 회로구성에서 삭제된다. 이 때, 데이터 증폭기 (60)는 초기 전압인가수단의 역할을 한다.
따라서 본 발명에 따르면, 데이터버스를 따라 고속으로 데이터신호를 트랜스퍼하는 반도체 집적회로장치를 제공할 수 있다.

Claims (26)

  1. 데이터를 나타내는 데이터신호 (D1/CD1)를 수신하기 위한 목적지 (13/RWBSN/RWBST/17/18; 11/12);
    상기 데이터를 생성하기 위한 데이터 소스 (11/12; 13/RWBSN/RWBST/17/18);
    상기 데이터 소스와 상기 목적지 사이에 접속되고, 상기 데이터 소스로부터 상기 목적지까지 전위차의 형태로 상기 데이터신호를 전하기 위한 제 1 데이터선 (GIOT) 및 상기 제 1 데이터선과 쌍을 이루는 제 2 데이터선 (GION)을 포함하는 데이터버스 (GIOT/GION); 그리고
    제 1 전압 (Vcc/2)의 소스와 상기 제 1 및 제 2 데이터선 (GIOT/GION) 사이에 접속된 초기 전압인가수단 (15; 60)을 포함하는 반도체 집적회로장치에 있어서,
    상기 제 1 전압보다 더 높은 전위레벨의 제 2 전압 (Vcc)의 소스, 상기 제 1 및 제 2 데이터선 (GIOT/GION), 그리고 상기 제 1 전압보다 더 낮은 전위레벨의 제 3 전압 (GND)의 소스 사이에 접속되고, 상기 제 1 및 제 2 데이터선 (GIOT/GION)에서의 상기 데이터신호 (D1/CD1)를 발생시키기 위하여 상기 제 1 및 제 2 데이터선 (GIOT/GION) 중의 하나를 상기 제 1 전압 (Vcc/2)과 상기 제 2 전압 (Vcc) 사이의 소정의 전위레벨로 클램핑하는 제 2 클램프회로 (16)를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1 항에 있어서, 상기 데이터는 상기 데이터신호 (D1/CD1)에 의해 순차적으로 전달되는 복수의 데이터비트를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제 2 항에 있어서, 상기 제 1 및 제 2 데이터선 (GIOT/GION)에 접속되고 상기 데이터비트 중 하나에 대한 데이터 트랜스퍼와 상기 데이터비트 중 다른 하나에 대한 다음 데이터 트랜스퍼 사이에 상기 제 1 및 제 2 데이터선을 프리차지레벨로 주기적으로 변화시키는 프리차지회로 (14)를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제 3 항에 있어서, 상기 프리차지레벨은 상기 소정의 전위레벨과 대략 동일한 것을 특징으로 하는 반도체 집적회로장치.
  5. 제 4 항에 있어서, 상기 프리차지회로 (14)는, 상기 제 1 데이터선 (GIOT)과 상기 제 2 데이터선 (GION) 사이에 접속되고 상기 프리차지레벨에서 상기 제 1 데이터선 (GIOT)과 상기 제 2 데이터선 (GION)의 평형을 유지시키기 위하여 액티브레벨로 주기적으로 변경되는 프리차지 제어신호 (PIO)에 반응하는 트랜지스터 (Qp11)를 구비한 것을 특징으로 하는 반도체 집적회로장치.
  6. 제 1 항에 있어서, 상기 제 2 클램프회로 (16)는,
    상기 제 2 전압 (Vcc)을 상기 제 1 및 제 2 데이터선에 인가하기 위하여 상기 제 2 전압 (Vcc)의 상기 소스와 상기 제 1 및 제 2 데이터선 (GIOT/GION) 사이에 접속된 제 1 전류통로 (Qn13/Qn14), 그리고
    상기 제 3 전압을 상기 제 1 및 제 2 데이터선에 인가하기 위하여 상기 제 1 및 제 2 데이터선 (GIOT/GION)과 상기 제 3 전압 (GND)의 상기 소스 사이에 접속된 제 2 전류통로 (Qn15-Qn17/Qn18-Qn20)를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제 6 항에 있어서, 상기 제 1 전류통로는, 상기 제 2 전압 (Vcc)의 상기 소스와 상기 제 1 데이터선 (GIOT) 사이에 접속된 제 1 트랜지스터 (Qn13)와, 상기 제 2 전압 (Vcc)의 상기 소스와 제 2 데이터선 (GION) 사이에 접속된 제 2 트랜지스터 (Qn14)를 구비하고, 그리고
    상기 제 2 전류통로는, 상기 제 1 데이터선 (GIOT)과 상기 제 3 전압 (GND)의 상기 소스 사이에 접속된 제 3 트랜지스터 (Qn15) 및 제 1 스텝다운(step-down) 구성요소 (Qn16/Qn17)의 직렬조합과, 상기 제 2 데이터선 (GION)과 상기 제 3 전압 (GND)의 상기 소스 사이에 접속된 제 4 트랜지스터 (Qn18) 및 제 2 스텝다운 구성요소 (Qn19/Qn20)의 직렬조합을 구비한 것을 특징으로 하는 반도체 집적회로장치.
  8. 제 7 항에 있어서, 상기 제 1 스텝다운 구성요소와 상기 제 2 스텝다운 구성요소는 하나 이상의 제 1 다이오드 소자 (Qn16/Qn17)와 하나 이상의 제 2 다이오드 소자 (Qn19/Qn20)를 각각 구비한 것을 특징으로 하는 반도체 집적회로장치.
  9. 제 8 항에 있어서, 상기 하나 이상의 제 1 다이오드 소자 (Qn16/Qn17) 및 상기 하나 이상의 제 2 다이오드 소자 (Qn19/Qn20)는 각각, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터로부터 상기 제 3 전압의 상기 소스로 전류가 흐르게 하는 것을 특징으로 하는 반도체 집적회로장치.
  10. 제 9 항에 있어서, 상기 하나 이상의 제 1 다이오드 소자와 상기 하나 이상의 제 2 다이오드 소자는 각각, 소스 및 드레인 노드 중 하나에 접속된 게이트전극을 구비한 제 1 전계효과 트랜지스터 (Qn16/Qn17)와, 소스 및 드레인 영역 중 하나에 접속된 게이트전극을 구비한 제 2 전계효과 트랜지스터 (Qn19/Qn20)인 것을 특징으로 하는 반도체 집적회로장치.
  11. 제 7 항에 있어서, 상기 데이터는 연속적인 데이터 트랜스퍼 모드에서 상기 데이터신호에 의해 순차적으로 전달되는 데이터비트를 포함하고, 상기 연속적인 데이터 트랜스퍼 모드를 나타내는 제어신호 (PEN/RASB)는 상기 제 1 트랜지스터 (Qn13), 상기 제 2 트랜지스터 (Qn14), 상기 제 3 트랜지스터 (Qn15), 그리고 상기 제 4 트랜지스터 (Qn18)를 온상태가 되게 하는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제 11 항에 있어서, 상기 제 1 및 제 2 데이터선 (GIOT/GION)에 접속되고 상기 데이터비트 중 하나에 대한 데이터 트랜스퍼와 상기 데이터비트 중 다른 하나에 대한 다음 데이터 트랜스퍼 사이에 상기 제 1 및 제 2 데이터선을 프리차지레벨로 주기적으로 변화시키는 프리차지회로 (14)를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제 12 항에 있어서, 상기 프리차지레벨은 상기 소정의 전위레벨과 대략 동일한 것을 특징으로 하는 반도체 집적회로장치.
  14. 제 13 항에 있어서, 상기 프리차지회로는, 상기 제 1 데이터선 (GIOT)과 상기 제 2 데이터선 (GION) 사이에 접속되고 상기 프리차지레벨에서 상기 제 1 데이터선과 상기 제 2 데이터선의 평형을 유지시키기 위하여 액티브레벨로 주기적으로 변경되는 프리차지 제어신호 (PIO)에 반응하는 트랜지스터 (Qp11)를 구비한 것을 특징으로 하는 반도체 집적회로장치.
  15. 제 1 항에 있어서, 상기 데이터소스는 메모리뱅크 (11/12)와 데이터 입력 및 출력수단 (13/RWBSN/RWBST/17/18) 중의 하나이고, 상기 목적지는 상기 메모리뱅크와 상기 데이터 입력 및 출력수단 중의 다른 하나인 것을 특징으로 하는 반도체 집적회로장치.
  16. 제 15 항에 있어서, 상기 메모리뱅크 (11/12)와 상기 데이터 입력 및 출력수단 (13/RWBSN/RWBST/17/18) 중의 상기 하나는 연속적인 데이터 트랜스퍼 모드에서 데이터비트를 포함하는 상기 데이터를 상기 제 1 및 제 2 데이터선 (GIOT/GION)에 인가하여 상기 데이터신호 (D1/CD1)가 상기 데이터비트를 상기 메모리뱅크와 상기 데이터 입력 및 출력수단 중의 상기 다른 하나에 순차적으로 전달하도록 하는 것을 특징으로 하는 반도체 집적회로장치.
  17. 제 16 항에 있어서, 상기 제 2 클램프회로 (16)는,
    상기 제 2 전압을 상기 제 1 및 제 2 데이터선에 인가하기 위하여 상기 제 2 전압 (Vcc)의 상기 소스와 상기 제 1 및 제 2 데이터선 (GIOT/GION) 사이에 접속된 제 1 도전통로와 제 2 도전통로를 생성하도록 상기 연속적인 데이터 트랜스퍼 모드를 나타내는 제어신호 (RASB/PEN)에 반응하는 제 1 전류통로 (Qn13/Qn14), 그리고
    상기 제 3 전압을 상기 제 1 및 제 2 데이터선에 인가하기 위하여 상기 제 1 및 제 2 데이터선 (GIOT/GION)과 상기 제 3 전압 (GND)의 상기 소스 사이에 접속된 제 3 도전통로와 제 4 도전통로를 생성하도록 상기 제어신호에 반응하는 제 2 전류통로 (Qn15-Qn20)를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  18. 제 17 항에 있어서, 상기 제 1 전류통로는, 상기 제 2 전압 (Vcc)의 상기 소스와 상기 제 1 데이터선 (GIOT) 사이에 접속되고 상기 제 1 도전통로를 생성하기 위한 상기 제어신호 (RASB/PEN)에 반응하는 제 1 트랜지스터 (Qn13)와, 상기제 2 전압 (Vcc)의 상기 소스와 제 2 데이터선 (GION) 사이에 접속되고 상기 제 2 도전통로를 생성하기 위한 상기 제어신호에 반응하는 제 2 트랜지스터 (Qn14)를 구비하고, 그리고
    상기 제 2 전류통로는, 상기 제 1 데이터선 (GIOT)과 상기 제 3 전압 (GND)의 상기 소스 사이에 접속된 제 3 트랜지스터 (Qn15) 및 제 1 스텝다운 구성요소 (Qn16/Qn17)의 직렬조합과, 상기 제 2 데이터선 (GION)과 상기 제 3 전압 (GND)의 상기 소스 사이에 접속된 제 4 트랜지스터 (Qn18) 및 제 2 스텝다운 구성요소 (Qn19/Qn20)의 직렬조합을 구비하고, 상기 제 3 트랜지스터 (Qn15)와 상기 제 4 트랜지스터 (Qn18)는 상기 제 3 도전통로의 일부와 상기 제 4 도전통로의 일부를 생성하기 위한 상기 제어신호 (RASB/PEN)에 반응하는 것을 특징으로 하는 반도체 집적회로장치.
  19. 제 18 항에 있어서, 상기 제 1 스텝다운 구성요소와 상기 제 2 스텝다운 구성요소는 하나 이상의 제 1 다이오드 소자 (Qn16/Qn17)와 하나 이상의 제 2 다이오드 소자 (Qn19/Qn20)를 각각 구비하는 것을 특징으로 하는 반도체 집적회로장치.
  20. 제 19 항에 있어서, 상기 하나 이상의 제 1 다이오드 소자와 상기 하나 이상의 제 2 다이오드 소자는 각각, 소스 및 드레인 노드 중 하나에 접속된 게이트전극을 구비한 제 1 전계효과 트랜지스터 (Qn16/Qn17)와 소스 및 드레인 영역 중 하나에 접속된 게이트전극을 구비한 제 2 전계효과 트랜지스터 (Qn19/Qn20)인 것을특징으로 하는 반도체 집적회로장치.
  21. 제 18 항에 있어서, 상기 제 1 및 제 2 데이터선 (GIOT/GION)에 접속되고 상기 데이터비트 중 하나에 대한 데이터 트랜스퍼와 상기 데이터비트 중 다른 하나에 대한 다음 데이터 트랜스퍼 사이에 상기 제 1 및 제 2 데이터선을 프리차지레벨로 주기적으로 변화시키는 프리차지회로 (14)를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  22. 제 21 항에 있어서, 상기 프리차지레벨은 상기 소정의 전위레벨과 대략 동일한 것을 특징으로 하는 반도체 집적회로장치.
  23. 제 21 항에 있어서, 상기 프리차지회로는, 상기 제 1 데이터선과 상기 제 2 데이터선 사이에 접속되고 상기 프리차지레벨에서 상기 제 1 데이터선과 상기 제 2 데이터선의 평형을 유지시키기 위하여 액티브레벨로 주기적으로 변경되는 프리차지 제어신호 (PIO)에 반응하는 트랜지스터 (Qp11)를 구비한 것을 특징으로 하는 반도체 집적회로장치.
  24. 제 15 항에 있어서, 상기 제 1 전압 (Vcc/2), 상기 제 2 전압 (Vcc), 그리고 상기 제 3 전압 (GND)은 각각 1V, 2V, 그리고 접지전압인 것을 특징으로 하는 반도체 집적회로장치.
  25. 제 24 항에 있어서, 상기 소정의 전위레벨은 상기 제 2 전압 (Vcc)의 55 내지 65% 인 것을 특징으로 하는 반도체 집적회로장치.
  26. 제 1 항에 있어서, 상기 제 2 클램프회로 (16)는 임계값에 있어서 상기 초기 전압인가수단의 일부를 형성하는 제 2 전계효과 트랜지스터 (Qn60/Qn61)와 동일한 제 1 전계효과 트랜지스터 (Qn13 내지 Qn20)를 구비한 것을 특징으로 하는 반도체 집적회로장치.
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