JPH0775118B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0775118B2
JPH0775118B2 JP1068005A JP6800589A JPH0775118B2 JP H0775118 B2 JPH0775118 B2 JP H0775118B2 JP 1068005 A JP1068005 A JP 1068005A JP 6800589 A JP6800589 A JP 6800589A JP H0775118 B2 JPH0775118 B2 JP H0775118B2
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  • Static Random-Access Memory (AREA)
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、より特定的には、
たとえばスタティック型ランダムアクセスメモリ（以
下、スタティック型RAM）やダイナミック型ランダムア
クセスメモリ（以下、ダイナミック型RAM）などの半導
体記憶装置における各種回路の配列の改善に関する。
［従来の技術］ 第11図は、従来のスタティック型半導体記憶装置の一例
であるスタティック型RAMの構成を示す概略ブロック図
である。従来のスタティック型RAMについては、たとえ
ば、特開昭63−893号公報に開示されている。第11図に
おいて、メモリセルアレイ１は、行方向および列方向に
二次元に配列された複数のメモリセル（図示せず）から
構成されている。当該スタティック型RAMの外部から与
えられた行アドレス入力信号は、行アドレスバッファ２
を介して行デコーダ３に与えられる。行デコーダ３はこ
れに応じて、メモリセルアレイ１を構成するメモリセル
を各行ごとに選択するための行選択線（以下、ワード
線）を選択する。また、同様に外部から与えられた列ア
ドレス入力信号は、列アドレスバッファ４を介して列デ
コーダ５に与えられる。列デコーダ５はこれに応じて、
後述する列選択ゲート（図示せず）を駆動し、メモリセ
ルアレイ１の各列を選択する。データ読出時に、行デコ
ーダ３および列デコーダ５によって選択されたメモリセ
ルに記憶されているデータは、読出回路６を介して読出
され、さらにデータ出力バッファ７に与えられる。この
データ出力バッファ７からは、端子８を介して読出デー
タが外部出力される。一方、データ書込時には、端子９
を介して書込データが入力され、さらに、データ入力バ
ッファ10を介して書込回路11に与えられる。書込回路11
はこれに応じて、行デコーダ３および列デコーダ５によ
って選択されたメモリセルにデータを書込む。なお、読
出回路６、データ出力バッファ７、データ入力バッファ
10および書込回路11の動作は、端子12を介して与えられ
る読出／書込制御入力信号に応じて、読出／書込制御回
路13によって制御される。
次に、第12図は、第11図のメモリセルアレイ１の構成を
より詳細に示す図である。第12図のメモリセルアレイ１
において、データを記憶するための単位素子である複数
のメモリセル素子14が行方向および列方向に二次元に配
置されている。各メモリセル14は、１行分のメモリセル
を選択するためのワード線15に接続され、各ワード線は
行デコーダ３によって選択される。
また、各メモリセル14は、各列ごとに２本のビット線
（ビット線対）16に接続されており、これらのビット線
対を介して各メモリセル14からのデータの読出しおよび
各メモリセル14へのデータの転送が行なわれる。ビット
線対16は、それぞれ、対応するクランプ回路17に一端が
接続されており、各クランプ回路17は、対応するビット
線対16を所定電位に充電するためのビット線負荷として
機能する。また、各ビット線対16の他端は、対応する列
選択ゲート18を介して、読出／書込回路19に接続されて
いる。列選択ゲート18の各々は、制御電極が共通に接続
された１対のMOSトランジスタで構成されており、その
制御端子には、図示しない列デコーダ（たとえば、第11
図の列デコーダ５）からの信号が与えられる。この結
果、複数の列選択ゲート18のうちの１つが開き、多数の
ビット線対のうちの１対が選択されて、読出／書込回路
19に接続される。この読出／書込回路19は、第11図に示
した読出回路６および書込回路11の機能を併せ持つもの
である。この読出／書込回路19は、通常、メモリセルの
数列（たとえば2n列:nは正の整数）ごとに１つ設けられ
るものであり、この従来例においては、２列ごとに１つ
設けた場合を示している。
次に、第12図に示したメモリセルの読出／書込動作につ
いて説明する。まず読出時には、行デコーダ３は、行ア
ドレス入力信号に応じて、多数のワード線15の中から、
データを読出したいメモリセルが接続されたワード線を
選択する。この結果、選択されたワード線15に接続され
たメモリセル14に記憶されたデータが、それぞれ対応す
るビット線対16上に現われる。
次に、列デコーダ５は、列アドレス入力信号に応じて、
データを読出したいメモリセルを含む列に対応する列選
択ゲート18のMOSトランジスタを導通させる。この結
果、行デコーダ３および列デコーダ５により選択された
メモリセル14に記憶されていたデータは、ビット線対16
および列選択ゲート18を介して、読出／書込回路19に伝
えられる。読出／書込回路19の読出回路部（図示せず）
は、第11図の読出／書込制御回路13からの制御信号によ
って活性化され、メモリセル14から読出された微小な振
幅の信号データを増幅し、第11図のデータ出力バッファ
７を介して外部へ出力する。
一方、書込時には、第11図の読出／書込制御回路13から
の制御信号によって、読出／書込回路19の書込回路部
（図示せず）が活性化され、読出時と同様にして選択さ
れた所望のメモリセルに、列選択ゲート18およびビット
線対16を介してデータが書込まれる。
なお、選択されていないビット線対の電位は、上述のク
ランプ回路17（ビット線負荷）によって、メモリセルの
データが反転しないような適切な電位に固定される。
［発明が解決しようとする課題］ しかしながら、以上のように構成された従来の半導体記
憶装置では、各列（ビット線対16）ごとにクランプ回路
17と、列選択ゲート18とが必要であり、集積化が進むに
従って、各列の幅も小さくなるため、クランプ回路17お
よび列選択ゲート18の幅も小さくする必要がある。この
ため、集積化が進むと、クランプ回路17と列選択ゲート
18とを半導体チップ上に配置する際にいくつかの問題が
生じていた。より詳細に説明すると、第12図に示したメ
モリセルアレイ１においては、半導体チップ上のクラン
プ回路17および列選択ゲート18の配列のピッチは、両者
のうちより大きな幅を有するものによって規律されるこ
とになる。すなわち、第12図のメモリセルアレイ１にお
いては、クランプ回路17の方が列選択ゲート18よりも大
きいため、配置のピッチはクランプ回路17の幅のみによ
って規律されてしまうことになり、回路の高集積化に一
定の限界が生じ、回路設計の自由度が制約を受けるとい
う問題点があった。
さらに、上述のような従来の半導体記憶装置において
は、読出／書込回路は、何列かごとに１つ（たとえば、
第12図の例では２列に１つ）配置されるので、高集積化
に伴ってビット線対幅が小さくなると、読出／書込回路
を半導体チップ上に配置する際に次のような問題が生じ
る。すなわち、第12図の場合では、読出／書込回路の横
方向の長さすなわち幅は、ビット線対２列分に相当し、
各メモリセルが４つのトランジスタからなることから考
えて、その幅はトランジスタを数個しか並べられないよ
うな幅である。しかしながら、読出／書込回路19は通
常、数十個のトランジスタで構成されるため、その縦方
向の長さがどうしても長くなってしまい、半導体チップ
上への読出／書込回路の配置が困難となり、回路設計の
自由度が失われるという問題点があった。
一方、特開昭63−10396号公報は、半導体記憶装置にお
けるビット線の交差方式を示しているが、ビット線対そ
のものを略Ｕ字形状に折返す構成は未だ知られていな
い。
この発明の目的は、半導体チップ上におけるクランプ回
路、列選択ゲート、書込／読出回路などの配置のピッチ
を緩和するとともにこれらの設計の自由度を増大させる
ことにより、より高集積度を実現した半導体記憶装置を
提供することである。
［課題を解決するための手段］ この発明の第１の発明に係る半導体記憶装置は、複数行
および複数列に設けられる複数のスタティック型メモリ
セルを有するメモリセルアレイ、 複数行に設けられ、それぞれが対応した行に設けられた
複数のメモリセルに接続される複数のワード線、 それぞれが列に並行してメモリセルアレイの一端側から
他端側に延在するとともに対応した列に設けられた複数
のメモリセルに接続される第１および第２のビット線対
部と、第１のビット線対部と第２のビット線対部とをつ
なぐ接続部とをそれぞれが有する複数のビット線対、 それぞれが各ビット線対に対応し、対応したビット線対
の一端側に設けられるとともに、対応したビット線対を
所定電位に充電するビット線負荷となる複数の回路を備
えるものである。
また、この発明の第２の発明に係る半導体記憶装置は、
行方向および列方向の二次元に配列された、それぞれが
情報の単位を記憶する複数のメモリセルからなるメモリ
セルアレイと、 複数のメモリセルを行方向に結ぶ複数のワード線と、 複数のメモリセルを列方向に結ぶ複数のビット線と、 ビット線の各々の一端に接続された所定の機能を有する
第１の回路と、 ビット線の各々の他端に接続された、第１の回路とは異
なる所定の機能を有する第２の回路とを備え、 第１の回路と第２の回路とを混在して配列したものであ
る。
また、この発明の第３の発明に係る半導体記憶装置は、
行方向および列方向の二次元に配列された、それぞれが
情報の単位を記憶する複数のメモリセルからなるメモリ
セルアレイと、 複数のメモリセルを行方向に結ぶ複数のワード線と、 複数のメモリセルを列方向に結ぶ複数のビット線と、 ビット線の各々に接続された所定の機能を有する第１の
回路と、 ビット線の各々に接続された、第１の回路とは異なる所
定の機能を有する第２の回路とを備え、 複数のビット線は、第１および第２の回路の少なくとも
一方を分岐点として二次元的に分岐するように配列され
るものである。
また、この発明の第４の発明に係る半導体記憶装置は、
複数行および複数行に設けられる複数のメモリセルを有
するメモリセルアレイ、 複数行に設けられ、それぞれが対応した行に設けられた
複数のメモリセルに接続される複数のワード線、 複数列に設けられ、それぞれが対応した列に設けられた
複数のメモリセルに接続され、メモリセルアレイの一端
側と他端側の間に延在する複数のビット線を有する第１
のビット線グループ、 第１のビット線グループにおけるビット線とは異なる複
数列に設けられ、それぞれが対応した列に設けられた複
数のメモリセルに接続され、メモリセルアレイの一端側
と他端側の間に延在する複数のビット線を有する第２の
ビット線グループ、 それぞれが各ビット線に対応し、対応した第１のビット
線グループにおけるビット線の一端側と、対応した第２
のビット線グループにおけるビット線の他端側とに設け
られ、このビット線に接続される複数の第１の回路、 それぞれが各ビット線に対応し、対応した第１のビット
線グループにおけるビット線の他端側と、対応した第２
のビット線グループにおけるビット線の一端側とに設け
られ、このビット線に接続される複数の第２の回路を備
えるものである。
また、この発明の第５の発明に係る半導体記憶装置は、
第４の発明に係る半導体記憶装置のメモリセルをスタテ
ィック型とし、第１の回路を対応したビット線を所定電
位に充電するビット線負荷となるものとし、第２の回路
を列選択ゲートとしたものである。
また、この発明の第６の発明に係る半導体記憶装置は、
第５の発明に係る半導体記憶装置において、さらに、メ
モリセルアレイの一端側および他端側にそれぞれ設けら
れ、列選択ゲートを介して読み出し／書き込みをおこな
う読出／書込回路を備えるものである。
また、この発明の第７の発明に係る半導体記憶装置は、
複数行および複数列に設けられる複数のメモリセルを有
するメモリセルブロック、 複数行に設けられ、それぞれが対応した行に設けられた
複数のメモリセルに接続され、メモリセルブロックの一
端から他端に延在する複数のワード線、 複数列に設けられ、それぞれが対応した列に設けられた
複数のメモリセルに接続され列に並行して設けられる第
１のビット線部と、この第１のビット線部に接続され、
この第１のビット線部に交差する方向に、メモリセルブ
ロックの一端および他端のうちの一方まで延在する第２
のビット線部とを有する複数のビット線を備えるもので
ある。
［作用］ この発明の第１の発明においては、第１および第２のビ
ット線対部の２列に対して１つのビット線負荷となる回
路が設けられるので、接続部がなく、第１および第２の
ビット線対部がそれぞれ独立なビット線対で各ビット線
対の一端側に全てのビット線負荷となる回路が１列に対
して１つ設けられるものにくらべ、ビット線負荷となる
回路のピッチに余裕ができ、そのぶん高集積化が可能と
なるとともに回路設計上の自由度を増大させることがで
きる。
また、この発明の第２の発明においては、ビット線の一
端に第１の回路、他端に第２の回路を接続し、第１およ
び第２の回路を混在して配列したので、第１および第２
の回路を混在させないものよりも第１の回路と第２の回
路の大きさが違うとき、大きいほうの回路が配置される
領域を小さいほうの回路に吸収させることができ、高集
積化が可能となる。
また、この発明の第３の発明においては、互いに異なる
機能を有する第１の回路および第２の回路の少なくとも
一方を分岐点として各ビット線を二次元的に分岐させて
いるので、列の配置ピッチが緩和されて回路設計上の自
由度を増大させることができる。
また、この発明の第４の発明においては、一端側および
他端側のいずれにも第１の回路と第２の回路を設けたの
で、第１の回路を全て一端側に設け、第２の回路を全て
他端側に設けるよりも、第１の回路と第２の回路の大き
さが違うとき、大きいほうの回路が配置される領域を小
さいほうの回路に吸収させることができ、高集積化が可
能となる。
また、この発明の第５の発明においても、一端側および
他端側のいずれにもビット線負荷となる回路と列選択ゲ
ートを設けたのでビット線負荷となる回路を全て一端側
に設け、列選択ゲートを全て他端側に設けるよりも、ビ
ット線負荷となる回路が大きいとき、このビット線負荷
となる回路が配置される領域を列選択ゲートに吸収させ
ることができ、高集積化が可能となる。
また、この発明の第６の発明においては、第５の発明に
おける作用に加え、さらに列選択ゲートが一端側と他端
側に設けられ、これに対応して読出／書込回路も両端側
に設けられているので、列選択ゲートが全て他端側に設
けられて、これに対応して読出／書込回路が他端側のみ
に設けられるよりも、読出／書込回路のピッチに余裕が
でき、回路設計上の自由度を増大させることができる。
また、この発明の第７の発明においては、ビット線にお
ける第２のビット線部がメモリセルブロックにおけるワ
ード線が延びている方の端まで延びているので、ビット
線が列方向にしか延びていなくてこのビット線に接続さ
れる回路がメモリブロックの列方向の端にしか設けられ
なかったものに対し、この回路をワード線が延びている
方の端にも設けることが可能となり、回路設計上の自由
度を増大させることができる。
［実施例］ 第１図は、この発明の第１の実施例であるスタティック
型RAMのメモリセルアレイの構成を示すブロック図であ
る。第１図に示したメモリセルアレイは、以下の点を除
いて、第12図に示した従来のメモリセルアレイと同じで
ある。すなわち、第１図の実施例においては、各ビット
線対16が途中で１回、Ｕ字形状に折返されており、この
ためクランプ回路17と列選択ゲート18とが１列に交互に
配置されるようになっている。この結果、メモリセルの
列のピッチが、第12図のようにクランプ回路17のみの幅
によって規律されるようなことはなくなり、第12図の列
選択ゲート18の配列上の余裕を他に回すことができ、メ
モリセルアレイ全体としての集積度を向上させることが
できる。
また、読出／書込回路19については、その幅が、第12図
のようなビット線対２列分から、２倍の４列分に増大す
るため、縦方向の長さを縮小することができる。このた
め、読出／書込回路19の形状は正方形に近づき、配列が
容易となり、さらに設計の自由度が増大する。
次に、第２図は、この発明の第２の実施例であるスタテ
ィック型RAMのメモリセルアレイの構成を示すブロック
図である。なお、第２図においては、行デコーダ３の図
示を省略している。第２図の実施例は、第１図に示した
第１実施例と次の点で異なっている。すなわち、読出／
書込回路19を、メモリセルアレイ１を挾んで対抗するよ
うに設け、クランプ回路17と列選択ゲート18とが混在し
て１列に配列されるようにしたものである。この結果、
第１図の第１実施例と同様に、メモリセルの列の配置ピ
ッチがいずれか一方の回路のみによって規律されるよう
なことはなくなり、メモリセルアレイ全体としての集積
度が向上する。また、読出／書込回路19についても、第
１実施例と同様にピッチが２倍になり、設計の自由度が
増大する。
次に、第３図は、この発明の第３の実施例であるスタテ
ィック型RAMのメモリセルアレイの構成を示すブロック
図である。第３実施例においては、クランプ回路17を分
岐点として、ビット線対16が二次元的に分岐している。
そして、分岐の一方側が列選択ゲート18を介して読出／
書込回路19に接続されている。この第３実施例によれ
ば、クランプ回路17および列選択ゲート18の配置ピッチ
が２倍となってそれぞれの周囲に余裕ができ、両回路の
設計の自由度を増大させることができる。また、読出／
書込回路19についても同様にピッチが２倍になり、設計
の自由度が増大する。
次に、第４図は、この発明の第４の実施例であるスタテ
ィック型RAMのメモリセルアレイの構成を示すブロック
図である。この第４実施例は、第３図の第３実施例の変
形例であり、第３図のビット線対の分岐の内側のビット
側２本を共通化したものである。したがって、この第４
実施例においても第３実施例と同様にクランプ回路17、
列選択ゲート18および読出／書込回路19の配列のピッチ
が２倍になり設計の自由度を増大させることができると
ともに、メモリセル当たりのビット線の数を減少させ、
より一層の高集積化を図ることが可能となる。
次に、第５図は、この発明の第５の実施例であるスタテ
ィック型RAMのメモリセルアレイの構成を示すブロック
図である。この第５実施例においては、各ビット線対16
が途中で２回、Ｕ字形状に折返されている。このため、
クランプ回路17、列選択ゲート18および読出／書込回路
19の配置のピッチが従来の３倍になり、これらの回路の
設計の自由度が増大する。
このとき、ビット線の線間容量C1〜C7のうち、C3および
C5は、それぞれ、同一ビット線間すなわち同一電位間の
容量となり、容量がゼロに等しくなる。すなわち、メモ
リセルのデータの伝送の弊害となるビット線容量が減少
するため、データ転送のより一層の高速化を図ることが
できる。
次に、第６図は、この発明の第６の実施例であるスタテ
ィック型RAMのメモリセルアレイの構成を示すブロック
図である。この第６実施例は、第５図の第５実施例の変
形例であり、第５図における同一ビット線の折曲げられ
た部分を共通化したものである。したがって、この第６
実施例においても第５実施例と同様に、クランプ回路1
7、列選択ゲート18および読出／書込回路19の配列のピ
ッチが従来の３倍となり、これらの回路の設計の自由度
を増大させることができる。また、メモリセル当たりの
ビット線の数を減少させ、より一層の高集積化を図るこ
とができる。
次に、第７図は、この発明の第７の実施例を示すスタテ
ィック型RAMのメモリセルアレイの構成を示すブロック
図である。この第７図は、前述の第１および第２実施例
を組合わせたものであり、複数のビット線対をまとめて
折曲げることにより、クランプ回路17と列選択ゲート18
とが１列に交互に並ぶように配列したものである。した
がって、第１図の第１実施例と同様に、メモリセルの列
のピッチがクランプ回路17の幅のみによって規律される
ようなことはなくなり、高集積化を図ることができる。
また、読出／書込回路19のピッチは２倍となり、回路設
計の自由度が増大する。さらに、前述の第１実施例で
は、メモリセルの１行につき２本のワード線を必要とし
たが、この実施例のメモリセルアレイの両端にワード線
の駆動手段（図示せず）を設ければ、１行のワード線で
済ますことができ、回路設計の自由度がより一層増大す
る。
次に、第８図は、この発明の第８の実施例であるスタテ
ィック型RAMのメモリセルアレイの構成を示すブロック
図である。この第８実施例は、第３図に示した第３実施
例の変形例であり、第３実施例においてクランプ回路17
を分岐点としてビット線対16が分岐しているのに対し、
この第８実施例では、列選択ゲート18を分岐点としてビ
ット線対が分岐している。そして分岐の一方の端部にク
ランプ回路17が接続されている。したがって、この第８
実施例においても第３実施例と同様に、クランプ回路1
7、列選択ゲート18および読出／書込回路19の配列のピ
ッチを２倍にすることができ、回路設計の自由度が増大
する。
次に、第９図は、この発明の第９の実施例であるスタテ
ィック型RAMのメモリセルアレイの構成を示す概略ブロ
ック図である。この第９実施例はまた、第３図に示した
第３実施例の変形例であり、列選択ゲート18を構成する
MOSトランジスタの間隔を拡げている。このように配置
することにより、列選択ゲート18の回路設計の自由度を
増大させることができる。
以上のように、この発明をスタティック型RAMのような
スタティック型半導体記憶装置に適用した場合につい説
明したが、この発明は、ダイナミック型半導体装置な
ど、ビット線を持つ半導体記憶装置であればどのような
ものでも適用することができ、同様の効果を得ることが
できる。
たとえば、第10A図は、一般的なダイナミック型RAMのメ
モリセルアレイを示すブロック図であり、二次元に配さ
れた複数のメモリセル20は、ビット線21により列方向に
結ばれ、ワード線22により行方向に結ばれている。ビッ
ト線対21の一端にはセンス回路23が１列に並ぶように接
続されており、他端にはプリチャージ回路24が１列に並
ぶように接続されている。この第10A図においても、前
述の第12図のスタティック型RAMの場合と同様に、メモ
リセルの列のピッチは、より大きな幅を有するセンス回
路23によって規律されている。
一方、第10B図は、ダイナミック型RAMにこの発明を適用
した例を示しており、第１図に示した第１実施例のスタ
ティック型RAMと同様に、各ビット線対21が途中で１
回、Ｕ字形状に折返されており、このためセンス回路23
とプリチャージ回路24とが１列に混在して配置されるよ
うになっている。この結果、メモリセルの列のピッチが
センス回路23のみによって規律されるようなことはなく
なり、プリチャージ回路24の配列の余裕を他に回すこと
ができる。
また、上述の実施例は、平面的なメモリセルアレイの構
成についてのものであるが、異なる２つの層にある配線
を用いてビット線の折曲げを実現しても同様の効果を得
ることができる。
［発明の効果］ 以上のように、この発明の第１の発明においては、第１
および第２のビット線対部の２列に対して１つのビット
線負荷となる回路が設けられるので、高集積化が可能と
なるとともに回路設計上の自由度を増大させることがで
きるという効果がある。
また、この発明の第２の発明においては、ビット線の一
端に第１の回路、他端に第２の回路を接続し、第１およ
び第２の回路を混在して配列したので、高集積化が可能
となるという効果がある。
また、この発明の第３の発明においては、互いに異なる
機能を有する第１の回路および第２の回路の少なくとも
一方を分岐点として各ビット線を二次元的に分岐させて
いるので、回路設計上の自由度を増大させることができ
るという効果がある。
また、この発明の第４の発明においては、一端側および
他端側のいずれにも第１の回路と第２の回路を設けたの
で、高集積化が可能となるという効果がある。
また、この発明の第５の発明に係る半導体記憶装置は、
一端側および他端側のいずれにもビット線負荷となる回
路と列選択ゲートを設けたので高集積化が可能となると
いう効果がある。
また、この発明の第６の発明においては、第５の発明に
おける効果に加え、さらに列選択ゲートが一端側と他端
側に設けられ、これに対応して読出／書込回路も両端側
に設けられているので、回路設計上の自由度を増大させ
ることができるという効果がある。
また、この発明の第７の発明においては、ヒット線にお
ける第２のビット線部がメモリセルブロックにおけるワ
ード線が延びている方の端まで延びているので、回路設
計上の自由度を増大させることができるという効果があ
る。
【図面の簡単な説明】 第１図は、この発明の第１の実施例を示すブロック図で
ある。第２図は、この発明の第２の実施例を示すブロッ
ク図である。第３図は、この発明の第３の実施例を示す
ブロック図である。第４図は、この発明の第４の実施例
を示すブロック図である。第５図は、この発明の第５の
実施例を示すブロック図である。第６図は、この発明の
第６の実施例を示すブロック図である。第７図は、この
発明の第７の実施例を示すブロック図である。第８図
は、この発明の第８の実施例を示すブロック図である。
第９図は、この発明の第９の実施例を示すブロック図で
ある。第10A図は一般的なダイナミック型RAMの構成を示
すブロック図である。第10B図は、ダイナミック型RAMに
この発明を適用した実施例を示すブロック図である。第
11図は、一般的なスタティック型RAMの構成を示す概略
ブロック図である。第12図は、第11図に示した従来のス
タティック型RAMのメモリセルアレイを詳細に示すブロ
ック図である。 図において、１はメモリセルアレイ、２は行アドレスバ
ッファ、３は行デコーダ、４は列アドレスバッファ、５
は列デコーダ、６は読出回路、７はデータ出力バッフ
ァ、８はデータ出力端子、９はデータ入力端子、10はデ
ータ入力バッファ、11は書込回路、12は読出／書込制御
信号入力端子、13は読出／書込制御回路、14,20はメモ
リセル、15,22はワード線、16,21はビット線、17はクラ
ンプ回路、18は列選択ゲート、19は読出／書込回路、23
はセンス回路、24はプリチャージ回路を示す。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】複数行および複数列に設けられる複数のス
    タティック型メモリセルを有するメモリセルアレイ、 複数行に設けられ、それぞれが対応した行に設けられた
    複数のメモリセルに接続される複数のワード線、 それぞれが列に並行して前記メモリセルアレイの一端側
    から他端側に延在するとともに対応した列に設けられた
    複数のメモリセルに接続される第１および第２のビット
    線対部と、前記第１のビット線対部と第２のビット線対
    部とをつなぐ接続部とをそれぞれが有する複数のビット
    線対、 それぞれが前記各ビット線対に対応し、対応したビット
    線対の前記一端側に設けられるとともに、前記対応した
    ビット線対を所定電位に充電するビット線負荷となる複
    数の回路を備える半導体記憶装置。
  2. 【請求項２】行方向および列方向の二次元に配列され
    た、それぞれが情報の単位を記憶する複数のメモリセル
    からなるメモリセルアレイと、 前記複数のメモリセルを行方向に結ぶ複数のワード線
    と、 前記複数のメモリセルを列方向に結ぶ複数のビット線
    と、 前記ビット線の各々の一端に接続された所定の機能を有
    する第１の回路と、 前記ビット線の各々の他端に接続された、前記第１の回
    路とは異なる所定の機能を有する第２の回路とを備え、 前記第１の回路と前記第２の回路とを混在して配列し
    た、半導体記憶装置。
  3. 【請求項３】行方向および列方向の二次元に配列され
    た、それぞれが情報の単位を記憶する複数のメモリセル
    からなるメモリセルアレイと、 前記複数のメモリセルを行方向に結ぶ複数のワード線
    と、 前記複数のメモリセルを列方向に結ぶ複数のビット線
    と、 前記ビット線の各々に接続された所定の機能を有する第
    １の回路と、 前記ビット線の各々に接続された、前記第１の回路とは
    異なる所定の機能を有する第２の回路とを備え、 前記複数のビット線は、前記第１および第２の回路の少
    なくとも一方を分岐点として二次元的に分岐するように
    配列される、半導体記憶装置。
  4. 【請求項４】複数行および複数列に設けられる複数のメ
    モリセルを有するメモリセルアレイ、 複数行に設けられ、それぞれが対応した行に設けられた
    複数のメモリセルに接続される複数のワード線、 複数列に設けられ、それぞれが対応した列に設けられた
    複数のメモリセルに接続され、前記メモリセルアレイの
    一端側と他端側の間に延在する複数のビット線を有する
    第１のビット線グループ、 前記第１のビット線グループにおけるビット線とは異な
    る複数列に設けられ、それぞれが対応した列に設けられ
    た複数のメモリセルに接続され、前記メモリセルアレイ
    の一端側と他端側の間に延在する複数のビット線を有す
    る第２のビット線グループ、 それぞれが各ビット線に対応し、対応した第１のビット
    線グループにおけるビット線の前記一端側と、対応した
    第２のビット線グループにおけるビット線の前記他端側
    とに設けられ、このビット線に接続される複数の第１の
    回路、 それぞれが各ビット線に対応し、対応した第１のビット
    線グループにおけるビット線の前記他端側と、対応した
    第２のビット線グループにおけるビット線の前記一端側
    とに設けられ、このビット線に接続される複数の第２の
    回路を備える半導体記憶装置。
  5. 【請求項５】メモリセルはスタティック型で、 第１の回路は対応したビット線を所定電位に充電するビ
    ット線負荷となり、 第２の回路は列選択ゲートであることを特徴とする請求
    項４記載の半導体記憶装置。
  6. 【請求項６】メモリセルアレイの一端側および他端側に
    それぞれ設けられ、列選択ゲートを介して読み出し／書
    き込みをおこなう読出／書込回路をさらに備えることを
    特徴とする請求項５記載の半導体記憶装置。
  7. 【請求項７】複数行および複数列に設けられる複数のメ
    モリセルを有するメモリセルブロック、 複数行に設けられ、それぞれが対応した行に設けられた
    複数のメモリセルに接続され、前記メモリセルブロック
    の一端から他端に延在する複数のワード線、 複数列に設けられ、それぞれが対応した列に設けられた
    複数のメモリセルに接続され列に並行して設けられる第
    １のビット線部と、この第１のビット線部に接続され、
    この第１のビット線部に交差する方向に、前記メモリセ
    ルブロックの一端および他端のうちの一方まで延在する
    第２のビット線部とを有する複数のビット線を備える半
    導体記憶装置。
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