KR100652415B1 - 1 로우 액티베이션 구조 또는 2 로우 액티베이션 구조를선택할 수 있는 반도체 메모리 장치 및 2 로우 액티베이션방법 - Google Patents

1 로우 액티베이션 구조 또는 2 로우 액티베이션 구조를선택할 수 있는 반도체 메모리 장치 및 2 로우 액티베이션방법 Download PDF

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Abstract

1 로우 액티베이션 구조 또는 2 로우 액티베이션 구조를 선택할 수 있는 반도체 메모리 장치 및 2 로우 액티베이션 방법이 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 매트릭스 형태로 배열된 복수개의 메모리 블록들의 로우 방향의 중심을 기준으로 하여 각각 동일한 수의 상기 메모리 블록들을 구비하는 좌측 블록 영역과 우측 블록 영역으로 구분하고, 상기 좌측 블록 영역 및 우측 블록 영역을 각각 로컬 입출력 라인 쌍과 글로벌 입출력 라인 쌍들을 연결하는 동일한 수의 멀티플렉서들을 구비하는 상위 블록 영역 및 하위 블록 영역으로 구분한 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation) 구조를 선택할 수 있는 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치 및 2 로우 액티베이션이 방법은 1 로우 액티베이션 구조 또는 2 로우 액티베이션이 구조를 선택적으로 구현할 수 있는 장점이 있다.

Description

1 로우 액티베이션 구조 또는 2 로우 액티베이션 구조를 선택할 수 있는 반도체 메모리 장치 및 2 로우 액티베이션 방법{Semiconductor memory device capable of selecting one row activation configuration or two row activation configuration and 2 row activation method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 1로우 액티베이션 구조를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 2 로우 액티베이션 방법을 설명하는 플로우 차트이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4는 도 3의 반도체 메모리 장치를 하나의 뱅크로 확대하여 도시한 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 기입 또는 독 출과 같은 동작에서 1 로우 액티베이션 구조 또는 2 로우 액티베이션 구조를 선택할 수 있는 반도체 메모리 장치 및 2 로우 액티베이션 방법에 관한 것이다.
반도체 메모리 장치, 특히 디램(Dynamic Random Access Memory)의 대용량화와 고속화에 따라 워드라인을 고속으로 구동하고 데이터 입출력 동작을 고속으로 수행하기 위해서 로컬 입출력 라인 쌍과 글로벌 입출력 라인 쌍 구조의 계층적인 입출력 라인을 가지는 디램이 보편화되고 있다.
또한, 모바일용 디램(Mobile DRAM)에서 정상적인 기입 또는 독출 동작 시 고속 동작을 구현하기 위하여 2개의 워드라인이 동시에 활성화되는 2 로우 액티베이션(two row activation) 구조가 제덱(Jedec: Joint Electron Device Engineering Council)의 규정으로 채택되고 있다.
2 로우 액티베이션 구조는 독출 또는 기입 동작시에 동시에 2개의 워드라인과 하나의 칼럼 선택 라인이 활성화되는 디램 구조이다.
그러나, 2 로우 액티베이션은 두 개의 워드라인을 활성화시키므로 액티브 전류(Active Current)의 소비가 큰 문제가 있어 액티브 전류를 줄이기 위하여 1개의 워드라인과 2개의 칼럼 선택 라인이 활성화되는 1 로우 액티베이션 구조를 가지는 반도체 메모리 장치도 이용되고 있다.
도 1은 1로우 액티베이션 구조를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 1에 도시된 반도체 메모리 장치(100)는 512M 디램의 1 뱅크(BANK)의 1/8을 도시한 것으로써 메모리 블록들(MCB), 로컬 입출력 라인 쌍(LIO11~LIO15, LIO21~LIO25), 글로벌 입출력 라인 쌍(GIO<0> ~ GIO<7>) 및 로컬 입출력 라인 쌍(LIO11~LIO15, LIO21~LIO25)과 글로벌 입출력 라인 쌍(GIO<0> ~ GIO<7>)을 연결하는 멀티플렉서들(LGM)을 구비한다.
도 1에서, 하나의 로컬 입출력 라인 쌍마다 두 개의 메모리 블록들이 대응되고 있다. 즉, 메모리 블록(MCB1, MCB2)에 대응되는 로컬 입출력 라인 쌍(LIO11, LIO12)은 메모리 블록(MCB3, MCB4)에 대응되는 로컬 입출력 라인 쌍(LIO21, LIO22)과 분리되어 있다.
반도체 메모리 장치(100)가 32 비트의 이중 데이터 율( X32 Double Data Rate)로 동작하려면 총 64비트의 데이터가 활성화되어야 한다. 도 1에 도시된 반도체 메모리 장치(100)는 1 뱅크의 1/8을 도시한 것이므로 도 1의 반도체 메모리 장치(100)에서는 8비트의 데이터가 출력된다.
글로벌 입출력 라인과 반전 글로벌 입출력 라인이 하나의 쌍을 구성하는 글로벌 입출력 라인 쌍 하나마다 하나의 데이터가 출력되는데 도 1에서는 편의상 글로벌 입출력 라인 쌍을 GIO로 표시한다.
로컬 입출력 라인과 반전 로컬 입출력 라인이 하나의 쌍을 구성하는 로컬 입출력 라인 쌍 하나마다 하나의 데이터가 전송되는데 도 1에서는 편의상 로컬 입출력 라인 쌍을 LIO로 표시한다.
간단히 동작을 설명한다. 메모리 블록들(MCB1~MCB4)을 지나는 1개의 워드라인(WL)이 활성화되면 워드라인(WL)이 연결된 메모리 블록들(MCB1~MCB4)의 좌우측의 8개의 멀티플렉서들(LGM1~LGM8)이 활성화되어 로컬 입출력 라인 쌍들(LIO11, LIO12, LIO21, LIO22)과 글로벌 입출력 라인 쌍들(GIO<0> ~ GIO<7>)이 연결된다.
그러면, 메모리 블록들(MCB1~MCB4)로부터 8비트의 데이터가 로컬 입출력 라인 쌍(LIO11, LIO12, LIO21, LIO22) 및 글로벌 입출력 라인 쌍(GIO<0> ~ GIO<7>)을 통하여 출력된다.
도 1에 도시된 반도체 메모리 장치(100)는 1 로우 액티베이션 구조를 가진다. 이와 같이, 일반적으로는 1 로우 액티베이션 구조를 가지는 반도체 메모리 장치와 2 로우 액티베이션 구조를 가지는 반도체 메모리 장치가 각기 존재한다.
앞서 설명된 것과 같이 1 로우 액티베이션 구조를 가지는 반도체 메모리 장치는 액티브 전류(Active Current)의 관점에서 장점을 갖고 있으나 제덱(Jedec)의 규정인 2 로우 액티베이션 구조도 요구됨에 따라 1 로우 액티베이션과 2 로우 액티베이션 구조를 선택할 수 있는 반도체 메모리 장치가 필요하게 되었다.
본 발명이 이루고자하는 기술적 과제는 1 로우 액티베이션 구조 또는 2 로우 액티베이션이 구조를 선택할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 1 로우 액티베이션 구조 또는 2 로우 액티베이션이 구조를 선택할 수 있는 반도체 메모리 장치의 2 로우 액티베이션이 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 2 로우 액티베이션 방법은 매트릭스 형태로 배열된 복수개의 메모리 블록들의 로우(row) 방향의 중심을 기준으로 하여 각각 동일한 수의 상기 메모리 블록들을 구비하는 좌측 블록 영역과 우측 블록 영역으로 구분하고, 상기 좌측 블록 영역 및 우측 블록 영역을 각각 로컬 입출력 라인 쌍과 글로벌 입출력 라인 쌍들을 연결하는 동일한 수의 멀티플렉서들을 구비하는 상위 블록 영역 및 하위 블록 영역으로 구분한 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation) 구조를 선택할 수 있는 반도체 메모리 장치의 2 로우 액티베이션(row activation) 방법에 관한 것이다.
2 로우 액티베이션 방법은 상기 좌측 블록 영역과 상기 우측 블록 영역의 분리된 상기 로컬 입출력 라인 쌍들을 로우(row) 방향으로 연결하는 단계, 상기 좌측 상위 블록 영역 및 상기 좌측 하위 블록 영역들 중에서 하나의 영역의 상기 로컬 입출력 라인 쌍들과 상기 글로벌 입출력 라인 쌍들을 연결하는 단계, 상기 우측 상위 블록 영역 및 상기 우측 하위 블록 영역들 중에서 상기 로컬 입출력 라인 쌍들과 상기 글로벌 입출력 라인 쌍들이 연결된 영역의 대각선 방향의 영역의 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들을 연결하는 단계 및 두 개의 워드라인을 인에이블 시키는 단계를 구비한다.
상기 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들이 연결된 영역 이외의 영역의 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들은 서로 연결되지 아니한다.
상기 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들이 서로 연결되거나 연결되지 아니하는 것은 상기 멀티플렉서가 구비하는 트랜지스터의 소스 및 드레인 에 각각 연결되는 상기 로컬 입출력 라인 쌍과 상기 글로벌 입출력 라인 쌍을 메탈을 이용하여 연결하거나 분리한다.
상기 좌측 상위 블록 영역, 좌측 하위 블록 영역, 상기 우측 상위 블록 영역 및 우측 하위 블록 영역은 각각 로컬 입출력 라인 쌍에 대응되는 상기 멀티플렉서들을 2개씩 구비한다.
상기 로컬 입출력 라인 쌍들을 로우(row) 방향으로 연결하는 단계는 상기 로컬 입출력 라인 쌍들을 메탈을 이용하여 연결한다. 상기 좌측 블록 영역과 상기 우측 블록 영역으로 구성되는 기본 블록 영역이 복수개 모여서 하나의 뱅크를 이룬다.
상기 두 개의 워드라인을 인에이블 시키는 단계는 상기 좌측 블록 영역과 상기 우측 블록 영역에서 각각 하나의 워드라인이 인에이블 된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 매트릭스 형태로 배열된 복수개의 메모리 블록들의 로우 방향의 중심을 기준으로 하여 각각 동일한 수의 상기 메모리 블록들을 구비하는 좌측 블록 영역과 우측 블록 영역으로 구분하고, 상기 좌측 블록 영역 및 우측 블록 영역을 각각 로컬 입출력 라인 쌍과 글로벌 입출력 라인 쌍들을 연결하는 동일한 수의 멀티플렉서들을 구비하는 상위 블록 영역 및 하위 블록 영역으로 구분한 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation) 구조를 선택할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 상기 좌측 블록 영역과 상기 우측 블록 영역의 분리된 상기 로컬 입출력 라인 쌍들을 로우(row) 방향으로 연결하는 메탈 콘택들을 구비하고, 상기 좌측 상위 블록 영역 및 상기 좌측 하위 블록 영역들 중에서 하나의 영역의 상기 로컬 입출력 라인 쌍들과 상기 글로벌 입출력 라인 쌍들을 연결하는 상기 멀티플렉서들은 메탈에 의하여 연결되고, 상기 우측 상위 블록 영역 및 상기 우측 하위 블록 영역들 중에서 상기 연결된 멀티플렉서들을 구비하는 영역의 대각선 방향의 영역의 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들을 연결하는 상기 멀티플렉서들도 메탈에 의해서 연결된다.
상기 연결된 멀티플렉서들을 구비하는 영역 이외의 영역의 멀티플렉서들은 서로 연결되지 아니한다. 상기 멀티플렉서들이 연결되거나 연결되지 아니하는 것은 상기 멀티플렉서가 구비하는 트랜지스터의 소스 및 드레인에 각각 연결되는 상기 로컬 입출력 라인 쌍과 상기 글로벌 입출력 라인 쌍을 메탈을 이용하여 연결하거나 분리한다.
상기 좌측 상위 블록 영역, 좌측 하위 블록 영역, 상기 우측 상위 블록 영역 및 우측 하위 블록 영역은 각각 로컬 입출력 라인 쌍에 대응되는 상기 멀티플렉서들을 2개씩 구비한다.
상기 좌측 블록 영역과 상기 우측 블록 영역으로 구성되는 기본 블록 영역이 복수개 모여서 하나의 뱅크를 이룬다. 상기 2 로우 액티베이션(row activation) 동작시 상기 좌측 블록 영역과 상기 우측 블록 영역에서 각각 하나의 워드라인이 인에이블 된다.
상기 복수개의 메모리 블록들의 로우 방향의 중심에 배치되는 멀티플렉서들 은 모두 메탈에 의해서 연결된다. 상기 복수개의 메모리 블록들의 로우 방향의 중심에 배치되는 멀티플렉서들은 활성화된 메모리 블록들을 나타내는 소정의 블록 정보에 응답하여 어느 메모리 블록의 데이터를 전송할지가 결정된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 2 로우 액티베이션 방법을 설명하는 플로우 차트이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 2 로우 액티베이션 방법(200)은 매트릭스 형태로 배열된 복수개의 메모리 블록들(MCB1~MCB16)의 로우(row) 방향의 중심을 기준으로 하여 각각 동일한 수의 메모리 블록들을 구비하는 좌측 블록 영역(LBA)과 우측 블록 영역(RBA)으로 구분하고, 좌측 블록 영역(LBA) 및 우측 블록 영역(RBA)을 각각 로컬 입출력 라인 쌍(LIO1~LIO5)과 글로벌 입출력 라인 쌍(GIO<0> ~ GIO<7>)들을 연결하는 동일한 수의 멀티플렉서들(LGM1 ~ LGM20)을 구비하는 상위 블록 영역(LUBA, RUBA) 및 하위 블록 영역(LDBA, RDBA)으로 구분한 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation) 구 조를 선택할 수 있는 반도체 메모리 장치의 2 로우 액티베이션(row activation) 방법에 관한 것이다.
도 3을 참조하여 반도체 메모리 장치(300)의 구조를 좀 더 살펴본다.
도 3의 반도체 메모리 장치(300)는 도 1의 1 로우 액티베이션 구조를 가지는 반도체 메모리 장치(100)를 메탈 옵션(metal option)에 의해서 2 로우 액티베이션 구조를 가지도록 구현한 것이다.
도 3의 반도체 메모리 장치(300)는 512M 디램의 1 뱅크(BANK)의 1/8을 도시한 것으로써, 좌측 상위 블록 영역(LUBA), 좌측 하위 블록 영역(LDBA), 우측 상위 블록 영역(RUBA), 우측 하위 블록 영역(RDBA)을 구비한다. 도 3의 본 발명의 실시예에 따른 반도체 메모리 장치(300)가 512M 용량을 가지는 것은 하나의 실시예일 뿐이며 이에 한정되는 것이 아니라는 것을 당업자는 이해할 수 있을 것이다.
좌측 상위 블록 영역(LUBA)과 좌측 하위 블록 영역(LDBA)을 구비하는 좌측 블록 영역(LBA)과 우측 상위 블록 영역(RUBA)과 우측 하위 블록 영역(RDBA)을 구비하는 우측 블록 영역(RBA)은 동일한 수의 메모리 블록들을 구비한다.
좌측 블록 영역(LBA)과 우측 블록 영역(RBA)은 매트릭스 형태로 배열된 복수개의 메모리 블록들(MCB1~MCB16)의 로우(row) 방향의 중심을 기준으로 각각 좌측과 우측 부분이다. 도 3에서 로우 방향의 중심은 입출력 라인 쌍(LIO3)이 배치된 영역이 된다.
글로벌 입출력 라인과 반전 글로벌 입출력 라인이 하나의 쌍을 구성하는 글로벌 입출력 라인 쌍 하나마다 하나의 데이터가 출력되는데 도 3에서는 편의상 글 로벌 입출력 라인 쌍을 GIO로 표시한다.
로컬 입출력 라인과 반전 로컬 입출력 라인이 하나의 쌍을 구성하는 로컬 입출력 라인 쌍 하나마다 하나의 데이터가 전송되는데 도 3에서는 편의상 로컬 입출력 라인 쌍을 LIO로 표시한다.
1로우 액티베이션 구조에서 2 로우 액티베이션 구조로 변경되는 경우 활성화되는 워드라인의 수는 1로우 액티베이션 구조에서 활성화되는 워드라인 수의 2배가되고 활성화되는 칼럼 선택 라인(CSL:Column Selection Line, 미도시)의 수는 1/2이 된다.
즉, 도 1에 도시된 1 로우 액티베이션 구조에서는 2개의 칼럼 선택 라인(미도시)이 활성화되고 2 로우 액티베이션 구조에서는 1개의 칼럼 선택 라인(미도시)이 활성화된다.
따라서, 로컬 입출력 라인 쌍의 길이가 1 로우 액티베이션 구조에서의 로컬 입출력 라인 쌍과 대비하여 2배로 증가해야 하는데 로컬 입출력 라인 쌍의 길이를 두 배로 하기 위하여 메탈 옵션(Metal Option)을 이용한다.
도 1의 1 로우 액티베이션 구조를 가지는 반도체 메모리 장치(100)는 로컬 입출력 라인 쌍들(예를 들어 LIO11, LIO21)은 서로 분리되어 있다. 그러나, 도 3의 반도체 메모리 장치(300)에서는 도 1의 로컬 입출력 라인 쌍들(예를 들어, LIO11과 LIO21)이 연결되어 LIO1으로 표시된다.
즉, 좌측 블록 영역(LBA)과 우측 블록 영역(RBA)의 로컬 입출력 라인 쌍들(LIO1~LIO5)이 로우(row) 방향으로 연결된다. 도 3의 반도체 메모리 장치(300)는 로컬 입출력 라인 쌍들(LIO1~LIO5)을 로우(row) 방향으로 연결하는 메탈 콘택들(MC1~MC5)을 구비한다.
좌측 상위 블록 영역(LUBA)과 좌측 하위 블록 영역(LDBA)은 각각 동일한 수의 멀티플렉서들을 구비한다. 마찬가지로, 우측 상위 블록 영역(RUBA)과 우측 하위 블록 영역(RDBA)은 각각 동일한 수의 멀티플렉서들을 구비한다.
좌측 상위 블록 영역(LUBA), 좌측 하위 블록 영역(LDBA), 우측 상위 블록 영역(RUBA) 및 우측 하위 블록 영역(RDBA)은 각각 로컬 입출력 라인 쌍에 대응되는 멀티플렉서들을 2개씩 구비한다.
반도체 메모리 장치(300)가 32 비트의 이중 데이터 율( X32 Double Data Rate)로 동작한다고 가정한다. 그러면 클럭 사이클마다 총 64비트의 데이터가 활성화되어야 한다. 도 3에 도시된 반도체 메모리 장치(300)는 1 뱅크의 1/8을 도시한 것이므로 도 3의 반도체 메모리 장치(300)는 8비트의 데이터만 활성화되면 된다.
따라서, 좌측 상위 블록 영역(LUBA) 및 좌측 하위 블록 영역(LDBA)들 중에서 하나의 영역의 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들을 연결하는 멀티플렉서들이 메탈에 의하여 연결되고, 우측 상위 블록 영역(RUBA) 및 우측 하위 블록 영역(RDBA)들 중에서 연결된 멀티플렉서들을 구비하는 영역의 대각선 방향의 영역의 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들을 연결하는 멀티플렉서들이 메탈에 의해서 연결되면 8비트의 데이터만 출력될 수 있다.
도 2의 플로우 차트를 이용하여 2 로우 액티베이션 방법이 설명된다.
2 로우 액티베이션 방법(200)은 먼저, 좌측 블록 영역과 상기 우측 블록 영 역의 분리된 상기 로컬 입출력 라인 쌍들을 로우(row) 방향으로 연결한다.(210 단계) 로컬 입출력 라인 쌍들(LIO1~LIO5)의 연결은 메탈(MC1~MC5)에 의해서 수행된다.
좌측 상위 블록 영역 및 좌측 하위 블록 영역들 중에서 하나의 영역의 상기 로컬 입출력 라인 쌍들과 상기 글로벌 입출력 라인 쌍들을 연결한다.(220 단계)
그리고, 우측 상위 블록 영역 및 우측 하위 블록 영역들 중에서 상기 로컬 입출력 라인 쌍들과 상기 글로벌 입출력 라인 쌍들이 연결된 영역의 대각선 방향의 영역의 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들을 연결한다.(230 단계)
예를 들어, 좌측 상위 블록 영역(LUBA) 및 좌측 하위 블록 영역(LDBA)들 중에서 좌측 상위 블록 영역(LUBA)의 멀티플렉서들(LGM1, LGM2, LGM5, LGM6, LGM9, LGM10)이 메탈에 의해서 연결된다고 가정한다.
멀티플렉서들(LGM1, LGM2, LGM5, LGM6, LGM9, LGM10)이 연결되는 것은 멀티플렉서(LGM1, LGM2, LGM5, LGM6, LGM9, LGM10)가 구비하는 트랜지스터(미도시)의 소스 및 드레인에 각각 연결되는 로컬 입출력 라인 쌍(LIO1, LIO2)과 글로벌 입출력 라인 쌍(GIO<0>, GIO<1>, GIO<2>, GIO<3>)을 메탈을 이용하여 연결한다는 의미이다.
좌측 하위 블록 영역(LDBA)의 멀티플렉서들(LGM3, LGM4, LGM7, LGM8)은 연결되지 아니한다.
도 3에는 좌측 하위 블록 영역(LDBA)의 멀티플렉서들(LGM11, LGM12)은 연결된다. 이는 메모리 블록들(MCB5, MCB6, MCB7, MCB8)과 메모리 블록들(MCB9, MCB10, MCB11, MCB12)을 각각 통과하는 워드라인이 활성화되는 경우의 동작을 고려한 것이며 이러한 동작에 대해서는 후술된다.
메모리 블록들(MCB5, MCB6, MCB7, MCB8)과 메모리 블록들(MCB9, MCB10, MCB11, MCB12)을 각각 통과하는 워드라인이 활성화되지 아니하는 경우에는 좌측 하위 블록 영역(LDBA)의 멀티플렉서들(LGM11, LGM12)로 데이터가 전송되지 아니하므로 좌측 하위 블록 영역(LDBA)의 전체 멀티플렉서들(LGM3, LGM4, LGM7, LGM8, LGM11, LGM12)이 연결되지 아니한 것과 동일하다.
만일 좌측 하위 블록 영역(LDBA)의 멀티플렉서들(LGM3, LGM4, LGM7, LGM8, LGM11, LGM12)이 메탈에 의해서 연결된다고 가정한다면 좌측 상위 블록 영역(LUBA)의 멀티플렉서들(LGM1, LGM2, LGM5, LGM6)은 연결되지 아니한다. 이 경우에도, 좌측 상위 블록 영역(LUBA)의 멀티플렉서들(LGM9, LGM10)은 연결된다. 이는 메모리 블록들(MCB5, MCB6, MCB7, MCB8)과 메모리 블록들(MCB9, MCB10, MCB11, MCB12)을 각각 통과하는 워드라인이 활성화되는 경우의 동작을 고려한 것이며 이러한 동작에 대해서는 후술된다.
즉, 복수개의 메모리 블록들(MCB1~MCB16)의 로우(row) 방향의 중심에 배치된 멀티플렉서들(LGM9,~LGM12)은 모두 메탈로 연결된다. 그러나, 활성화되는 워드라인의 위치에 따라서 활성화된 메모리 블록들을 나타내는 소정의 블록 정보(미도시)에 응답하여 어느 메모리 블록의 데이터를 전송할지 여부가 결정된다.
좌측 상위 블록 영역(LUBA)의 멀티플렉서들(LGM1, LGM2, LGM5, LGM6, LGM9, LGM10)이 연결되면 우측 하위 블록 영역(RDBA)의 멀티플렉서들(LGM15, LGM16, LGM19, LGM20)이 연결된다. 그리고, 우측 상위 블록 영역(RUBA)의 멀티플렉서들(LGM13, LGM14, LGM17, LGM18)은 연결되지 아니한다.
마지막으로, 두 개의 워드라인을 인에이블 시킨다.(240 단계) 예를 들어, 2 개의 워드 라인들(WL1, WL2)이 활성화된다고 가정한다. 2 로우 액티베이션(row activation) 동작시 좌측 블록 영역(LBA)과 우측 블록 영역(RBA)에서 각각 하나의 워드라인이 인에이블 된다.
워드라인(WL1)의 활성화에 의해서 메모리 블록들(MCB1, MCB2, MCB3, MCB4)의 데이터가 활성화된다. 그러나, 멀티플렉서들(LGM1, LGM2, LGM5, LGM6)은 연결되어 있고 멀티플렉서들(LGM3, LGM4, LGM7, LGM8)은 분리되어 있으므로, 활성화된 데이터는 멀티플렉서들(LGM1, LGM2, LGM5, LGM6)을 통하여 글로벌 입출력 라인 쌍(GIO<0>, GIO<1>, GIO<2>, GIO<3>)으로만 출력된다.
마찬가지로, 워드라인(WL2)의 활성화에 의해서 메모리 블록들(MCB13, MCB14, MCB15, MCB16)의 데이터가 활성화된다. 그러나, 멀티플렉서들(LGM15, LGM16, LGM19, LGM20)은 연결되어 있고 멀티플렉서들(LGM13, LGM14, LGM17, LGM18)은 분리되어 있으므로, 활성화된 데이터는 멀티플렉서들(LGM15, LGM16, LGM19, LGM20)을 통하여 글로벌 입출력 라인 쌍(GIO<4>, GIO<5>, GIO<6>, GIO<7>)으로만 출력된다.
이와 같이 메탈 옵션에 의해서 1 로우 액티베이션 구조를 가지는 반도체 메모리 장치(100)를 2 로우 액티베이션 구조를 가지는 반도체 메모리 장치(300)로 구현할 수 있다.
위의 설명과 반대로, 좌측 하위 블록 영역(LDBA)의 멀티플렉서들(LGM3, LGM4, LGM7, LGM8, LGM11, LGM12)을 연결할 수도 있다. 그러면, 좌측 상위 블록 영역(LUBA)의 멀티플렉서들(LGM1, LGM2, LGM5, LGM6, LGM9, LGM10)은 연결되지 아니한다.
또한, 우측 하위 블록 영역(RDBA)의 멀티플렉서들(LGM15, LGM16, LGM19, LGM20)은 연결되지 아니하며 우측 상위 블록 영역(RUBA)의 멀티플렉서들(LGM13, LGM14, LGM17, LGM18)은 연결된다. 이와 같은 연결 구조에서도 2 로우 액티베이션 동작이 가능하다.
도 3의 반도체 메모리 장치(300)의 메모리 블록들(MCB5, MCB6, MCB7, MCB8)과 메모리 블록들(MCB9, MCB10, MCB11, MCB12)을 각각 통과하는 워드라인이 활성화된다고 가정한다.
그리고, 좌측 상위 블록 영역(LUBA)의 멀티플렉서들(LGM1, LGM2, LGM5, LGM6, LGM9, LGM10)과 우측 하위 블록 영역(RDBA)의 멀티플렉서들(LGM15, LGM16, LGM19, LGM20)이 연결된다고 가정한다.
이 경우에는 메탈로 연결된 상태인 좌측 하위 블록 영역(LDBA) 멀티플렉서들(LGM11, LGM12)은 활성화된 메모리 블록들을 나타내는 블록 정보(미도시)에 응답하여 어느 메모리 블록의 데이터를 전송할지 여부가 결정된다.
즉, 멀티플렉서들(LGM9, LGM10)은 메모리 블록들(MCB5, MCB6)로부터 데이터를 수신하고, 멀티플렉서들(LGM11, LGM12)은 메모리 블록들(MCB11, MCB12)로부터 데이터를 수신하도록 블록 정보(미도시)에 의하여 멀티플렉서들(LGM9, LGM10, LGM11, LGM12)이 제어된다.
도 3의 반도체 메모리 장치(300)는 하나의 워드라인에 256개의 메모리 셀들이 연결되는 메모리 장치를 이용하여 설명된 것이다. 그러나, 본 발명의 실시예에 따른 반도체 메모리 장치는 반드시 하나의 워드라인에 256개의 메모리 셀들이 연결되는 구조를 가지는 것에 한정되는 것이 아니다.
도 4는 도 3의 반도체 메모리 장치를 하나의 뱅크로 확대하여 도시한 도면이다.
도 3의 좌측 블록 영역(LBA)과 우측 블록 영역(RBA)을 합쳐서 기본 블록 영역(BMCB1)이라고 한다면, 하나의 뱅크는 n개의 기본 블록 영역들(BMCB1, BMCB2~BMCBn)이 모여서 이루어진다.
즉, 도 3의 반도체 메모리 장치(300)는 하나의 뱅크의 1/8을 도시한 것이므로 n은 8일 수 있으며, 좌측 블록 영역(LBA)의 좌측으로도 복수개의 메모리 블록들이 존재하며, 우측 블록 영역(RBA)의 우측으로도 복수개의 메모리 블록들이 존재한다.
본 발명의 실시예는 뱅크 전체에 대해서도 적용될 수 있다. 즉, 기본 블록 영역(BMCB1)의 좌측 상위 블록 영역(LUBA)에 배치된 멀티플렉서들과 우측 하위 블록 영역(RDBA)에 배치된 멀티플렉서들을 메탈로 연결하고 나머지 멀티플렉서들은 분리한다.
나머지 기본 블록 영역들(BMCB2~BMCB8)도 기본 블록 영역(BMCB1)과 동일한 연결관계를 가지도록 한다면 뱅크 전체가 2 로우 액티베이션 구조를 가지게된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치 및 2 로우 액티베이션이 방법은 1 로우 액티베이션 구조 또는 2 로우 액티베이션이 구조를 선택적으로 구현할 수 있는 장점이 있다.

Claims (15)

  1. 매트릭스 형태로 배열된 복수개의 메모리 블록들의 로우(row) 방향의 중심을 기준으로 하여 각각 동일한 수의 상기 메모리 블록들을 구비하는 좌측 블록 영역과 우측 블록 영역으로 구분하고, 상기 좌측 블록 영역 및 우측 블록 영역을 각각 로컬 입출력 라인 쌍과 글로벌 입출력 라인 쌍들을 연결하는 동일한 수의 멀티플렉서들을 구비하는 상위 블록 영역 및 하위 블록 영역으로 구분한 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation) 구조를 선택할 수 있는 반도체 메모리 장치의 2 로우 액티베이션(row activation) 방법에 있어서,
    상기 좌측 블록 영역과 상기 우측 블록 영역의 분리된 상기 로컬 입출력 라인 쌍들을 로우(row) 방향으로 연결하는 단계 ;
    상기 좌측 상위 블록 영역 및 상기 좌측 하위 블록 영역들 중에서 하나의 영역의 상기 로컬 입출력 라인 쌍들과 상기 글로벌 입출력 라인 쌍들을 연결하는 단계 ;
    상기 우측 상위 블록 영역 및 상기 우측 하위 블록 영역들 중에서 상기 로컬 입출력 라인 쌍들과 상기 글로벌 입출력 라인 쌍들이 연결된 영역의 대각선 방향의 영역의 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들을 연결하는 단계 ; 및
    두 개의 워드라인을 인에이블 시키는 단계를 구비하는 것을 특징으로 하는 2 로우 액티베이션(row activation) 방법.
  2. 제 1항에 있어서,
    상기 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들이 연결된 영역 이외의 영역의 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들은 서로 연결되지 아니하는 것을 특징으로 하는 2 로우 액티베이션(row activation) 방법.
  3. 제 2항에 있어서, 상기 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들이 서로 연결되거나 연결되지 아니하는 것은,
    상기 멀티플렉서가 구비하는 트랜지스터의 소스 및 드레인에 각각 연결되는 상기 로컬 입출력 라인 쌍과 상기 글로벌 입출력 라인 쌍을 메탈을 이용하여 연결하거나 분리하는 것을 특징으로 하는 2 로우 액티베이션(row activation) 방법.
  4. 제 1항에 있어서,
    상기 좌측 상위 블록 영역, 좌측 하위 블록 영역, 상기 우측 상위 블록 영역 및 우측 하위 블록 영역은 각각 로컬 입출력 라인 쌍에 대응되는 상기 멀티플렉서들을 2개씩 구비하는 것을 특징으로 하는 2 로우 액티베이션(row activation) 방법.
  5. 제 1항에 있어서, 상기 로컬 입출력 라인 쌍들을 로우(row) 방향으로 연결하는 단계는,
    상기 로컬 입출력 라인 쌍들을 메탈을 이용하여 연결하는 것을 특징으로 하 는 2 로우 액티베이션(row activation) 방법.
  6. 제 1항에 있어서,
    상기 좌측 블록 영역과 상기 우측 블록 영역으로 구성되는 기본 블록 영역이 복수개 모여서 하나의 뱅크를 이루는 것을 특징으로 하는 2 로우 액티베이션(row activation) 방법.
  7. 제 1항에 있어서, 상기 두 개의 워드라인을 인에이블 시키는 단계는,
    상기 좌측 블록 영역과 상기 우측 블록 영역에서 각각 하나의 워드라인이 인에이블 되는 것을 특징으로 하는 2 로우 액티베이션(row activation) 방법.
  8. 매트릭스 형태로 배열된 복수개의 메모리 블록들의 로우 방향의 중심을 기준으로 하여 각각 동일한 수의 상기 메모리 블록들을 구비하는 좌측 블록 영역과 우측 블록 영역으로 구분하고, 상기 좌측 블록 영역 및 우측 블록 영역을 각각 로컬 입출력 라인 쌍과 글로벌 입출력 라인 쌍들을 연결하는 동일한 수의 멀티플렉서들을 구비하는 상위 블록 영역 및 하위 블록 영역으로 구분한 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation) 구조를 선택할 수 있는 반도체 메모리 장치에 있어서,
    상기 좌측 블록 영역과 상기 우측 블록 영역의 분리된 상기 로컬 입출력 라인 쌍들을 로우(row) 방향으로 연결하는 메탈 콘택들을 구비하고,
    상기 좌측 상위 블록 영역 및 상기 좌측 하위 블록 영역들 중에서 하나의 영역의 상기 로컬 입출력 라인 쌍들과 상기 글로벌 입출력 라인 쌍들을 연결하는 상기 멀티플렉서들은 메탈에 의하여 연결되고,
    상기 우측 상위 블록 영역 및 상기 우측 하위 블록 영역들 중에서 상기 연결된 멀티플렉서들을 구비하는 영역의 대각선 방향의 영역의 로컬 입출력 라인 쌍들과 글로벌 입출력 라인 쌍들을 연결하는 상기 멀티플렉서들도 메탈에 의해서 연결되는 것을 특징으로 하는 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation)구조를 선택할 수 있는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 연결된 멀티플렉서들을 구비하는 영역 이외의 영역의 멀티플렉서들은 서로 연결되지 아니하는 것을 특징으로 하는 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation)구조를 선택할 수 있는 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 멀티플렉서들이 연결되거나 연결되지 아니하는 것은,
    상기 멀티플렉서가 구비하는 트랜지스터의 소스 및 드레인에 각각 연결되는 상기 로컬 입출력 라인 쌍과 상기 글로벌 입출력 라인 쌍을 메탈을 이용하여 연결하거나 분리하는 것을 특징으로 하는 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation)구조를 선택할 수 있는 반도체 메모리 장치.
  11. 제 8항에 있어서,
    상기 좌측 상위 블록 영역, 좌측 하위 블록 영역, 상기 우측 상위 블록 영역 및 우측 하위 블록 영역은 각각 로컬 입출력 라인 쌍에 대응되는 상기 멀티플렉서들을 2개씩 구비하는 것을 특징으로 하는 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation)구조를 선택할 수 있는 반도체 메모리 장치.
  12. 제 8항에 있어서,
    상기 좌측 블록 영역과 상기 우측 블록 영역으로 구성되는 기본 블록 영역이 복수개 모여서 하나의 뱅크를 이루는 것을 특징으로 하는 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation)구조를 선택할 수 있는 반도체 메모리 장치.
  13. 제 8항에 있어서, 상기 2 로우 액티베이션(row activation) 동작시,
    상기 좌측 블록 영역과 상기 우측 블록 영역에서 각각 하나의 워드라인이 인에이블 되는 것을 특징으로 하는 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation)구조를 선택할 수 있는 반도체 메모리 장치.
  14. 제 8항에 있어서,
    상기 복수개의 메모리 블록들의 로우 방향의 중심에 배치되는 멀티플렉서들은 모두 메탈에 의해서 연결되는 것을 특징으로 하는 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation)구조를 선택할 수 있는 반도체 메모리 장치.
  15. 제 14항에 있어서, 상기 복수개의 메모리 블록들의 로우 방향의 중심에 배치되는 멀티플렉서들은,
    활성화된 메모리 블록들을 나타내는 소정의 블록 정보에 응답하여 어느 메모리 블록의 데이터를 전송할지가 결정되는 것을 특징으로 하는 1 로우 액티베이션(row activation) 구조 또는 2 로우 액티베이션(row activation)구조를 선택할 수 있는 반도체 메모리 장치.
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