KR0184091B1 - 다이나믹형 메모리 - Google Patents

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KR0184091B1
KR0184091B1 KR1019950031300A KR19950031300A KR0184091B1 KR 0184091 B1 KR0184091 B1 KR 0184091B1 KR 1019950031300 A KR1019950031300 A KR 1019950031300A KR 19950031300 A KR19950031300 A KR 19950031300A KR 0184091 B1 KR0184091 B1 KR 0184091B1
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사토루 다카세
기요후미 사쿠라이
마사키 오기하라
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명은 DRAM에 있어서, 공유 센스앰프 구성과 센스앰프 캐쉬방식을 작은 면적에서 실현하도록 하는 경우에 캐쉬메모리의 히트율을 상승시켜 칩 내의 데이터버스를 짧게 하여 데이터 전송의 고속화를 도모한다.
서브어레이(11)와 캐쉬메모리로서 사용되는 센스앰프(12)가 메모리칩의 제1변에 따라 교대로 반복하는 공유 센스앰프 구성이 메모리칩의 제2변(Y)에 따라 분할 배치되고, 분할 배치에 의해 뱅크 나누어 동작이 제어되는 메모리블럭(10)과, 각 서브어레이에 대응하여 제2변에 평행하게 형성되고, 서브어레이에 대응하는 센스앰프에 보호유지된 데이터를 전송하기 위한 데이터선(13) 및, 각 뱅크의 서브어레이에 대응하여 제1변에 평행하게 배치되고, 대응하는 데이터선을 매개로 대응하는 서브어레이의 사이에서 데이터의 입출력이 행해지는 I/O패드(16)를 구비하여 구성된 것을 특징으로 한다.

Description

다이나믹형 메모리
제1도는 본 발명의 제1실시예에 따른 DRAM 칩에 있어서 서브어레이, 센스앰프, DQ버퍼, 멀티플랙서, I/O패드의 배치예를 나타낸 도면.
제2도는 제1도중 2개의 서브어레이, 1개의 센스앰프, 1개의 DQ버퍼를 취출하여 그 일예를 나타낸 회로도.
제3도는 본 발명의 제2실시예에 따른 DRAM 칩에 있어서 서브어레이, 센스앰프, DQ버퍼, 멀티플랙서, I/O패드의 배치예를 나타낸 도면.
제4도는 종래의 DRAM의 공유 센스앰프 방식에 있어서 공유 센스앰프에 주목하여 나타낸 모식도.
제5도는 종래의 DRAM에 있어서 공유 센스앰프 구성의 일예를 나타낸 모식도.
제6도는 종래의 DRAM에 있어서 공유 센스앰프 구성의 다른 예를 나타난 모식도.
제7도는 종래의 DRAM에 센스앰프 캐쉬방식을 채용하여 그 캐쉬메모리의 용량을 크게 하기 위하여 서브어레이를 활성화하는 방식을 나타낸 모식도.
제8도는 종래의 DRAM에 있어서 횡방향 어레이 분할방식 그대로 공유 센스앰프 구성을 가지는 메모리블럭을 2개의 뱅크에 등분한 경우의 구성의 일예를 나타낸 모식도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리칩 X : 제1변
Y : 제2변 10 : 메모리블럭
11 : 서브어레이 MC : 메모리셀
WLi : 워드선 BLi : 비트선
12 : 센스앰프 13 : 데이터선
14 : 데이터버퍼(DQ버퍼) 15 : 멀티플랙서
16 : I/O패드 21 : 행디코더
26 : 레지스터회로 27 : 비교기
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 데이터의 입출력 경로에 대단히 고속의 데이터 전송을 요구되는 다이나믹형 메모리(DRAM)에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로, 다이나믹형 메모리에서는 메모리셀어레이를 복수의 셀어레이(서브어레이)로 분할하고, 그 중의 몇 개를 동시에 동작시키는 셀어레이 분할 동작방식이 이용되고 있다. 이 방식은 행계 동작의 소비전류를 많이 차지하는 비트선의 충방전 전류를 절감하기 위함이다. 서브어레이의 분할수는 동작속도와도 큰 관련이 있는 바, 1개의 서브어레이의 규모가 크면, 워드선의 용량이 지나치게 커지게 되어 그 상승속도나 하강속도가 지연되고, 비트선의 용량이 지나치게 커지게 되어 비트선쌍간의 전위차가 작게 되고, 센스앰프에 의한 비트선 전위의 증폭 동작이 지연되고, 리칩 전체의 동작속도가 지연된다. 따라서, 소자의 미세화에 따른 DRAM의 기억용량이 크게 되면 되는 만큼 서브어레이의 분할수는 증가하는 경향에 있다.
한편, 컴퓨터시스템에서 대량으로 사용되는 메모리로서는 저가격으로 실현 가능한 DRAM이 요구되고 있다. 또한, 컴퓨터의 분야에서는 마이크로프로세서(MPU)의 동작속도와 DRAM이 동작속도의 괴리(乖離)는 크게 되는 한편, 양자 사이의 데이터 전송속도가 시스템 전체의 특성을 좌우하는 병목으로 되어 있다. 이를 해소하기 위하여 다양한 개량이 이루어지고 있는 바, 그 대표적인 것은 MPU의 사이클타임과 메인메모리의 억세스시간의 차를 메우기 위하여 양자의 사이에 두고, MPU의 사용효율의 향상을 가능하게 하는 고속메모리(캐쉬메모리)를 채용한다.
캐쉬메모리로서 MPU에서도 DRAM에서도 독립된 SRAM으로 구성하는 것, MPU칩 상에 탑재되는 온칩·캐쉬(또는, 인베디드·메모리)로 칭하는 SRAM으로 구성하는 것(실제는, 캐쉬미모리를 탑재한 MPU가 흔히 별도 칩의 SRAM 캐쉬를 가진 경우도 있음), DRAM칩 상에 탑재되는 SRAM 셀로 구성하는 것 등이 있다.
DRAM 칩 상에 SRAM 셀로 이루어진 캐쉬를 탑재하는 점에 대해서는 1990 Symposium on VLSI Circuits, Digest of Technical Papers, pp 79-80 A Circuit Design of Intelligent CDDRAM with Automatic Write back Capability로 되는 문헌에 1트랜지스터·1캐패시터의 셀을 이용한 DRAM의 열마다 SRAM 셀을 부가하고, 이를 캐쉬메모리로서 사용하는 기술이 개시되어 있다. 또한, 이 문헌에는 독출하고 싶은 어드레스가 캐쉬메모리에 없는(미스히트) 경우에는 그 시점에서의 캐쉬메모리의 내용을 해당하는 어드레스의 DRAM 셀에 재기록 하고, 그 후 억세스하고 싶은 어드레스의 DRAM 셀을 독출하는 기술에 대해서도 언급하고 있다. 이와 같은 캐쉬 탑재형의 DRAM은 캐쉬메모리를 탑재한 MPU와 병용하는 것도 가능하다.
한편, DRAM의 비트선 센스앰프를 캐쉬메모리로서 이용하여 얻은 점에 대하여 본원 출원인의 출원에 따른 일본국 특허출원 제91-41316호(특허공개 제92-212780호)에 기술되어 있으며, 그 구체적인 구성예 및 제어동작 예가 본원 출원인의 출원에 따른 일본국 특허출원 제91-41315호에 기술되어 있다.
더욱이, 본원 출원인의 출원에 따른 일본국 특허출원 제92-131095호에 의해 DRAM의 메모리 영역을 복수의 서브어레이에 분할하여 각 서브어레이를 서로 독립하여 동작시켜 비트선 센스앰프를 캐쉬메모리로서 사용함으로써 캐쉬메모리의 히트율을 상승시켜 얻은 DRAM이 제안되어 있다.
이 DRAM에 있어서는 복수의 서브어레이마다 그 센스앰프가 서로 다른 어드레스에 대응하는 행로부터 추출된 데이터를 보호유지하기 때문에 선택상태인 행로 데이터 억세스 요구가 되는(히트) 확율을 상승시킬 수 있으며, 선택상태인 행로 데이터 억세스 요구가 되지 않는(미스)확율과 상기 히트의 확율의 평균치에 의해 결정되는 데이터 억세스타임의 평균치를 작게할 수 있다.
여기에서, 센스앰프 캐쉬방식을 간단하게 설명하고 있다. 이제 DRAM이 MPU 등으로부터의 억세스를 대기하고 있는 상태를 고려한다. 이때, 어떤 행어드레스의 메모리셀군으로부터의 독출하여 데이터를 센스앰프군에 래치해 두는 것으로 한다.
만약, 상기한 바와 같이 센스앰프군에 데이터가 래치되어 있는 행어드레스와 동일한 행어드레스의 억세스가 있었던 경우(히트시)는 행계의 동작을 생략하고 열계의 동작만으로 데이터를 출력할 수 있도록 되어, 행계의 동작분의 억세스타임을 절감할 수 있다.
이에 대하여 센스앰프군에 데이터가 래치되어 있지 않은 행어드레스에 억세스가 있었던 경우(미스시)는 센스앰프군의 데이터를 메모리셀에 되돌려 기입한 후(또는, 단순히 센스앰프군의 이퀄라이즈 동작후)에, 새로운 행어드레스의 메모리셀군으로부터의 독출하여 데이터를 센스앰프군에 래치해 둘 필요가 있다. 이 미스의 경우에는 캐쉬방식을 이용하지 않는 경우보다도 억세스타임이 많이 걸린다.
그래서, 캐쉬메모리의 히트율이 작으면, 시스템의 평균적인 억세스타임이 길어지게 되는 위험성이 있어, 히트율을 상승시키는 것이 시스템의 평균적인 억세스타임을 짧게 하는 데에 중요하다.
캐쉬메모리의 히트율을 상승시키기 위하여 캐쉬메모리의 용량을 증대시키는 방법, 캐쉬메모리를 몇 개의 뱅크로 나누는 방법이다.
상기한 바와 같이 캐쉬메모리의 용량을 증대시키는 방법을 센스앰프 캐쉬방식에 적용하는 경우 데이터를 래치한 상태에서 억세스를 가지는 센스앰프의 수를 증대시키는 것을 의미한다. 일반적으로, 대용량 메모리는 상술한 바와 같이 각 서브어레이 중의 몇 개를 동시에 활성화시키는 부분 활성화를 수행한다. 그때, 행계의 동작을 시키지 않는 서브어레이에 관련된 센스앰프는 데이터를 보호유지시키지 않는 것이 일반적이다. 그러나, 상기한 바와 같은 행계의 동작을 시키지 않는 서브어레이에 관련한 센스앰프에도 데이터를 보호유지시킨 그대로 해 둠으로써 억세스를 대기하고 있는 상태에서 데이터를 보호유지하고 있는 센스앰프 수를 증대시켜 캐쉬메모리의 용량을 증대시켜 그 히트율을 상승시킬 수 있다.
또한, 상기한 바와 같이 캐쉬메모리를 몇 개의 뱅크로 나누는 방법을 센스앰프 캐쉬방식에 적용하는 경우 센스앰프군을 복수의 뱅크로 나누는 것을 의미한다. 범용의 DRAM에서는, 통상 복수의 서브어레이에 관련한 센스앰프가 동일한 타이밍에서 센스·래치·이퀄라이저 등의 동작을 행하고 있다. 그때, 상기한 바와 같이 행계의 동작을 시키지 않는 서브어레이에 관련한 센스앰프는 데이터를 보호유지한 그대로 대기하도록 할 수 있게 된다. 여기에서, 동시에 동작하는 센스앰프군을 뱅크로 부르는데, 캐쉬메모리의 히트율을 상승시키기 위한 뱅크 나눔의 방법에는 다음에 기술한 바와 같은 몇 개의 조건이 있다. (1) 뱅크마다 독립의 센스앰프를 가질 것. (2) 각 뱅크의 센스앰프는 다른 뱅크의 행어드레스에 관계없이, 자기 뱅크의 데이터를 보호유지할 수 있을 것. 즉, 행계의 동작을 하고 있지 않는 뱅크의 센스앰프는 다른 뱅크의 행어드레스에 관계없이, 자기가 속한 뱅크의 데이터를 계속해서 보호유지할 수 있을 것. (3) 각 뱅크는 모든 입/출력패드에 대한 데이터버스를 가질 것, 즉 캐쉬메모리에 대한 억세스는 어떤 특정의 뱅크에 대하여 행해지는데, 다비트 구성의 DRAM의 경우에는 상기 억세스 되어 있는 뱅크로부터 모든 입/출력패드에 동일한 타이밍에서 데이터를 공급할 필요가 있기 때문이다.
한편, 메모리의 칩면적을 작게 하기 위하여 제4도에 나타낸 바와 같이 2개의 서브어레이(61)에 끼운 영역에 센스앰프(62; 센스용 NMOS앰프, 리스토어용 PMOS앰프)를 배치하고, 제어신호(Xfer1, Xfer2)에 의해 전송용 트랜지스터를 제어하여 2개의 서브어레이(61)를 1개의 센스앰프(62)에 선택적으로 접속함으로써 2개의 서브어레이(61)에서 1개의 센스앰프(62)를 시분할적으로 사용하는 공유(분배) 센스앰프 방식이 알려져 있다.
이 방식은 16M비트 등의 대용량 메모리에서 실제로 채용되고 있으며, 칩면적의 절감화를 도모하고 있다. 여기에서, 공유 센스앰프 방식에 있어서 배치의 효율에 대하여 제5도 및 제6도에 모식적으로 나타낸 바와 같은 2개의 배치를 고려해 본다.
제5도에 나타낸 바와 같이 서브어레이(71)와 공유 센스앰프(72)가 나란히 늘어선 블럭이 교대로 반복하는 수가 많은 공유 센스앰프 구성의 쪽이 제6도에 나타낸 바와 같이 서브어레이(71)와 공유 센스앰프(72)가 나란히 늘어선 블록이 교대로 반복하는 수가 적은 공유 센스앰프 구성의 반복보다도 배치효율이 좋은 것을 알 수 있다.
상기한 바와 같은 공유 센스앰프 구성을 가지는 서브어레이에 센스앰프 캐쉬방식을 적용하고, 캐쉬메모리의 용량을 증대시키도록 하면, 제7도에 나타낸 바와 같은 구성으로 된다. 결국, 공유 센스앰프 구성을 가지는 서브어레이(71) 중 1/2의 서브어레이(A, B, C 또는 a, b, c)를 활성화시켜 서브어레이(71)의 1단측의 센스앰프를 제거하는 센스앰프(72) 군으로 데이터를 보호유지 시킴으로써 데이터를 래치한 상태에서 억세스를 가지는 센스앰프의 수를 증대시킬 수 있게 된다.
그러나, 상기한 바와 같은 제7도에 나타낸 바와 같은 공유 센스앰프 구성에서는 뱅크 나눔이 있을 수 없다는 것을 알 수 있다. 즉, 서브어레이(A, a)는 각각의 뱅크로 나눌 수 없다. 그 이유는 상기한 바와 같은 뱅크 나눔의 조건 (1)을 만족하지 않고, 뱅크마다 독립의 센스앰프를 가질 수 없기 때문이다. 또한, 서브어레이(a, B)는 각각의 뱅크로 나눌 수 없다. 그 이유는 서브어레이(a, B)는 센스앰프를 공유하고 있으며, 결국 뱅크 나눔의 조건 (1)을 만족하지 않는다. 이것으로부터, 귀납적으로 제7도에 나타낸 바와 같이 공유 센스앰프 구성이 계속되고 있는 한, 뱅크 나눔을 할 수 없다는 것을 알 수 있다.
다시 말하면, 공유 센스앰프 방식을 이용하는 경우에 뱅크 나눔을 행하기 위해서는 공유 센스앰프 구성을 가지는 어레이를 도중에 분단하지 않으면 안되고, 이것은 공유 센스앰프 구성의 이점인 배치효율이 좋은 것에 따른 칩면적의 절감효과가 작게 되버리는 것을 의미한다.
만약, 종래와 같이 어레이 분할을 서브어레이와 공유 센스앰프의 배열방향으로만 행하는 횡방향 분할방식 그대로, 배치효율이 좋은 공유 센스앰프 구성을 가지는 서브어레이를 도중에 분단하여 2개의 뱅크로 나누도록 하면, 제8도에 나타낸 바와 같은 구성으로 된다.
제8도의 구성은 비트 구성에 대응하는 비트 수의 데이터를 입출력하기 위하여 모든 입출력(I/O) 패드(76)를 칩의 서브어레이 배열방향의 일변에 모으고, 메모리 실장용의 인쇄회로 기판에 수직상태에서 표면실장하여 얻도록 한 종형 패키지(VSMP)를 이용함으로써 패키지 내부의 리드프레임이나 회로 기판상의 배선을 짧게하여 데이터 전송의 고속화를 도모하는 예를 나타내고 있다.
이 경우, 각 서브어레이(71)마다 접속되어 있는 데이터선(73)은 각 서브어레이(71)에 대응하여 설치되어 있는 데이터버퍼(74 : DQ버퍼)에 접속되어 있으며, 각 뱅크의 각 1개의 데이터버퍼(74)에 공통으로 멀티플랙서(75 : MPX)가 접속되어 있으며, 이 멀티플랙서(75)는 상기 I/O패드(76)와 동수만큼 설치되어 있다.
그러나, 상기한 제8도의 구성에서는 배치효율이 좋은 공유 센스앰프 구성을 계속하면 계속할수록 서브어레이(71)와 공유 센스앰프(72)의 반복하는 수가 크게 된다. 이것은, 상술한 바와 같이 DRAM의 대용량화에 반해 서브어레이 수가 증대하는 경향에 있는 것을 고려하면, 횡방향으로 나눈 각 뱅크의 각 서브어레이(71)에 대응하는 DQ버퍼(74)와 멀티플랙서(75)를 접속하기 위하여 데이터버스가 길어지게 되고, 칩 내에서의 데이터 전성의 고속화를 방해하는 요인으로 된다.
이상의 설명으로부터 종래의 DRAM은 공유 센스앰프 구성 및 센스앰프 캐쉬 방식을 채용하는 경우에 배치효율이 좋은 공유 센스앰프 구성 하에서 캐쉬메모리의 히트율을 상승시키기 위하여 캐쉬메모리의 용량을 증대시키면서 캐쉬메모리를 몇 개의 뱅크로 나누도록 하면, 데이터버스가 길어지게 되고, 칩 내에서의 데이터 전송의 고속화를 도모하는데 지장이 생긴다는 문제가 있었다.
상기한 바와 같이 종래의 DRAM은 공유 센스앰프 구성 및 센스앰프 캐쉬방식을 작은 면적에서 실현하도록 하는 경우에 캐쉬메모리의 히트율의 상승과 칩 내에서의 데이터 전송의 고속화를 양립시킬 수 없고, 어느 쪽을 희생시키지 않을 수 없었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 공유 센스앰프 구성 및 센스앰프 캐쉬방식을 작은 면적에서 실현하도록 하는 경우에 캐쉬메모리의 히트율을 상승시킬 수 있으며, 칩 내의 데이터버스를 짧게 하여 데이터 전송의 고속화를 도모할 수 있으며, 공유 센스앰프 구성 및 센스앰프 캐쉬방식의 각 이점을 활용한 형태로 공존시켜 얻는 고성능, 저가격의 다이나믹형 메모리를 제공함을 그 목적으로 한다.
[발명의 구성]
상기 목적을 달성하기 위한 제1발명의 다이나믹형 메모리는 각각 행렬 모양으로 배치된 다이나믹형 메모리셀어레이를 갖추고, 동일 행의 메모리셀에 접속된 복수의 워드선 및 동일 열의 메모리셀에 접속된 복수의 비트선을 갖춘 복수의 서브어레이와, 상기 각 서브어레이에 있어서 선택된 행의 메모리셀로부터 독출된 전위를 센스 증폭하기 위하여 설치되고, 상기 각 서브어레이에서 각각 동일한 타이밍에서 동작하도록 제어되고, 억세스 대기상태의 서브어레이에서는 센스 데이터를 보호유지한 그대로의 상태로 제어되고, 캐쉬메모리로서 사용되는 복수의 센스앰프, 상기 복수의 서브어레이 및 복수의 센스앰프를 포함하며, 1개의 서브어레이와 1개의 센스앰프가 메모리칩의 제1변에 따라 교대로 반복하고, 그 반복하는 방향의 양단에 센스앰프가 위치하도록 배치하고, 2개의 서브 어레이에 끼운 센스앰프가 상기 2개의 서브어레이에서 시분할적으로 사용되고, 상기 제1변에 수직인 방향의 메모리칩의 제2변에 따라 복수개로 분할되어 배치되고, 상기 복수개의 분할에 의해 복수의 뱅크로 분할되어 동작이 제어되는 복수의 공유 센스앰프 구성의 메모리블럭, 각각 상기 각 서브어레이에 대응하여 상기 서브어레이와 센스앰프의 상기 메모리칩의 제2변에 평행하게 형성되고, 대응하는 서브어레이의 상기 복수의 센스앰프에 보호유지된 데이터 중 선택된 열의 데이터를 전송하기 위하여 복수의 데이터선 및, 상기 각 뱅크의 서브어레이에 대응하여 상기 메모리칩의 제1변에 평행하게 배치되고, 대응하는 데이터선을 매개로 대응하는 서브어레이의 사이에서 데이터의 입출력이 행해지는 복수의 데이터 입/출력패드를 구비하는 것을 특징으로 한다.
제2발명의 다이나믹형 메모리는 제1발명의 다이나믹형 메모리에 대하여 각각 상기 각 서브어레이에 대응하여 그 근방에서 상기 데이터 입/출력패드에 가까운 측에 배치되고, 대응하는 서브어레이의 데이터선으로부터의 데이터를 증폭하는 복수의 데이터 버퍼회로와, 상기 복수의 데이터 버퍼회로보다도 상기 메모리칩의 제1변으로부터 먼 위치에서 상기 제1변에 평행하게 배치되고, 각각 상기 복수의 뱅크에 있어서 각 1개의 서브어레이에 대응하는 데이터 버퍼회로에 공통으로 접속되어 상기 복수의 뱅크로부터의 데이터를 선택적으로 취출하는 복수의 멀티플랙서가 부가되어 있다.
제3발명의 다이나믹형 메모리는 제1발명의 다이나믹형 메모리에 대하여 상기 메모리블럭과 데이터 입/출력패드 사이의 영역에서 메모리칩의 제1변에 평행하게 배치되고, 각각 상기 복수의 뱅크에 있어서는 각 1개의 서브어레이에 대응하는 복수의 데이터선에 공통으로 접속되어 상기 복수의 뱅크로부터의 데이터를 선택적으로 증폭하는 복수의 데이터 버퍼회로·멀티플랙서가 부가되어 있다.
[작용]
상기와 같이 구성된 본 발명은, 복수의 공유 센스앰프 구성의 메모리블럭이 서브어레이와 센스앰프의 반복하는 방향에 수직인 방향의 메모리칩의 제2변에 따라 복수개로 분할되어 배치되어 뱅크 분할이 행해지고 있기 때문에 각 서브어레이의 센스앰프군을 캐쉬메모리로서 이용한 센스앰프 캐쉬방식을 채용할 수 있다.
이 경우 서로 다른 뱅크의 각 1개의 서브어레이에 대응하는 복수의 데이터선에 공통으로 멀티플랙서가 접속되어 있기 때문에 복수의 뱅크의 데이터를 멀티플랙스하여 각 뱅크마다의 데이터를 독립 독출할 수 있게 되고, 각 뱅크는 모든 입/출력패드 군에 대한 데이터버스를 가지고 있기 때문에 캐쉬메모리의 히트율을 상승시킬 수 있게 된다.
또한, 각 어레이의 센스앰프는 각각 동일한 타이밍에서 동작(센스·래치·이퀄라이저)하고, 억세스 대기상태의 서브어레이의 센스앰프가 센스 데이터를 보호유지한 그대로의 상태로 제어되기 때문에 캐쉬메모리의 용량을 증대시킬 수 있으며, 캐쉬메모리의 히트율을 상승시킬 수 있게 된다.
또한, 각 서브어레이에 대응하여 설치되어 있는 데이터선의 모두가 메모리칩의 제2변에 평행하게 형성되어 있으며, 멀티플랙서 군과 입/출력패드 군이 메모리칩의 동일한 변(제2변에 수직인 방향의 일변)에 집중하고 있다.
이와 같은 데이터선 군이나 멀티플랙서 군, 입/출력패드 군의 배치가 생각되어지고 있기 때문에 칩 내의 데이터버스가 짧게되고 데이터 전송의 고속화를 도모할 수 있게 된다.
또한, 1개의 서브어레이와 1개의 센스앰프가 교대로 반복하고, 그 반복하는 방향의 양단에 센스앰프가 위치하도록 배치되고, 2개의 서브어레이에 끼운 센스앰프가 상기 2개의 서브어레이에서 시분할적으로 사용되는 배치효율이 좋은 공유 센스앰프 구성이 채용되어 있기 때문에 작은 면적에서 실현할 수 있게 된다.
결국, 공유 센스앰프 구성 및 센스앰프 캐쉬방식의 각 이점을 활용한 형태로 공존시킨 고성능, 저가격의 DRAM을 실현할 수 있게 된다.
[실시예]
이하, 예시 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 DRAM 칩에 있어서 서브어레이, 센스앰프, 데이터버퍼, 멀티플랙서, I/O패드의 배치예를 나타내고 있다. 제2도는 제1도 중 2개의 서브어레이, 1개의 센스앰프, 1개의 데이터버퍼를 취출하여 그 일예를 나타내고 있다. 제1도, 제2도에 있어서 각각 공유 센스앰프 구성을 가지는 복수의 메모리블럭(10)은 1개의 서브어레이(11)와 1개의 센스앰프(12)가 메모리칩(1)의 제1변(X : 도면중에서는 좌우방향)에 따라 교대로 반복하고, 그 반복하는 방향의 양단에 센스앰프(12)가 위치하도록 배치되고, 2개의 서브어레이(11)에 끼운 1개의 센스앰프(12)가 상기 2개의 서브어레이(11)에서 시분할적으로 사용된다. 상기 2개의 서브어레이(11)의 각 열에서 1개의 센스앰프(12)를 시분할적으로 사용하기 위한 공유 센스앰프의 구성은 예컨대, 제4도를 참조하여 상술한 바와 같다.
또한, 상기 복수의 메모리블럭(10)은 상기 제1변(X)에 수직인 방향의 메모리칩의 제2변(Y : 도면중에서는 상하방향)에 따라 복수개(본 예에서는 2개)로 분할되어 배치되고, 이 분할 배치에 의해 복수(본 예에서는 2개)의 뱅크에 분할되어 동작이 제어된다. 더욱이, 뱅크의 지정(선택)은 뱅크 어드레스가 디코더된 출력에 의해 제어된다.
상기 각 서브어레이(11)는 각각 행렬 모양으로 배치된 다이나믹형 메모리셀(MC)의 어레이를 갖추고, 동일 행의 메모리셀(MC)에 접속된 복수의 워드선(WLi) 및 동일열의 메모리셀(MC)에 접속된 복수의 비트선(BLi)을 갖춘다. 상기 복수의 워드선(WLi)은 행어드레스를 디코드하는 행디코더(21)에 의해 선택되고, 상기 복수의 비트선(BLi)은 열어드레스를 디코드하는 열디코더(도시하지 않음)에 의해 선택되는 열선택회로에 의해 선택된다. 더욱이, 각 서브어레이에 있어서 메모리셀의 지정은 행어드레스 및 열어드레스가 차례로 주어짐으로써 제어된다.
상기 각 센스앰프(12)는 상기 각 서브어레이(11)에 있어서 선택된 행의 메모리셀로부터 독출된 전위를 센스 증폭하기 위하여 설치되어 있으며, 각각 동일한 타이밍에서 동작하도록 제어되고, 억세스 대기상태의 서브어레이(11)에서는 센스 데이터를 보호유지하여 연속한 상태(출력 대기상태)로 제어되고, 캐쉬 메모리로서 사용된다.
더욱이, 상기한 바와 같이 센스 데이터를 보호유지한 그대로의 상태로 제어하기 위해서는 제4도에 나타낸 바와 같은 센스앰프의 활성화 제어를 행하기 위하여 제어신호/SAN, SAP를 활성상태 그대로 보호유지해 얻도록 회로를 구성하면 된다.
복수의 데이터선(13)은 각각 상기 각 서브어레이(11)에 대응하여 상기 메모리칩의 제2변(Y)에 평행하게 형성되어 있으며, 상기 서브어레이(11)에 대응하는 센스앰프(12)에 보호유지된 데이터 중 선택된 열의 데이터를 전송하기 위한 것이다. 이 경우, 서로 다른 뱅크의 각 데이터선 중 데이터 입/출력(I/O)패드(16)로부터 먼 측에 위치하는 서브어레이(11)에 대응하는 데이터선(13)은 상기 I/O패드(16)에 가까운 측에 위치하는 메모리블럭의 센스앰프(12) 위를 통과하고 있다.
복수의 I/O패드(16)는 상기 각 뱅크의 서브어레이(11)에 대응하여 상기 메모리칩의 제1변(X)에 평행하게 배치되어 있으며, 대응하는 서브어레이(11)의 사이에서 데이터선(13)을 매개로 데이터의 입출력이 행해진다.
복수의 데이터버퍼(14 : DQ버퍼)는 각각 상기 각 서브어레이(11)에 대응하여 그 근방에서 상기 I/O패드(16)에 가까운 측에 배치되어 있으며, 대응하는 서브어레이(11)의 데이터선(13)에 삽입 접속되고, 대응하는 서브어레이(11)로부터의 데이터를 증폭하는 것이다.
복수의 멀티플랙서(15)는 상기 복수의 데이터버퍼(14)보다도 상기 메모리칩의 제1변(X)으로부터 먼 위치에서 상기 제1변(X)에 평행하게 배치되어 있으며, 각각 상기 복수의 뱅크에 있어서 각 1개의 서브어레이에 대응하는 데이터선(13)을 매개로 대응하는 데이터버퍼(14)에 공통으로 접속되어 상기 복수의 뱅크로부터의 데이터를 선택적으로 꺼내도록 제어되는 것이다.
더욱이, 상기 멀티플랙서(15)와 2개의 뱅크의 각 데이터선(13)의 접속에 관하여 서로 다른 뱅크의 각 데이터선(13) 끼리를 접속하면, 데이터선(13)의 부하용량이 크게 되어 데이터 전송의 지연시간이 크게 되기 때문에 바람직하지 않다.
그래서, 멀티플랙서(15)는 서로 다른 뱅크의 각 데이터선(13)에 각각 대응하여 스위치 소자(예컨대, MOS트랜지스터)가 직렬로 삽입 접속되어 된다. 이에 의해 서로 다른 뱅크에 대하여 선택적으로 DQ버퍼(14)에 의한 데이터의 입/출력 동작을 허가할 수 있게 된다.
더욱이, 센스앰프 캐쉬방식을 채용하는 경우에는 상술한 본원 출원인의 출원에 따른 일본국 특허출원 제92-131095호에 상세히 개시되어 있는 구성과 마찬가지로 제2도 중에 점선으로 나타낸 바와 같이 각 서브어레이마다 행어드레스를 보호유지하는 레지스터회로(26)와 이 레지스터회로(26)에 보호유지되어 있는 행어드레스(선택된 행에 대응하는 행어드레스)와 새롭게 주어지는 행어드레스를 비교하는 비교기(27)가 설치되어 있다.
그리고, 억세스의 대상으로 되는 서브어레이에 억세스 요구와 어드레스가 공급되면, 비교기(27)는 2개의 행어드레스 입력을 비교하고, 서로의 행어드레스가 일치한 경우에는 히트한 뜻을 알리는 히트신호를 출력하고, 불일치의 경우에는 미스한 뜻을 알리는 미스신호를 출력한다. 히트신호가 출력한 경우에는 행계가 동작하지 않는 열어드레스에 따른 열데이터가 독출된다. 미스신호가 출력한 경우에는 레지스터회로(26), 워드선(WLi), 센스앰프가 각각 일단 리셋된 후, 새롭게 주어진 행어드레스가 레지스터회로(26)에 셋되고, 레지스터회로(26)에 새롭게 보호유지된 행어드레스에 따라 행계가 동작한다. 그리고, 다시 억세스 요구와 어드레스가 공급되고, 히트의 판정이 행해지고, 행계가 동작하지 않는 열어드레스에 따른 열데이터가 독출되도록 된다. 상기한 바와 같은 동작은 억세스의 대상으로 되는 복수의 서브어레이(11)에 대하여 억세스 요구가 순차 공급됨으로써 복수의 서브어레이(11)에서 순차 행해진다. 이 경우, 각 서브어레이(11)에 있어서는 미스로 된 행만을 선택해 둘 수 있고, 미스가 발생할 때마다 모든 행을 재선택할 필요는 없다.
상기 제1실시예의 DRAM에 있어서는 복수의 공유 센스앰프 구성의 메모리블럭(10)이 서브어레이(11)와 센스앰프(12)의 반복하는 방향(X)에 수직인 방향(Y)에 따라 2개로 분할되어 배치되어 2개의 뱅크로 분할되어 있기 때문에 각 서브어레이(11)의 센스앰프(12) 군을 캐쉬메모리로서 이용한 센스앰프 캐쉬방식을 채용할 수 있다.
이 경우, 서로 다른 뱅크의 각 서브어레이(11)에 대응하는 2개의 데이터버퍼(14)에 공통으로 멀티플랙서(15)가 접속되어 있기 때문에 복수의 뱅크의 데이터를 멀티플랙스하여 각 뱅크마다의 데이터를 독립으로 독출할 수 있게 되고, 각 뱅크는 모든 I/O패드(16) 군에 대한 데이터버스를 가지고 있기 때문에 캐쉬메모리의 히트율을 상승시킬 수 있게 된다.
또한, 각 서브어레이(11)에 대응하는 센스앰프(12)는 각각 동일한 타이밍에서 동작(센스·래치·이퀄라이저 등)하고, 억세스 대기상태의 서브어레이에 대응하는 센스앰프(12)가 센스데이터를 보호유지한 그대로의 상태로 제어되기 때문에 캐쉬메모리의 용량을 증대시킬 수 있으며, 캐쉬메모리의 히트율을 상승시킬 수 있게 된다.
또한, 각 서브어레이(11)에 대응하여 설치되어 있는 데이터선(13)의 모두가 메모리칩의 제2변(Y)에 평행하게 형성되어 있으며, 멀티플랙서(15) 군과 I/O패드(16) 군이 메모리칩의 제1변(X)과 동일 방향의 일변에 집중하고 있다.
이와 같이, 데이터선(13) 군이나 멀티플랙서(15) 군, I/O패드(16) 군의 배치가 생각되어지고 있기 때문에, 칩 내의 데이터버스가 짧게 되고, 데이터 전송의 고속화를 도모할 수 있게 된다.
또한, 1개의 서브어레이(11)와 1개의 센스앰프(12)가 교대로 반복하고, 그 반복하는 방향의 양단에 센스앰프(12)가 위치하도록 배치되고, 2개의 서브어레이(11)에 끼운 1개의 센스앰프(12)가 상기 2개의 서브어레이(11)에서 시분할적으로 사용되는 배치효율이 좋은 공유 센스앰프 구성이 채용되어 있기 때문에 작은 면적에서 실현할 수 있게 된다.
결국, 상기 제1실시예의 DRAM에 의하면, 공유 센스앰프 구성 및 센스앰프 캐쉬방식의 각 이점을 활용한 형태로 공존시킨 고성능, 저가격의 DRAM을 실현할 수 있게 된다.
제3도는 본 발명의 제2실시예에 따른 DRAM 칩에 있어서 서브어레이, 센스앰프, 데이터버퍼·멀티플랙서, I/O패드의 배치예를 나타내고 있다.
이 제2실시예에서는 상기 제1실시예와 비교하여 복수의 DQ버퍼(14) 및 멀티플랙서(15)에 대해 메모리블럭(10)과 I/O패드(16) 사이의 영역에서 메모리칩의 제1변(X)에 평행하게 복수의 데이터버퍼(DQ버퍼)·멀티플랙서(31)를 배치하고, 이 복수의 DQ버퍼·멀티플랙서(31)를 각각 복수의 뱅크에 있어서 각 1개의 서브어레이(11)에 대응하는 복수의 데이터선(13)에 공통으로 접속하고, 상기 복수의 뱅크로부터의 데이터를 선택적으로 증폭하도록 한 점이 다르고, 그 외는 동일하기 때문에 제1도 중과 동일부호를 부여하고 있다.
또한, 서로 다른 뱅크의 각 데이터선(13) 중 I/O패드(16)로부터 먼 측에 위치하는 서브어레이(11)에 대응하는 데이터선(13)은 상기 I/O패드(16)에 가까운 측에 위치하는 서브어레이(11)에 대응하는 데이터선(13) 보다도 길게 되기 때문에, 그 배선저항의 증대를 제어하여 상기 양 데이터선(13)의 배선저항을 거의 같게 하기 위하여 상기 I/O패드(16)에 가까운 측에 위치하는 서브어레이(11)에 대응하는 데이터선(13) 보다도 크게 형성해 두는 것이 바람직하다.
상기 제2실시예의 DRAM에 있어서도, 상기 제1실시예의 DRAM과 동일한 동작이 가능하고, 제1실시예의 DRAM과 거의 마찬가지의 효과가 얻어진다.
또한, 본원 청구범위의 각 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이, 본 발명의 DRAM에 의하면, 공유 센스앰프 구성 및 센스앰프 캐쉬방식을 작은 면적에서 실현하도록 하는 경우에 캐쉬메모리의 히트율을 상승시킬 수 있으며, 칩 내의 데이터버스를 짧게하여 데이터 전송의 고속화를 도모할 수 있으며, 공유 센스앰프 구성 및 센스앰프 캐쉬방식의 각 이점을 활용한 형태로 공존시킬 수 있게 된다.

Claims (5)

  1. 각각 행렬 모양으로 배치된 다이나믹형 메모리셀어레이를 갖추고, 동일 행의 메모리셀에 접속된 복수의 워드선 및 동일 열의 메모리셀에 접속된 복수의 비트선을 갖춘 복수의 서브어레이(11)와, 상기 각 서브어레이(11)에 있어서 선택된 행의 메모리셀로부터 독출된 전위를 센스 증폭하기 위하여 설치되고, 상기 각 서브어레이(11)에서 각각 동일한 타이밍에서 동작하도록 제어되고, 억세스 대기상태의 서브어레이(11)에서는 센스 데이터를 보호유지한 그대로 상태로 제어되고, 캐쉬메모리로서 사용되는 복수의 센스앰프(12), 상기 복수의 서브어레이(11) 및 복수의 센스앰프(12)를 포함하며, 1개의 서브어레이(11)와 1개의 센스앰프(12)가 메모리칩의 제1변에 따라 교대로 반복하고, 그 반복하는 방향의 양단에 센스앰프(12)가 위치하도록 배치되고, 2개의 서브어레이(11)에 끼운 센스앰프(12)가 상기 2개의 서브어레이(11)에서 시분할적으로 사용되고, 상기 제1변에 수직인 방향의 메모리칩의 제2변에 따라 복수개로 분할되어 배치되고, 상기 복수개의 분할에 의해 복수의 뱅크로 분할되어 동작이 제어되는 복수의 공유 센스앰프(12) 구성의 메모리블럭(10), 각각 상기 각 서브어레이(11)에 대응하여 상기 메모리칩의 제2변에 평행하게 형성되고, 대응하는 서브어레이(11)의 상기 복수의 센스앰프(12)에 보호유지된 데이터 중 선택된 열의 데이터를 전송하기 위한 복수의 데이터선(13) 및, 상기 각 뱅크의 서브어레이(11)에 대응하여 상기 메모리칩의 제1변에 평행하게 배치되고, 대응하는 데이터선을 매개로 대응하는 서브어레이(11)의 사이에서 데이터의 입출력이 행해지는 복수의 데이터 입/출력패드(16)를 구비하여 구성된 것을 특징으로 다이나믹형 메모리.
  2. 제1항에 있어서, 각각 상기 각 서브어레이(11)에 대응하여 그 근방에서 상기 데이터 입/출력패드(16)에 가까운 측에 배치되고, 대응하는 서브어레이(11)의 데이터선으로부터의 데이터를 증폭하는 복수의 데이터 버퍼회로(14) 및, 상기 복수의 데이터 버퍼회로(14) 보다도 상기 메모리칩의 제1변으로부터 먼 위치에서 상기 제1변에 평행하게 배치되고, 각각 상기 복수의 뱅크에 있어서 각 1개의 서브어레이(11)에 대응하는 데이터 버퍼회로(14)에 공통으로 접속되어 상기 복수의 뱅크로부터의 데이터를 선택적으로 취출하는 복수의 멀티플랙서(15)를 더 구비하여 구성된 것을 특징으로 하는 다이나믹형 메모리.
  3. 제1항에 있어서, 상기 메모리블럭과 데이터 입/출력패드 사이의 영역에서 메모리칩의 제1변에 평행하게 배치되고, 각각 상기 복수의 뱅크에 있어서 각 1개의 서브어레이(11)에 대응하는 복수의 데이터선에 공통으로 접속되어 상기 복수의 뱅크로부터의 데이터를 선택적으로 증폭하는 복수의 데이터 버퍼회로·멀티플랙서(31)를 더 구비하여 구성된 것을 특징으로 하는 다이나믹형 메모리.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 복수의 데이터선 중 상기 데이터 입/출력패드(16)로부터 먼 측에 위치하는 서브어레이(11)에 대응하는 데이터선은 상기 데이터 입/출력패드(16)에 가까운 측에 위치하는 메모리블럭의 센스앰프(12) 위를 통과해 있는 것을 특징으로 하는 다이나믹형 메모리.
  5. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 복수의 데이터선 중 상기 데이터 입/출력패드(16)로부터 먼 측에 위치하는 서브어레이(11)에 대응하는 데이터선은 상기 데이터 입/출력패드(16)에 가까운 측에 위치하는 서브어레이(11)에 대응하는 데이터선보다도 큰 것을 특징으로 하는 다이나믹형 메모리.
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