JP5231642B2 - メモリモジュール内の独立制御式仮想メモリ装置 - Google Patents
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Description
メモリモジュールは、典型的には、「デュアルインラインメモリモジュール」(「DIMM」)と呼ばれる記憶装置を形成する、プリント回路基板に搭載されたいくつかのDRAMチップから構成される。図1Aは、8個のDRAMチップから構成される単一のDIMMの等角図である。この場合、1つ以上のDIMMが、回路基板に搭載されて、メモリコントローラによって制御される。図1Bは、回路基板106に搭載されたメモリ102及びメモリコントローラ104の等角図である。メモリ102は、4つのDIMMスロット112−115に挿入された4つのDIMM108−111からなる。メモリコントローラ104は、中央処理装置などの、コンピュータチップ、またはマルチコアマイクロプロセッサチップの一部であり、DIMM108−111に対して送受信されるコマンド及びデータの流れを管理(及び/または制御)し、メモリ102をコンピュータシステムの他の主要なコンポーネントとインターフェース(接続)する。各DIMMは、インターフェース118を介してメモリコントローラ104と電気的に通信する。インターフェース118は、メモリコントローラ104からメモリ102にクロック信号及びコマンドを伝送し、及び、DIMM108−111とメモリコントローラ104間でデータ信号を伝送するバスである。データ信号は、メモリコントローラ104とDIMM108−111内のDRAMチップとの間を並列(または同時)に送られる。インターフェース118は、シングルデータレート(single-data rate:SDR)、ダブルデータレート(double-data rate:DDR)、及び、これらより高いデータレートでのデータ転送をサポートすることができる。SDRは、1クロックサイクルで1回データを送信することをいい、DDRは、コンピュータシステムクロック信号の立ち上がりエッジと立ち下がりエッジの両方においてデータを送信することをいう。メモリコントローラ104及びDIMM108−111を、SDR及びDDRにしたがってデータを送受信するように構成することができる。DDRにおいてクロックの両方のエッジを使用することによって、データ信号を同じ限界周波数で動作させた場合に、シングルデータレート送信に比べてデータ伝送速度(またはデータ伝送率)が2倍になる。
本発明のメモリモジュールの実施形態は、メモリコントローラからコマンドを受け取るためのデマルチプレクサレジスタ(「demux register」)を導入する。メモリチップをVMDにグループ化することができ、該メモリチップは、demux registerと共にプリント回路基板に搭載されて、「マルチコアデュアルインラインメモリモジュール」(「MCDIMM」)と呼ばれる単一の記憶装置を形成する。いくつかの実施形態では、メモリチップをDRAMチップとすることができる。図4Aは、本発明のいくつかの実施形態にしたがって構成された、回路基板412に配置された8個のDRAMチップ401−408、及びdemux register410から構成される単一のMCDIMM400の等角図である。これらのDRAMチップ401−408を1つ以上のDRAMチップからなるVMDにグループ化することができる。この例については、より詳細に後述する。
Claims (13)
- メモリモジュールであって、
各々の仮想メモリ装置が少なくとも1つのメモリチップを備える、複数の仮想メモリ装置と、
前記複数の仮想メモリ装置及びメモリコントローラに電子的に接続されたデマルチプレクサレジスタ
を備え、
前記デマルチプレクサレジスタは、前記メモリコントローラから前記複数の仮想メモリ装置の1つを特定するコマンドを受け取って、該コマンドを、該コマンドにおいて特定される仮想メモリ装置に送り、
前記デマルチプレクサレジスタが、コマンドを複数のコマンドに変換し、これによって、前記デマルチプレクサレジスタがキャッシュラインをキャッシュラインセグメントに分割できるようにするカウンタを備え、
各コマンドは、前記キャッシュラインセグメントの1つに関連付けられ、前記複数のコマンド及び関連するキャッシュラインセグメントが、前記仮想メモリ装置に連続的に送られる、メモリモジュール。 - 前記メモリチップは、ダイナミックランダムアクセスメモリチップを備える、請求項1のメモリモジュール。
- 前記コマンドは、前記メモリコントローラから、時分割多重方式で前記デマルチプレクサレジスタへと送られて、各コマンドは、前記デマルチプレクサレジスタに到達し、及び、該コマンドにおいて特定される仮想メモリ装置に一定の持続時間間隔内で送られる、請求項1または2のメモリモジュール。
- 前記デマルチプレクサレジスタがさらに、
前記コマンドを受け取って、該コマンドにおいて特定される仮想メモリ装置の仮想メモリ装置アドレスを決定するように構成されたレジスタと、
前記レジスタから前記コマンド及びアドレスを受け取って、該コマンドを前記仮想メモリ装置に送るための1組の信号線を選択するように構成されたデマルチプレクサ
を備えることからなる、請求項1乃至3のいずれかのメモリモジュール。 - 前記デマルチプレクサレジスタがさらに、
複数のコマンドセレクタであって、各コマンドセレクタは、前記複数の仮想メモリ装置の1つに電気的に接続される、複数のコマンドセレクタと、
前記コマンドを前記複数のコマンドセレクタに一斉送信するように構成されたブロードキャストバス
を備え、
各コマンドセレクタは、前記コマンドに埋め込まれている仮想メモリ装置アドレスを取り出して、該アドレスが、前記接続された仮想メモリ装置のアドレスに一致するときに、前記コマンドを該接続された仮想メモリ装置に転送するように構成され、一致しないときには、各コマンドセレクタは該コマンドを破棄する、請求項1乃至3のいずれかのメモリモジュール。 - 各コマンドセレクタが、
前記コマンドから前記仮想メモリ装置アドレスを取り出して、該アドレスが前記接続された仮想メモリ装置のアドレスに一致するときに選択信号を生成するように構成されたANDゲートと、
前記ANDゲートが前記選択信号を提供したときに、前記コマンドを受け取って、該コマンドを前記接続された仮想メモリ装置に送るように構成されたレジスタ/カウンタであって、該レジスタ/カウンタは前記ANDゲートが前記選択信号を提供しないときには、前記コマンドを破棄する、レジスタ/カウンタと、
前記カウンタを制御するRAMタイミング制御
を備えることからなる、請求項5のメモリモジュール。 - 前記デマルチプレクサレジスタと前記複数の仮想メモリ装置の間に配置されたコマンドバスをさらに備え、
前記コマンドバスが、前記複数の仮想メモリ装置の各々を前記デマルチプレクサレジスタに接続する個別の信号線の組から構成される、請求項1乃至6のいずれかのメモリモジュール。 - 前記メモリコントローラを前記デマルチプレクサレジスタに接続するコマンドパスをさらに備える、請求項1乃至7のいずれかのメモリモジュール。
- 前記複数の仮想メモリ装置の各々がさらに、誤り訂正符号情報を格納するように構成されたメモリチップを備える、請求項1乃至8のいずれかのメモリモジュール。
- 複数の仮想メモリ装置を備えるメモリモジュールを制御するための方法であって、
メモリコントローラにおいて、前記複数の仮想メモリ装置の1つに対応するアドレスを含むようにコマンドを準備するステップ(901)と、
前記メモリコントローラから前記メモリモジュールのデマルチプレクサレジスタに前記コマンドを送るステップ(902)と、
前記複数の仮想メモリ装置のどれが前記アドレスによって特定されるかを判定するステップ(903)と、
前記コマンドを前記アドレスによって特定された仮想メモリ装置に送るステップ(904)
を含み、
前記コマンドを前記アドレスによって特定された仮想メモリ装置に送る前記ステップが、前記コマンドを複数のコマンドに変換し、これによって、前記デマルチプレクサレジスタがキャッシュラインをキャッシュラインセグメントに分割できるようにするステップをさらに含み、
各コマンドは、前記キャッシュラインセグメントの1つに関連付けられ、前記複数のコマンド及び関連するキャッシュラインセグメントが、前記仮想メモリ装置に連続的に送られる、方法。 - メモリコントローラからデマルチプレクサレジスタにコマンドを送る前記ステップが、前記コマンドを時分割多重して前記デマルチプレクサレジスタへと送るステップを含み、該時分割多重されたコマンドは、一定の持続時間間隔内で前記コマンドにおいて特定される仮想メモリ装置に送られる、請求項10の方法。
- 前記複数の仮想メモリ装置のどれがアドレスによって特定されるかを判定する前記ステップが、前記コマンドに埋め込まれた仮想メモリ装置アドレスを読み出すステップを含む、請求項10または11の方法。
- 前記複数の仮想メモリ装置の各々が少なくとも1つのメモリチップを備える、請求項10乃至12のいずれかの方法。
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