JP5292935B2

JP5292935B2 - メモリモジュール制御方法及びメモリモジュール並びにデータ転送装置

Info

Publication number: JP5292935B2
Application number: JP2008156811A
Authority: JP
Inventors: 淳鳥居
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2008-06-16
Filing date: 2008-06-16
Publication date: 2013-09-18
Anticipated expiration: 2028-06-16
Also published as: JP2009301415A

Description

この発明は、メモリモジュール制御方法及びメモリモジュール並びにデータ転送装置に関し、詳しくはメモリモジュールの低消費電力化に有用なメモリモジュール制御方法及びメモリモジュール並びにデータ転送装置に関する。

各種情報処理装置では、従来から半導体記憶装置が用いられている。例えば、組み込み機器や、ＰＣ、データサーバ等では、規格化されたＳＩＭＭ（Single Inline Memory Module）や、ＤＩＭＭ（Dual Inline Memory Module）等のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory ）を複数単一基板上に集積して構成されるメモリモジュールが用いられている。それらＳＤＲＡＭの各々は、所定数のＳＤＲＡＭ素子で構成され、それらのＳＤＲＡＭ素子の入出力端子は、データバスに並列に接続されている。
複数のＳＤＲＡＭは、上記データバスを複数並列に、かつ、同時にアクセス可能とされており、これにより所望のデータ幅のデータでのアクセスができるように構成されている。

図１０は、従来のＳＤＲＡＭＤＩＭＭ１００１を示す。このＳＤＲＡＭＤＩＭＭ１００１は、各々、８ビットのデータ入出力バスを有する９個のＳＤＲＡＭ素子＃Ｄ０１０１０乃至ＳＤＲＡＭ素子＃Ｄ７１０１７及びＳＤＲＡＭ＃ＥＣＣ１０２０が同一基板上に実装されるが、その８個のＳＤＲＡＭ素子＃Ｄ０１０１０乃至ＳＤＲＡＭ素子＃Ｄ７１０１７のデータ入出力バスには、６４ビットのデータ線１００４内の対応する８ビットの線が各別に接続され、データ線１００４と平行して設けられる８ビットのＥＣＣ（Error Correcting Code）線１００６がＳＤＲＡＭ素子＃ＥＣＣ１０２０に接続されると共に、クロック、コマンド、アドレス等のＳＤＲＡＭ制御信号線群１００３が、各SDRAM素子＃Ｄ０１０１０乃至ＳＤＲＡＭ素子＃Ｄ７１０１７及びＳＤＲＡＭ素子＃ＥＣＣ１０２０に接続されてその全体が構成されている。
ＳＤＲＡＭ制御信号線群１００３、データ線１００４及びＥＣＣ線１００６は、システムのデータバスを構成している。したがって、データ線１００４は、システムのバス幅に見合ったデータのリード又はライトに用いられる。

また、上記ＳＤＲＡＭＤＩＭＭ１００１は、パワーダウンモードや、セルフリフレッシュモードという省電力状態が設けられ、この省電力状態と通常のアクセス時のアクティブモード（通常状態）とを切り替えた動作が可能に構成されている。この装備されている機能の切り替えにより、省電力状態にすると、その状態にもよるが、消費電流が１／２乃至１／５ほどの低減となる。
しかしながら、上記切り替えには、その状態にもよるが、数サイクルから数十サイクルのオーバーヘッドを生じ、性能の低下となる。その切り替えの間の消費電流は、通常状態並となり、省電力状態からの切り替え回数はできるだけ減らす方が効率的となる。

ＳＤＲＡＭでは、１つのリードコマンド又はライトコマンドに対して連続して４乃至１６回程度のデータバースト転送を行ってリード又はライトするのが効率的である。その際に、単一のリードの場合には、残りのデータを破棄してそのリードを行い、また、単一のライトの場合には、バーストサイクル中の他のデータに対してマスクをしてそのライトを行うのが一般的である。

また、単一のリード転送の場合もバースト転送を行った上で必要なデータを抽出するのが一般的である。この場合の動作を示すタイミングチャートを図１１に示す。
図１１において、Ｗ３という信号のみＳＤＲＡＭに書き込む際には、図１１の１１ｇ）と１１ｉ）で示すマスク信号を、Ｗ３が書き込まれるサイクルＴ５の後半以外は有効にして、Ｗ１及びＷ２、並びにＷ４乃至Ｗ８と、これらに対応するＥＣＣ信号がＳＤＲＡＭ素子に書き込まれるのを防ぐ。
また、無駄な転送サイクルを削減するために、必要なデータのアクセスが完了した時点でバーストを中断することも可能である。

しかしながら、上述したような単一データのリード転送若しくはライト転送を行う際にも、ＳＩＭＭ又はＤＩＭＭ上のすべてのＳＤＲＡＭを必要であればアクティブ状態にし、さらに活性化する必要があるため、通常のバースト転送とほぼ同じ電力を消費してしまうという問題が生ずる。

この問題を限定的に解決する発明が特許文献１に開示されている。この発明の実施の形態を図１２に示す。
特許文献１の発明では、図１２に示すように、ＳＤＲＡＭＤＩＭＭ（ＭＭＤ）１２０１の各SDRAM１２１０乃至１２１３に対してマクロ選択回路ＭＳＥ１２２０乃至１２２３を設けている。このＭＳＥ１２２０乃至１２２３は、内部にレジスタを有しており、データ入出力端子のビット幅に応じてこのレジスタを設定する。

ＭＳＥ１２２０乃至１２２３は、また、外部コマンドのアドレスの上位ビットとコマンドを監視しており、これらのアドレスとコマンドにより、ＳＤＲＡＭ１２１０乃至１２１３の活性化を制御する。その活性化制御は、次の通りである。
すなわち、各SDRAM１２１０乃至１２１３のデータ幅に対してＤＩＭＭデータ入出力端子のデータが４倍幅の場合にはすべてのコマンドで各SDRAMを活性化するが、ＤＩＭＭのデータ入出力端子のデータ幅かそれ未満である場合には、アドレスを見た上でそのアドレスに対応するＳＤＲＡＭのみを活性化する。
しかし、リフレッシュ等のコマンドについては、アドレスに拘わらず、すべてのＳＤＲＡＭを同時に活性化させ、同一のＳＤＲＡＭとＭＳＥとの組み合わせで各種の入出力データ幅構成を有するＳＤＲＡＭＤＩＭＭを構成している。

また、特許文献２には、異なるタイプのＳＤＲＡＭの選択的使用を制御するメモリ制御装置が開示されている。このメモリ制御装置は、いずれのタイプのＳＤＲＡＭであるかを判定し、その判定結果に応じたＳＤＲＡＭの活性化を行い、それに応じたバスプロトコルでＳＤＲＡＭとメモリインタフェースとの間でデータの授受を行うように構成されている。

また、特許文献３には、複数のマスタデバイスとメモリデバイスとの間でのデータ転送を制御するデータ転送制御装置が開示されている。このデータ転送制御装置は、メモリデバイスのデータ幅より広いデータ幅のデータバスを有し、このデータバスとメモリデバイスとの間でデータを送受する場合にデータバス側とメモリデバイス側でデータ幅に応じたデータ転送回数（バースト転送）でデータ転送のインタフェースを取るように構成されている。
特開２００３−００６０４２号公報特開２００３−０７６６０３号公報特開２００７−１６４４１５号公報

しかしながら、特許文献１に開示される発明では、ＳＤＲＡＭへのアクセスの態様は、データ入出力端子数（ビット幅）に依存して決められてしまう形式のものである。
したがって、SDRAMへアクセスされるデータ量に応じて自在に活性化態様を変更することについては、何ら触れられていないと言える。
また、ＳＩＭＭ又はＤＩＭＭのデータ入出力端子のビット幅が広い場合には、すべてのＳＤＲＡＭ素子が同時に活性化されてしまうので、上記問題の解決にはならない。
なお、特許文献２も、また、特許文献３も、ＳＤＲＡＭ又はメモリデバイスがアクセスされるときには、それ全体が活性化されることを前提としているものである。

この発明は、上述の事情に鑑みてなされたもので、複数のメモリへの部分アクセスにより低消費電力化を達成するメモリモジュール制御方法及びメモリモジュール並びにデータ転送装置を提供することを目的としている。

上記課題を解決するために、この発明の第１の構成は、メモリモジュール制御方法に係り、第１の所定数のビットを並列に書き込み又は読み出し可能なメモリを複数有するメモリモジュールにおいて、上記複数のメモリのうち、任意の上記メモリの駆動に際して、当該メモリを活性化するための制御信号を選択的に供給させるメモリ選択信号を上記メモリモジュールに入力し、入力された上記メモリ選択信号に基づいて上記制御信号を上記メモリ選択信号対応の上記メモリに分配して上記メモリを活性化し、活性化された上記メモリへ上記第１の所定数より大きい第２の所定数のデータ幅を有するデータバスのデータを複数のビット並列の直列データに変換して順次転送するか、又は活性化された上記メモリから順次出力される複数の上記直列データを上記データ幅の並列データに変換して上記データバスへ転送することを特徴としている。

この発明の第２の構成は、メモリモジュールに係り、第１の所定数のビットを並列に書き込み又は読み出し可能な複数のメモリと、複数の上記メモリのうちの任意の上記メモリの駆動に際して、当該メモリを活性化するための制御信号を選択的に供給させるメモリ選択信号を入力する入力手段と、該入力手段によって入力された上記メモリ選択信号に基づいて上記制御信号を上記メモリ選択信号対応の上記メモリに分配する分配手段と、該分配手段によって上記メモリ選択信号が分配される上記メモリへ上記第１の所定数より大きい第２の所定数のデータ幅を有するデータバスのデータを複数のビット並列の直列データに変換して順次転送するか、又は上記メモリ選択信号が分配される上記メモリから順次出力される上記複数の直列データを上記データ幅の並列データに変換して上記データバスへ転送するデータ転送手段とを備えることを特徴としている。

本発明によれば、複数のメモリを有するメモリモジュールへメモリ選択信号を入力し、そのメモリ選択信号に基づいて制御信号をメモリ選択信号対応のメモリに供給するようにしたので、消費電力の低減化を達成し得る。

本発明は、複数のメモリを有するメモリモジュールへメモリ選択信号を入力することと、入力されたメモリ選択信号に基づいて制御信号をメモリ選択信号対応のメモリに供給することを含んで構成される。

実施形態１

図１は、この発明の実施形態１であるＳＤＲＡＭＤＩＭＭの電気的構成を示すブロック図、図２は、同ＳＤＲＡＭＤＩＭＭのアドレスレーンコードによる制御信号フィルタ規則（分配規則）を示す図、図３は、同ＳＤＲＡＭＤＩＭＭのメモリ格納アドレス対応表を示す図、図４は、同ＳＤＲＡＭＳＩＭＭを制御するチップの電気的構成を示すブロック図、図５は、同ＳＤＲＡＭＤＩＭＭの行列並び替え論理及びバッファの構成を示すブロック図、図６は、同ＳＤＲＡＭＤＩＭＭの通常書き込みでの動作例を示すタイムチャート、図７は、同ＳＤＲＡＭＤＩＭＭの部分書き込みでの動作例をタイムチャート、図８は、同ＳＤＲＡＭＤＩＭＭの通常読み出しでの動作例を示すタイムチャート、また、図９は、同ＳＤＲＡＭＤＩＭＭの部分読み出しでの動作例を示すタイムチャートである。

この実施形態のＳＤＲＡＭＤＩＭＭ１は、ＳＤＲＡＭＳＩＭＭ／ＤＩＭＭを構成するすべてのＳＤＲＡＭ素子の活性化を要することなく、データの部分アクセスを行い得るシステムに係り、図１に示すように、データ用のＳＤＲＡＭ素子（メモリともいう）＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７と、エラー検出訂正用のためのＥＣＣを格納するＳＤＲＡＭ素子＃ＥＣＣ２１と、制御信号フィルタ論理回路５とがボード上に集積されている。
ＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７は、８ビット単位のデータでアクセスされるＳＤＲＡＭ素子であり、その各々には８本のビット線が配設され、これら８本のビット線は、６４ビットのデータ線４を入出力転送端子に接続可能に構成されている。
ＳＤＲＡＭ素子＃ＥＣＣ２１は、エラー検出訂正用のためのＥＣＣを格納するＳＤＲＡＭ素子であり、これにはＥＣＣ信号線６が配設されて接続されている。

制御信号フィルタ論理回路５は、制御信号線群３の信号をＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７及びＳＤＲＡＭ素子＃ＥＣＣ２１に転送するか否かを決定する回路であり、これには制御信号線群３とアドレスレーンコード線２とが配設されて接続されている。制御信号線群３は、アドレス、ストローブ信号、クロック、クロックイネーブル、ライトマスク信号、チップセレクト信号等を転送する信号線群である。制御信号線群３の信号が、この実施形態でいうＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７を活性化する制御信号であり、アドレスレーンコード線２の信号が、上記制御信号をＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７の全部又は一部に分配する制御信号選択信号（メモリ選択信号ともいう）である。制御信号選択信号は、データ量（バースト転送される全データ又はバースト転送対象の一部データ）と当該データ量のＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７全部又はその一部を指定するアドレスとに基づいて生成される信号である。

制御信号フィルタ論理回路５の分配規則の例は、図２に示す通りである。
図２について、分配規則の１例を説明すると、アドレスレーンコード線２の４ビットが０ｂ１０であるとき、ＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７のすべてのＳＤＲＡＭ素子にＳＤＲＡＭ制御信号線群３の信号が通知されるが、上位1ビットが０ｂ０であるときには、それより下位の３ビットの値が示すＳＤＲＡＭ素子のみに通知される。

次に、後述する行列並び替え論理、バッファ４０４（図５）との間で送受されるデータのための、ＳＤＲＡＭＤＩＭＭ１に集積されるＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７へのアクセスを行うアドレッシングを図３に示す。
図３において、行列並び替え論理、バッファ４０４について後述する８個のデータバッファ５１０乃至５１７を順次アクセスするアドレスの各各を、アクセス順位が１番目のとき、データバッファ順に、０ｘ０，０ｘ１，…，０ｘ７で表し、アクセス順位が２番目のとき、データバッファ順に、０ｘ８，０ｘ９，…，０ｘｆで表し、アクセス順位が３番目のとき、データバッファ順に、０ｘ１１，０ｘ１２，…，０ｘ１７で表し、……、アクセス順位が８番目のとき、データバッファ順に、０ｘ３８，０ｘ３９，…，０ｘ３ｆで表してある。

関連する技術におけるＳＤＲＡＭＤＩＭＭに対するアドレッシングは、図１に示す構成のＳＤＲＡＭＤＩＭＭへのデータ配置を８個のＳＤＲＡＭ素子にインターリーブして行っているが、この発明では、データを図３の縦方向（バースト反復数の方向）に配置するアドレッシング方式を採る。例えば、アドレス０ｘ０からのタブルワード（８バイト）のデータを読み出すために、ＳＤＲＡＭ素子＃Ｄ０１０のみを８バーストリード転送で出力される値の配列に構成し直している。すなわち、データバスの空間軸に広がったデータを複数の直列データに時間軸上に展開することを意味する。

次に、ＳＤＲＡＭＤＩＭＭ１のアクセス制御回路（ＳＤＲＡＭＤＩＭＭ１を制御するチップ）について図４を参照して説明する。
このチップ４０１は、ＳＤＲＡＭＤＩＭＭ１に接続されている。チップ４０１には、この発明には直接関係しない種々のモジュールがチップ内システムバス４０２を介して接続されているが、それらのモジュールは図示してない。
図示しないアクセス手段（ＣＰＵ、ＤＭＡコントローラ等）にチップ内システムバス４０２を介して接続されるＳＤＲＡＭＤＩＭＭ１へのアクセス実行手段として、ＳＤＲＡＭコントローラ４０３と、行列並び替え論理、バッファ４０４とがあり、これらがＳＤＲＡＭＤＩＭＭ１に接続されている。

その行列並び替え論理、バッファ４０４は、データ線に対してデータを並び替える役割を担う。ＳＤＲＡＭコントローラ４０３は、ＳＤＲＡＭＤＩＭＭ１へのＳＤＲＡＭ制御信号線群３及びアドレスレーンコード線２への信号の制御のほかに、行列並び替え論理、バッファ４０４に接続される制御信号線４０９へのアクセス制御信号の生成も行う。
また、チップ内システムバス４０２と行列並び替え論理、バッファ４０４との間には、エラー検出訂正、符号生成論理回路４０５が設けられているほか、行列並び替え論理、バッファ４０４にはＥＣＣ線６（図１）も接続されている。

行列並び替え論理、バッファ４０４の構成を図５を参照して説明する。
行列並び替え論理、バッファ４０４は、アクセス信号生成論理回路５０１と、８個のデータバッファ５１０乃至５１７と、データＥＣＣバッファ５２０とを有して構成される。
アクセス信号生成論理回路５０１にＳＤＲＡＭコントローラ４０３のアクセス制御信号４０９が接続され、この制御信号線４０９のアクセス制御信号によりデータバッファ５１０乃至５１７それぞれへのアクセスを制御する。このアクセス制御信号は、バースト転送されるデータ全部又は一部とその全部又は一部のデータ対応のＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７全部又はその一部を指定するアドレスとに基づいて生成される信号である。
データバッファ５１０乃至５１７と、データＥＣＣバッファ５２０の入出力には、スイッチが設けられており、それらのスイッチは、アクセス信号生成論理回路５０１から出力るアクセス信号によって制御されるように構成されている。以下の説明で「スイッチを介して」というときは、そのスイッチの動作に必要なアクセス信号が当該スイッチに供給されて来る。

データバッファ５１０乃至５１７及びデータＥＣＣバッファ５２０は、システムバス側のデータ線５０２とエラー検出訂正、符号生成論理回路４０５を介して接続される一方、ＳＤＲＡＭＤＩＭＭ側のデータ線４と接続され得るように構成されている。データバッファ５１０乃至５１７におけるデータ線５０２との接続は、データ線５０２のビットレーン毎に８ビット８エントリのバッファとなっている一方、データバッファ５１０乃至５１７におけるデータ線４との接続は、すべてのデータレーン（データレーン０乃至データレーン７）の信号（例えば、８ビット）がすべてのデータバッファ５１０乃至５１７に上述のスイッチを介して接続可能で、そのうちの１又は複数のデータレーンが対応するスイッチの動作で選択可能に構成されている。
データＥＣＣバッファ５２０は、ＥＣＣ線６（図１）に接続される一方、エラー検出訂正、符号生成論理回路５０６に接続されている。

アクセス信号生成論理回路５０１によるデータバッファ５１０乃至５１７それぞれへのアクセス制御の例について説明する。この実施形態においては、システムバス４０２も、また、データ線４も、６４ビットで８バイトのデータを送受する線である。そして、システムバス４０２（図４）（データ線５０２（図５））を介して送受される６４ビット８回のデータＷ０，Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６及びＷ７（図６の６ｄ）に示すバス上の書き込みデータ）に付されるアドレスは、最初の６４ビット（Ｗ０）対応のアドレスＡ０、２番目の６４ビット（Ｗ１）対応のアドレスＡ１、３番目の６４ビット（Ｗ２）対応のアドレスＡ２、……、８番目の６４ビット（Ｗ７）対応のアドレスＡ７とする。

先ず、アクセス信号生成論理回路５０１によるデータバッファ５１０乃至５１７に対する書き込み制御論理について説明する。
システムバス４０２を経て書き込みのためのデータ及び制御信号が受信される。そのデータの書き込みに際しては、６４ビットのデータが８回データ線５０２を介してエラー検出訂正、符号生成論理回路４０５からデータバッファ５１０乃至５１７へ転送されると共に、６４ビット毎のＥＣＣはデータＥＣＣバッファ５２０へ転送される。

そのデータは、１番目の８バイト（Ｗ０）がＤ０ｘ０，Ｄ０ｘ１，…，Ｄ０ｘ７で、２番目の８バイト（Ｗ１）がＤ０ｘ８，Ｄ０ｘ９，…，Ｄ０ｘｆで、３番目の８バイト（Ｗ２）がＤ０ｘ１１，Ｄ０ｘ１２，…，Ｄ０ｘ１７で、……、８番目の８バイト（Ｗ７）がＤ０ｘ３８，Ｄ０ｘ３９，…，Ｄ０ｘ３ｆであるとしたとき、これらの８バイトで構成するデータは、アクセス信号生成論理回路５０１によって、そのバイトの各々が対応するスイッチを介してデータバッファ５１０乃至５１７の各々へ並列に入力され、順次に入力される８バイトは、バイト毎に対応するデータバッファ５１０乃至５１７に書き込まれて行く。また、この書き込みと同時に、データ対応のＥＣＣが、データＥＣＣバッファ５２０に順次に書き込まれて行く。

そして、上述のように書き込まれたデータは、アクセス信号生成論理回路５０１によるデータバッファ５１０乃至５１７からの０番目の読み出しにおいて、図３のバースト反復数０に示すように、データバッファ５１０からＤ０ｘ０が、データバッファ５１１からＤ０ｘ９が、データバッファ５１２からＤ０ｘ１２が、データバッファ５１３からＤ０ｘ１ｂが、データバッファ５１４からＤ０ｘ２４が、データバッファ５１５からＤ０ｘ２ｄが、データバッファ５１６からＤ０ｘ３６が、データバッファ５１７からＤ０ｘ３ｆが対応するスイッチを介してデータ線４の対応するデータレーンに読み出される（図３のバースト反復数０、図６の６ｈ）及び図７の７ｈ）のｗ０）。

次の１番目の読み出しにおいて、図３のバースト反復数１に示すように、データバッファ５１１からＤ０ｘ１が、データバッファ５１２からＤ０ｘａが、データバッファ５１３からＤ０ｘ１３が、データバッファ５１４からＤ０ｘ１ｃが、データバッファ５１５からＤ０ｘ２５が、データバッファ５１６からＤ０ｘ２ｅが、データバッファ５１７からＤ０ｘ３７が、データバッファ５１０からＤ０ｘ３８が、それぞれ、対応するスイッチを介してデータ線４の対応するデータレーンに読み出される（図３のバースト反復数１、図６の６ｈ）及び図７の７ｈ）のｗ１）。

そして、以下同様に、７番目の読み出しにおいて、図３のバースト反復数７に示すように、データバッファ５１７からＤ０ｘ７が、データバッファ５１０からＤ０ｘ８が、データバッファ５１１からＤ０ｘ１１が、データバッファ５１２からＤ０ｘ１ａが、データバッファ５１３からＤ０ｘ２３が、データバッファ５１４からＤ０ｘ２ｃが、データバッファ５１５からＤ０ｘ３５が、データバッファ５１６からＤ０ｘ３ｅがデータ線４の対応するデータレーンに読み出されて（図３のバースト反復数７、図６の６ｈ）及び図７の７ｈ）のｗ７）行くとき、各データレーン上に順次に出力されるバイトは、図６の６ｂ）に示すバス上のアドレスＡ０乃至Ａ７でアクセスされるＳＤＲＡＭ素子、例えば、Ｄ０ｘ０，Ｄ０ｘ１，Ｄ０ｘ２，…，Ｄ０ｘ７は、アドレスＡ０対応のＳＤＲＡＭ素子＃Ｄ０１０に書き込まれて行くと共に、各バースト反復数のタイミングでデータＥＣＣバッファ５２０から対応するＥＣＣが読み出されてＳＤＲＡＭ素子＃ＥＣＣ２１に書き込まれる。
このように、アクセス信号生成論理回路５０１によるデータバッファ５１０乃至５１７及びデータＥＣＣバッファ５２０からＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７及びＳＤＲＡＭ素子＃ＥＣＣ２１への書き込み制御論理は構成されている。

次に、アクセス信号生成論理回路５０１による読み出し制御論理について説明する。
説明の都合上、ＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７に上述したデータｗ０（ｒ０），ｗ１（ｒ１），ｗ２（ｒ２），ｗ３（ｒ３），ｗ４（ｒ４），ｗ５（ｒ５），ｗ６（ｒ６）及びｗ７（ｒ７）が書き込まれ、したがって、ＳＤＲＡＭ＃Ｄ０１０、ＳＤＲＡＭ＃Ｄ１１０、…、ＳＤＲＡＭ＃Ｄ７１７には、それぞれ、上述した書き込みデータＷ０，Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６及びＷ７が書き込まれ、ＤＲＡＭ素子＃ＥＣＣ２１にＥＣＣＥ０，Ｅ１，Ｅ２，Ｅ３，Ｅ４，Ｅ５，Ｅ６及びＥ７が書き込まれているところへ読み出しアドレスＡ０，Ａ１，…，Ａ７を含む制御信号が供給されて来るものとする。

ＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７から１番目に並列に読み出される８バイト、すなわち、ＳＤＲＡＭ＃Ｄ０１０からＤ０ｘ０が、ＳＤＲＡＭ＃Ｄ１１１からＤ０ｘ９が、ＳＤＲＡＭ＃Ｄ２１２からＤ０ｘ１２が、ＳＤＲＡＭ＃Ｄ３１３からＤ０ｘ１ｂが、ＳＤＲＡＭ＃Ｄ４１４からＤ０ｘ２４が、ＳＤＲＡＭ＃Ｄ５１５からＤ０ｘ２ｄが、ＳＤＲＡＭ＃Ｄ６１６からＤ０ｘ３６が、ＳＤＲＡＭ＃Ｄ７からＤ０ｘ３ｆ（図３のバースト反復数０、図８の８ｈ）のｒ０）が、それぞれ、データ線４の対応するデータレーンに読み出される。

読み出されたＤ０ｘ０は対応するスイッチを介してデータバッファ５１０のアドレス０ｘ０に、Ｄ０ｘ９は対応するスイッチを介してデータバッファ５１１のアドレス０ｘ９に、Ｄ０ｘ１２は対応するスイッチを介してデータバッファ５１２のアドレス０ｘ１２に、Ｄ０ｘ１ｂは対応するスイッチを介してデータバッファ５１３のアドレス０ｘ１ｂに、Ｄ０ｘ２４は対応するスイッチを介してデータバッファ５１４のアドレス０ｘ２４に、Ｄ０ｘ２ｄは対応するスイッチを介してデータバッファ５１５のアドレス０ｘ２ｄに、Ｄ０ｘ３６は対応するスイッチを介してデータバッファ５１６のアドレス０ｘ３６に、そしてＤ０ｘ３ｆは対応するスイッチを介してデータバッファ５１７のアドレス０ｘ３ｆに書き込まれる。

ＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７から２番目に並列に読み出される８バイト、すなわち、ＳＤＲＡＭ＃Ｄ０１０からＤ０ｘ１が、ＳＤＲＡＭ＃Ｄ１１１からＤ０ｘａが、ＳＤＲＡＭ＃Ｄ２１２からＤ０ｘ１３が、ＳＤＲＡＭ＃Ｄ３１３からＤ０ｘ１ｃが、ＳＤＲＡＭ＃Ｄ４１４からＤ０ｘ２５が、ＳＤＲＡＭ＃Ｄ５１５からＤ０ｘ２ｅが、ＳＤＲＡＭ＃Ｄ６１６からＤ０ｘ３７が、ＳＤＲＡＭ＃Ｄ７１７からＤ０ｘ３８が、それぞれ、データ線４の対応するデータレーンに読み出される（図３のバースト反復数１、図８の８ｈ）のｒ１）。

読み出されたＤ０ｘ１はデータバッファ５１１のアドレス０ｘ１に、Ｄ０ｘａはデータバッファ５１２のアドレス０ｘａに、Ｄ０ｘ１３はデータバッファ５１３のアドレス０ｘ１３に、Ｄ０ｘ１ｃはデータバッファ５１４のアドレス０ｘ１ｃに、Ｄ０ｘ２５はデータバッファ５１５のアドレス０ｘ２５に、Ｄ０ｘ２ｅはデータバッファ５１６のアドレス０ｘ２ｅに、Ｄ０ｘ３７はデータバッファ５１７のアドレス０ｘ３７に、そしてＤ０ｘ３８は、データバッファ５１０のアドレス０ｘ３８に書き込まれる。

以下同様に、ＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７から順次並列に読み出される８バイトはデータバッファ５１０乃至５１７に書き込まれ、これらの読み出しと書き込みとが進んでＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７から８番目に並列に読み出される８バイト、すなわち、ＳＤＲＡＭ＃Ｄ０１０からＤ０ｘ７が、ＳＤＲＡＭ＃Ｄ１１１からＤ０ｘ８が、ＳＤＲＡＭ＃Ｄ２１２からＤ０ｘ１１が、ＳＤＲＡＭ＃Ｄ３１３からＤ０ｘ１ａが、ＳＤＲＡＭ＃Ｄ４１４からＤ０ｘ２３が、ＳＤＲＡＭ＃Ｄ５１５からＤ０ｘ２ｃが、ＳＤＲＡＭ＃Ｄ６１６からＤ０ｘ３５が、ＳＤＲＡＭ＃Ｄ７１７からＤ０ｘ３ｅが、それぞれ、データ線４の対応するデータレーンに読み出される（図３のバースト反復数７、図８の８ｈ）のｒ７）。

読み出されたＤ０ｘ７はデータバッファ５１７のアドレス０ｘ７に、Ｄ０ｘ８はデータバッファ５１０のアドレス０ｘ８に、Ｄ０ｘ１１はデータバッファ５１１のアドレス０ｘ１１に、Ｄ０ｘ１ａはデータバッファ５１２のアドレス０ｘ１ａに、Ｄ０ｘ２３はデータバッファ５１３のアドレス０ｘ２３に、Ｄ０ｘ２ｃはデータバッファ５１４のアドレス０ｘ２ｃに、Ｄ０ｘ３５はデータバッファ５１５のアドレス０ｘ３５に、そしてＤ０ｘ３ｅは、データバッファ５１６のアドレス０ｘ３ｅに書き込まれる。

これらの書き込み終了時に、データバッファ５１０乃至５１７の１番目の書き込み位置から８番目の書き込み位置に、Ｒ０（Ｗ０対応）、Ｒ１（Ｗ１対応）、…、Ｒ７（Ｗ７対応）が書き込まれている。これらのＲ０，Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６Ｒ７は、それぞれ、上述した読み出しアドレスＡ０，Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６及びＡ７に対応する６４ビットの読み出しデータである。
上記各番目のデータバッファ５１０乃至５１７への書き込みと共に、ＳＤＲＡＭ＃ＥＣＣ２１から対応するＥＣＣが読み出されてデータＥＣＣバッファ５２０に順次書き込まれる。
このように、アクセス信号生成論理回路５０１によるＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７及びＳＤＲＡＭ＃ＥＣＣ２１からデータバッファ５１０乃至５１７及びデータＥＣＣバッファ５２０への読み出し制御論理は構成されている。

次に、図１乃至図９を参照して、この実施形態の動作を説明する。
ＳＤＲＡＭＤＩＭＭ１にデータを書き込んだり読み出したりする場合には、先ず、ＲＡＳ信号とアドレス信号とによって指定したＲＯＷをオープンした後、ＣＡＳ信号、アドレス信号及び書き込みコマンド又は読み出しコマンドの発行によってその書き込み又は読み出しを行う。図６乃至図９に示すタイミングチャートを簡略化するため、ライト要求又はリード要求を１回のコマンドとしている。この簡略化したタイミングチャートに基づいてこの発明を説明するが、この発明の本質には何ら変わりはない。

先ず、６４ビットのデータを８回順次に書き込む通常の書き込みについて説明する。図６は、そのタイミングチャートを示す。
システムバス４０２を経て転送されて来る書き込みアドレスは、図６の６ｂ）に示すように、サイクルＴ０，Ｔ１，…，Ｔ７毎のＡ０，Ａ１，…，Ａ７であり、システムバス４０２を経て転送されて来る書き込みデータは、図６ではその６ｄ）に示すバス上の書き込みデータＷ０，Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６及びＷ７である。これらの書き込みデータは、例えば、アクセス信号生成論理回路５０１による書き込み制御論理の説明の中の１番目の８バイト［Ｄ０ｘ０，Ｄ０ｘ１，…，Ｄ０ｘ７］、２番目の８バイト［Ｄ０ｘ８，Ｄ０ｘ９，…，Ｄ０ｘｆ］、３番目の８バイト［Ｄ０ｘ１１，Ｄ０ｘ１２，…，Ｄ０ｘ１７］、……、８番目の８バイトがＤ０ｘ３８，Ｄ０ｘ３９，…，Ｄ０ｘ３ｆ］である。

これらの書き込みデータの各々は、Ｔ１乃至Ｔ８の８つのサイクルで８回順次に転送されて来る（図６の６ｄ））。これらのデータ毎にＥＣＣが、エラー検出訂正、符号生成回路４０５で生成され、上記書き込みデータとＥＣＣとを合わせたデータが行列並び替え論理、バッファ４０４に一旦格納される。
そして、データを実際にＳＤＲＡＭ素子へ書き込む前に、ＳＤＲＡＭコントローラ４０３が、図６の６ｆ）に示すように、Ｔ３サイクルでＳＤＲＡＭコマンド（ライト要求）を発行する。

上記コマンドの発行後のＴ９サイクル乃至Ｔ１６において、データの書き込みを開始する。この書き込みにおけるデータ配列は、バス上で転送されて来る配列ではなく、行列並び替え論理、バッファ４０４によって図３に示すデータ配列に変換された形式のものとなる。この変換は、上述した行列並び替え論理、バッファ４０４の書き込み制御論理に従って行われる。
この変換後に、変換されたデータの書き込みが順次行われるが、その間、ＳＤＲＡＭＤＩＭＭ１のすべてのＳＤＲＡＭ素子をアクセスするために、図６の６ｇ）に示すアドレスレーンコード信号は、図２に従って、０ｂ１０００となり、これによって、ＳＤＲＡＭＤＩＭＭ１のチップセレクト信号は、図６の６ｉ）に示すように、０ｂ００００００００となっている。

これにより、変換後のデータ配列の８つのデータ（図６の６ｈ）ＳＤＲＡＭ Write Data［０：６３］の中のｗ０，ｗ１，…，ｗ７）及び上記変換前のデータに対応するＥＣＣ（図６の６ｊ）ＳＤＲＡＭＷrite ＥＣＣ［０：７］の中のＥ０，Ｅ１，…，Ｅ７）は、順次、ＳＤＲＡＭ素子＃Ｄ０乃至ＳＤＲＡＭ＃Ｄ７及びＳＤＲＡＭ素子＃ＥＣＣ２１に書き込まれて行く。上記ｗ０，ｗ１，…，ｗ７は、具体的には、上述のように、図３の各バースト反復数の欄内データである。

次に、６４ビットのデータの書き込み（単一データの書き込み）を１回行う部分書き込みについて説明する。図７は、そのタイミングチャートを示す。
システムバス４０２を経て転送されて来る書き込みデータは、図７の７ｄ）（バス上の書き込みデータ）に示すようにＷ３である。この書き込みデータＷ３は、上述したデータＷ３［Ｄ０ｘ１８，Ｄ０ｘ１９，…，Ｄ０ｘ１ｆ］で、Ｔ０サイクルで転送されて来るアドレスＡ３（図７の７ｂ）バス上のアドレス信号）で指定されるＳＤＲＡＭ素子＃Ｄ３１３へ書き込むデータである。この例の書き込みデータは、Ｔ１乃至Ｔ８の８つのサイクルのうちのＴ１サイクルで１回転送されて来る。このＴ１サイクル以外のＴ２乃至Ｔ７サイクルのデータはＮＵＬＬである。このデータＷ３についてのＥＣＣが、エラー検出訂正、符号生成回路４０５で生成され、上記データとＥＣＣとを合わせたデータが、通常の書き込みと同様にして行列並び替え論理、バッファ４０４に一旦格納される。
そして、データＷ３を実際にＳＤＲＡＭ素子へ書き込む前に、図７の７ｈ）に示すように、ＳＤＲＡＭコントローラ４０３が、Ｔ３サイクルでＳＤＲＡＭコマンド（ライト要求）を発行する。

上記コマンドの発行後のＴ９サイクル乃至Ｔ１６において、ＳＤＲＡＭＤＩＭＭ１へのデータの書き込みを開始する。この書き込みにおけるデータ配列は、バス上で転送されて来る配列ではなく、行列並び替え論理、バッファ４０４によって図３に示すデータ配列に変換された形式のものとなる。この変換は、通常の書き込みと同様である。
このデータ配列の書き込みが行われるが、その間、ＳＤＲＡＭＤＩＭＭ１のＳＤＲＡＭ素子＃Ｄ３１３及びＳＤＲＡＭ素子＃ＥＣＣ２１のみにアクセスするために、図７の７ｇ）に示すアドレスレーンコード信号は、図２に示す分配規則に従って、０ｂ００１１となり、これによって、ＳＤＲＡＭＤＩＭＭ１のチップセレクト信号は、図７の７ｉ）に示すように、０ｂ１１１１０１１１となり、ＳＤＲＡＭ素子＃Ｄ３１３とＳＤＲＡＭ素子＃ＥＣＣ２１以外のＳＤＲＡＭ素子へ供給される制御信号は、制御信号フィルタ論理回路５によってマスクされてしまい、これらのＳＤＲＡＭ素子へのチップセレクト信号も転送されず、アクセスは禁止され、内部の活性化は行なわれない。
したがって、ＳＤＲＡＭ素子＃Ｄ３１３には、上述した書き込みデータのうちの各バイトが、その最初の書き込み位置から、図３に示すように、Ｄ０ｘ１ｂ，Ｄ０ｘ１ｃ，…，Ｄ０ｘ１ａの順に書き込まれる。
また、ＳＤＲＡＭ素子＃ＥＣＣ２１については、対応するＥＣＣデータが書き込まれるＴ１２サイクル以外の書き込みはマスクするように、制御信号フィルタ論理回路５は、ＥＣＣに対するライトマスク信号（図７の７ｋ）のＳＤＲＡＭＷrite Ｍask ＥＣＣ）を制御する。

次に、６４ビットのデータを８回順次に読み出す通常の読み出しについて説明する。図８は、そのタイミングチャートを示す。ＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７及びＳＤＲＡＭ＃ＥＣＣ２１には、アクセス信号生成論理回路５０１による読み出し制御論理で説明したと同様のデータ、すなわち、ｒ０、ｒ１、…、ｒ７が書き込まれているとする。
６４ビットのデータの８回の順次読み出しに際して、ＳＤＲＡＭコントローラ４０３が、先ず、Ｔ１サイクルで図８の８ｆ）に示すＳＤＲＡＭコマンド（リード要求）をＳＤＲＡＭ制御信号線群３を介して発行する。このコマンドは、通常読み出しのコマンドであるので、ＳＤＲＡＭコントローラ３からアドレスレーンコード線２を介して転送されて来るアドレスレーンコード信号（図８の８ｇ））は、０ｂ１０００となり、また、ＳＤＲＡＭチップセレクト信号（図８の８ｉ））は、すべてのチップを選択する信号０ｂ００００００００に制御されて出力される。

ＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７から並列に読み出されるデータ（図８の８ｈ）のｒ０、ｒ１、…、ｒ７（ｒ０、ｒ１、…、ｒ７は、それぞれ、ｗ０、ｗ１、…、ｗ７に対応する））及びＳＤＲＡＭ素子＃ＥＣＣ２１から読み出されるＥＣＣは、それぞれ、図８の８ｈ）ＳＤＲＡＭ Read Data［０：６３］及び図８の８ｉ）ＳＤＲＡＭ Read ＥＣＣ［０：７］のＥ０，Ｅ１，…，Ｅ７に示すようにＴ５サイクルから出力され、読み出し制御論理で説明したと同様にして、行列並び替え論理、バッファ４０４に格納される。Ｔ１２サイクルですべてのデータの格納が終了すると、システムバス４０２に対してＴ１４サイクルからＡ０、Ａ１、…、Ａ７で指定されるデータが出力される（図８の８ｄ）バス上の読み出しデータの中のＲ０，Ｒ１，…，Ｒ７）。
この出力の際に、エラー検出訂正、符号生成論理回路４０５でＥＣＣ符号を用いてデータに誤りがあればその修正を行う。

最後に、６４ビットのデータを１回読み出す部分読み出し（単一データの読み出し）の例について説明する。図９は、そのタイミングチャートを示す。ＳＤＲＡＭ素子＃Ｄ０１０乃至ＳＤＲＡＭ素子＃Ｄ７１７及びＳＤＲＡＭ＃ＥＣＣ２１には、部分書き込みで説明したデータが書き込まれているとする。
部分読み出しに際して、ＳＤＲＡＭコントローラ３が、Ｔ１サイクルでＳＤＲＡＭコマンド（リード要求）（図９の９ｆ））をＳＤＲＡＭ制御信号線群３を介して発行する。このコマンドは、部分読み出しであるので、アドレスレーンコード線２上のアドレスレーンコード信号は、図２に従って信号０ｂ００１１となり、ＳＤＲＡＭ素子＃３１３とＳＤＲＡＭ素子＃ＥＣＣ２１のみのアクセスを許容する制御となる。
すなわち、制御信号フィルタ論理回路５から出力されるＳＤＲＡＭＤＩＭＭ１へのチップセレクト信号は、０ｂ１１１１０１１１となり（図９の９ｉ））、ＳＤＲＡＭ素子＃３１３とＳＤＲＡＭ素子＃ＥＣＣ２１以外のＳＤＲＡＭ素子への制御信号をマスクしてしまうので、これらのＳＤＲＡＭ素子へのチップセレクト信号は転送されず、アクセスは禁止され、内部の活性化は生ぜしめられない。

このようなアクセス制御が形成されるので、ＳＤＲＡＭ素子＃３１３からのみのデータ、すなわち、６４ビットのデータ、この設例では、Ｄ０ｘ１ｂ，Ｄ０ｘ１ｃ，…，Ｄ０ｘ１ａが、Ｔ５サイクルからＴ１２までに順次出力される一方、ＳＤＲＡＭ素子＃ＥＣＣ２１のＥＣＣ符号（図９の９ｊ））は、Ｔ８サイクルのみ有効信号が出力される。
これらのデータ及びＥＣＣ符号は、読み出し制御論理で説明したと同様にして、行列並び替え論理、バッファ４０４に格納される。Ｔ１２サイクルですべての格納が終了すると、システムバス４０２に対してＴ１４サイクルで６４ビットの読み出しデータ（図９の９ｄ）バス上の読み出しデータＲ３）が出力される。この設例では、Ｒ３は、Ｄ０ｘ１８，Ｄ０ｘ１９，…，Ｄ０ｘ１ｆである。
この出力の際に、エラー検出訂正、符号生成論理回路４０５でＥＣＣ符号を用いてデータに誤りがあればその修正を行う。

ＳＤＲＡＭＤＩＭＭへのデータの部分アクセスにおいて、部分アクセス対象となるＳＤＲＡＭ素子以外のＳＤＲＡＭ素子の活性化を行わないＳＤＲＡＭＤＩＭＭへのアクセス制御を採用していることから、消費電力の低減が図れる。
また、ＳＤＲＡＭＤＩＭＭ等では、パワーダウンモード等の低消費電力状態の設定手段も装備されている。これらは、クロック有効信号（ＣＫＥ：Clock Enable）を制御することによって通常状態と低消費電力状態とを切り替えて使用するものである。
この設定手段で用いられるＣＫＥ信号を制御信号フィルタ論理回路において各ＳＤＲＡＭ素子に対して適切に制御するように組み入れれば、部分アクセスの際に活性化するＳＤＲＡＭ数を低減するだけでなく、活性化しないＳＤＲＡＭ素子を低消費電力状態に保つことも可能になり、さらなる消費電力の低減が図れる。

この発明の実施形態では、ＳＤＲＡＭ素子からのデータの読み出しが開始されても、そのシステムバスへの出力は上記読み出し完了後にならなければ行われない。このため、通常アクセスが多いメモリ領域では性能の低下となる。
この不具合を回避する手段として、データの部分アクセスが多いメモリ領域に対してのみ、この発明のデータの並び替えによるデータ配置を行い、それ以外のデータ領域については通常のデータ配置を行う手段を採る。これは、通常の配置領域では制御信号フィルタ論理回路を全領域アクセスとして制御し、並び替え論理、バッファでのデータ並び替えを行わないように制御することで対処できる。
また、部分アクセスの際に活性化するデータ用のＳＤＲＡＭ素子の数を、例えば、１から２にすることによって、活性化するＳＤＲＡＭ素子の数は、ＥＣＣ分を含めて２から３に増えるが、その分、部分アクセスで生ずる遅延が緩和され、アクセスの高速化が図れる。

このように、この実施形態によれば、データの部分アクセスにおいては、ＳＤＲＡＭＤＩＭＭのすべてのＳＤＲＡＭ素子を活性化する必要はなくなり、低電力状態を維持することが可能になるから、消費電力の低減化を達成し得る。
また、ＥＣＣの誤り検出訂正もバッファを介して行うことにより、これらの機能を損なうことなく、この発明が適用可能になり、システムの信頼性と省電力化との両立が図れる。
また、ＳＤＲＡＭ素子の活性化制御に合わせて、活性化しないＳＤＲＡＭ素子へのＣＫＥ信号の供給制御を併用すれば、さらなる消費電力の低減が図れる。

以上、この発明の実施形態を、図面を参照して詳述してきたが、この発明の具体的な構成は、これらの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。
例えば、実施形態では、メモリとしてＳＤＲＡＭＤＩＭＭのＳＤＲＡＭ素子を例にしてこの発明を説明しているが、その他の形式のメモリ等でもこの発明を同等に実施し得る。
また、データバッファは、記憶装置でなく、一時データを保持して置くレジスタ等であってもよい。その場合にも、レジスタの入出力論理は、上述したアクセス信号生成論理回路５０１での書き込み制御論理及び読み出し制御論理と同様にして構成される。
そして、それらの論理は、いずれの場合にも、上述した論理にだけ制限されるものではない。
また、データ線４、データ線４０２のビット線数は、実施形態で示したビット線数以外の数であってもよい。データ線（バス）４０２は、ビットパラレルでなく、ビットシリアルであってもよい。

ここに開示しているメモリモジュール制御方法及びメモリモジュール並びにデータ転送装置は、各種の情報処理装置等で利用し得る。

この発明の実施形態１であるＳＤＲＡＭＤＩＭＭの電気的構成を示すブロック図である。同ＳＤＲＡＭＤＩＭＭのアドレスレーンコードによる制御信号フィルタ規則を示す図である。同ＳＤＲＡＭＤＩＭＭのメモリ格納アドレス対応表を示す図である。同ＳＤＲＡＭＳＩＭＭを制御するチップの電気的構成を示すブロック図である。同ＳＤＲＡＭＤＩＭＭの行列並び替え論理及びバッファの構成を示すブロック図である。同ＳＤＲＡＭＤＩＭＭの通常書き込みでの動作例を示すタイムチャートである。同ＳＤＲＡＭＤＩＭＭの部分書き込みでの動作例をタイムチャートである。同ＳＤＲＡＭＤＩＭＭの通常読み出しでの動作例を示すタイムチャートである。同ＳＤＲＡＭＤＩＭＭの部分読み出しでの動作例を示すタイムチャートである。従来のＳＤＲＡＭＤＩＭＭのブロック図である。従来のＳＤＲＡＭＤＩＭＭへの部分書き込みを行う場合のタイミングチャートである。従来の他のＳＤＲＡＭＤＩＭＭのブロック図である。

符号の説明

１ＳＤＲＡＭＤＩＭＭ（メモリモジュール）
２アドレスレーンコード線（メモリ選択信号を転送する線）
３ＳＤＲＡＭ制御信号線群（制御信号を転送する線）
４データ線
５制御信号フィルタ論理回路（分配手段）
４０２システムバス（データバス）
４０３ＳＤＲＡＭコントローラ（入力手段、信号生成手段）
４０４行列並び替え論理、バッファ（データ転送手段、時間軸と空間軸でのデータ並び替え手段）
５０１アクセス信号生成論理回路（信号生成手段）

Claims

第１の所定数のビットを並列に書き込み又は読み出し可能なメモリを複数有するメモリモジュールにおいて、前記複数のメモリのうち、任意の前記メモリの駆動に際して、当該メモリを活性化するための制御信号を選択的に供給させるメモリ選択信号を前記メモリモジュールに入力し、
入力された前記メモリ選択信号に基づいて前記制御信号を前記メモリ選択信号対応の前記メモリに分配して前記メモリを活性化し、
活性化された前記メモリへ前記第１の所定数より大きい第２の所定数のデータ幅を有するデータバスのデータを複数のビット並列の直列データに変換して順次転送するか、又は活性化された前記メモリから順次出力される複数の前記直列データを前記データ幅の並列データに変換して前記データバスへ転送することを特徴とするメモリモジュール制御方法。
前記第２の所定数は、前記第１の所定数の整数倍の数で、前記直列データは、前記第１の所定数のビットを並列にしたデータを時系列上で順次続く複数のデータに変換したものとして構成されることを特徴とする請求項１記載のメモリモジュール制御方法。
前記メモリ選択信号は、前記データバスで規定されるバースト転送の単位よりも小さなサイズのデータ転送のときには一部の前記メモリのみを選択し、前記単位と同等又はそれ以上のサイズのデータ転送のときにはすべての前記メモリを選択するように生成されることを特徴とする請求項１又は２記載のメモリモジュール制御方法。
前記データ転送量が前記単位より小さい場合に、当該データ転送に係る前記メモリ以外の前記メモリに関する検出乃至訂正符号については情報の更新を行わないように、前記検出乃至訂正符号を格納する前記メモリに対してメモリ書き込みのマスク信号を制御することを特徴とする請求項３記載のメモリモジュール制御方法。
すべての前記メモリが低消費電力の待機状態にある場合に、前記単位よりも小さなサイズのデータ転送に入るとき、前記メモリ選択信号は、前記データ転送のアクセス対象の前記メモリのみを前記待機状態から通常状態に復帰させ、他の前記メモリを前記待機状態に維持させる信号として生成されることを特徴とする請求項１、２、３又は４記載のメモリモジュール制御方法。
第１の所定数のビットを並列に書き込み又は読み出し可能な複数のメモリと、
複数の前記メモリのうちの任意の前記メモリの駆動に際して、当該メモリを活性化するための制御信号を選択的に供給させるメモリ選択信号を入力する入力手段と、
該入力手段によって入力された前記メモリ選択信号に基づいて前記制御信号を前記メモリ選択信号対応の前記メモリに分配する分配手段と、
該分配手段によって前記メモリ選択信号が分配される前記メモリへ前記第１の所定数より大きい第２の所定数のデータ幅を有するデータバスのデータを複数のビット並列の直列データに変換して順次転送するか、又は前記メモリ選択信号が分配される前記メモリから順次出力される前記複数の直列データを前記データ幅の並列データに変換して前記データバスへ転送するデータ転送手段とを備えることを特徴とするメモリモジュール。
前記第２の所定数は、前記第１の所定数の整数倍の数で、前記直列データは、前記第１の所定数のビットを並列にしたデータを時系列上で順次続く複数のデータに変換したものとして構成されることを特徴とする請求項６記載のメモリモジュール。
前記メモリ選択信号は、前記データバスで規定されるバースト転送の単位よりも小さなサイズのデータ転送のときには一部の前記メモリのみを選択し、前記単位と同等又はそれ以上のサイズのデータ転送のときにはすべての前記メモリを選択するように生成されることを特徴とする請求項６又は７記載のメモリモジュール。
前記データ転送量が前記単位より小さい場合に、当該データ転送に係る前記メモリ以外の前記メモリに関する検出乃至訂正符号については情報の更新を行わないように、前記検出乃至訂正符号を格納する前記メモリに対してメモリ書き込みのマスク信号を制御することを特徴とする請求項８記載のメモリモジュール。
すべての前記メモリが低消費電力の待機状態にある場合に、前記単位よりも小さなデータ転送に入るとき、前記メモリ選択信号は、前記データ転送のアクセス対象の前記メモリのみを前記待機状態から通常状態に復帰させ、他の前記メモリを前記待機状態に維持させる信号として生成されることを特徴とする請求項６、７、８又は９記載のメモリモジュール。
前記データ転送手段は、前記データバスに接続され、アクセス信号を生成する信号生成手段と、前記データバス及び前記メモリに接続され、前記信号生成手段から出力される前記アクセス信号に基づいて前記データバスのデータを複数のビット並列の直列データに変換して前記メモリ選択信号が分配される前記メモリに転送させるか、又は前記メモリ選択信号が分配される前記メモリから順次出力される前記複数の直列データを前記データ幅のデータに変換して前記データバスへ転送させる時間軸と空間軸でのデータ並び替え手段とを備えて構成されることを特徴とする請求項６乃至１０のいずれか一に記載のメモリモジュール。
第１の所定数のビットのデータ幅を有するデータバスに接続され、アクセス信号を生成する信号生成手段と、
前記データバスと第１の所定数より少ない第２の所定数のビットを並列に書き込み又は読み出し可能な複数のメモリを有するメモリモジュールのうちの所定のメモリに接続され、前記信号生成手段から出力される前記アクセス信号に基づいて前記データバスのデータを複数のビット並列の直列データに変換して所定の前記メモリへ転送させるか、又は所定の前記メモリから順次出力される前記複数の直列データを前記データ幅のデータに変換して前記データバスへ転送させる時間軸と空間軸でのデータ並び替え手段とを備えて構成されることを特徴とするデータ転送装置。
前記時間軸と空間軸でのデータ並び替え手段は、データバッファ又はデータレジスタを含んで構成されることを特徴とする請求項１２記載のデータ転送装置。
前記第１の所定数は、第２の所定数の整数倍で、前記第１の所定数のビットを並列にしたデータが時系列上で順次続くデータであることを特徴とする請求項１２又は１３記載のデータ転送装置。