JP6370953B1 - マルチランクｓｄｒａｍ制御方法及びｓｄｒａｍコントローラ - Google Patents

マルチランクｓｄｒａｍ制御方法及びｓｄｒａｍコントローラ Download PDF

Info

Publication number
JP6370953B1
JP6370953B1 JP2017057033A JP2017057033A JP6370953B1 JP 6370953 B1 JP6370953 B1 JP 6370953B1 JP 2017057033 A JP2017057033 A JP 2017057033A JP 2017057033 A JP2017057033 A JP 2017057033A JP 6370953 B1 JP6370953 B1 JP 6370953B1
Authority
JP
Japan
Prior art keywords
sdram
rank
data
bits
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017057033A
Other languages
English (en)
Other versions
JP2018160104A (ja
Inventor
孝彰 小松
孝彰 小松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
FANUC Corp
Original Assignee
FANUC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by FANUC Corp filed Critical FANUC Corp
Priority to JP2017057033A priority Critical patent/JP6370953B1/ja
Priority to CN201810229116.0A priority patent/CN108628778A/zh
Priority to DE102018204341.8A priority patent/DE102018204341B4/de
Priority to US15/928,394 priority patent/US10474393B2/en
Application granted granted Critical
Publication of JP6370953B1 publication Critical patent/JP6370953B1/ja
Publication of JP2018160104A publication Critical patent/JP2018160104A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1009—Data masking during input/output
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0884—Parallel mode, e.g. in parallel with main memory or CPU
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Databases & Information Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

【課題】マルチランクＳＤＲＡＭを構成する場合でも、性能の低下を防ぎ、部品点数の増加を最小限に抑えるマルチランクＳＤＲＡＭ制御方法、及びＳＤＲＡＭコントローラを提供すること。【解決手段】複数のＳＤＲＡＭデバイスのデータバスを接続して構成されたマルチランクＳＤＲＡＭの制御方法であって、前記複数のＳＤＲＡＭデバイスのそれぞれに対して、アクセス対象であるランクのＳＤＲＡＭデバイスに対するデータマスク信号のみネゲートすることによって、データのリードまたはライトを実行する。【選択図】図１

Description

本発明は、マルチランク（Multi Rank）のＳＤＲＡＭ（Synchronous Dynamic RAM）の制御方法、及びＳＤＲＡＭコントローラに関する。本発明は、特にデータだけでなく、パリティ（Parity）やＥＣＣ（Error Correction Code）を含めたランクの制御を行うことができる制御方法、及びＳＤＲＡＭコントローラに関する。
大容量のＳＤＲＡＭが必要な場合、いわゆるマルチランク構成が採用される場合がある。マルチランク構成とは、ＳＤＲＡＭのデータのバス線１本当たりに複数のＳＤＲＡＭデバイスを接続する構成を言う。なお、ここでいう「ＳＤＲＡＭ」は、典型的には、狭義のＳＤＲ（Single Data Rate）のＳＤＲＡＭである。
図１９Ａには、従来のシングルランク（Single Rank、１ランク）のメモリ構成例と、デュアルランク（Dual Rank、２ランク）とのメモリ構成例の説明図が示されている。同図のＳｉｎｇｌｅ Ｒａｎｋには、シングルランクのメモリにおいては、ＣＰＵ１０からの各データ線１６には、それぞれデータ線１６の１本当たり１個のＳＤＲＡＭデバイス１２が接続している様子が示されている。すなわち、１本のデータ線１６には、ＣＰＵ１０と、ＳＤＲＡＭコントローラ１４と、１個のＳＤＲＡＭデバイス１２とが接続している。
また、同図のＤｕａｌ Ｒａｎｋには、デュアルランクのメモリにおいては、ＣＰＵ１０からの各データ線１６には、それぞれデータ線１６の１本当たり２個のＳＤＲＡＭデバイス１２が接続している様子が示されている。すなわち、１本のデータ線１６には、ＣＰＵ１０と、ＳＤＲＡＭコントローラ１４と、２個のＳＤＲＡＭデバイス１２とが接続している。
前述のとおり、図１９Ａには、ＣＰＵ１０−ＳＤＲＡＭ１２−ＳＤＲＡＭコントローラ１４との接続の様子が示されている。なお、ＣＰＵ１０がＳＤＲＡＭコントローラ１４を兼ねる形態も考えられ、その様子が図１９Ｂに示されている。また、ＣＰＵ１０のデータバスとＳＤＲＡＭコントローラ１４のデータバスとが分離している形態も考えられ、その様子が図１９Ｃに示されている。
従来、ＳＤＲＡＭのマルチランク構成を実現するには、ランク毎にＣＳ＃（チップセレクト信号）を分けて、アクセスするランクのＣＳ＃のみをアサートすることが一般的である。このようなＣＳ＃を用いてランクを制御する場合の回路構成図が図２０に示されている。図２０で示す例は、デュアルランクの例であり、第１ランクのＳＤＲＡＭデバイス２０ａと、第２ランクのＳＤＲＡＭデバイス２０ｂとが備えられている。そして、データ線は、両ＳＤＲＡＭデバイス２０ａ、２０ｂのデータ線（Ｄ０〜Ｄ１５）に共に接続されている。ランクの選択は、ＣＳ０＃２２ａと、ＣＳ１＃２２ｂのいずれかのチップセレクト信号をアサートすることによって、第１ランク、第２ランクのいずれかを選択するように構成している。このＣＳ０＃２２ａと、ＣＳ１＃２２ｂは、例えば、アドレスの上位ビットに応じて排他的にアサートされる。
また、高信頼性が要求される用途では、データにパリティやＥＣＣを付加することが多い。例えば、６４ビットのデータに８ビットのパリティを付加するような構成が利用されている。１６ビット幅のＳＤＲＡＭデバイスを用いて、このような８ビットのパリティやＥＣＣを実現する場合には、パリティ／ＥＣＣ用のＳＤＲＡＭデバイスの１６ビット中、８ビットがパリティやＥＣＣに使用され、残りの８ビットは未使用となる。
このようなＣＳ＃を用いてランクを制御する場合の、パリティ／ＥＣＣ用のＳＤＲＡＭデバイスの回路構成図が図２１に示されている。図２１で示す例は、デュアルランク（Dual Rank、２ランク）の例であり、第１ランクのパリティ用のＳＤＲＡＭデバイス２０ｃと、第２ランクのパリティ用のＳＤＲＡＭデバイス２０ｄとが備えられている。そして、データ線中の８ビット（パリティ）は、両ＳＤＲＡＭデバイス２０ｃ、２０ｄのデータ線（ＤＰ０〜ＤＰ７）に共に接続されている。ランクの選択は、ＣＳ０＃２２ａと、ＣＳ１＃２２ｂのいずれかのチップセレクト信号をアサートすることによって、第１ランク、第２ランクのいずれかを選択するように構成している。このＣＳ０＃２２ａと、ＣＳ１＃２２ｂは、図２０と同様に、例えばアドレスの上位ビットに応じて排他的にアサートされる。なお、図２１に示すように、各ＳＤＲＡＭデバイス２０ｃ、２０ｄの下位８ビットのみがパリティとして用いられ、上位８ビットは未使用であり、ＶＤＤにプルアップ（Pull Up）されている。ここでは、パリティとして用いる例を説明したが、ＥＣＣも同様である。
マルチランク構成の場合には、この８ビットが未使用のままのＳＤＲＡＭデバイス２０ｃ、２０ｄも、ランク数分必要となってしまうため、無駄が多いという課題があった。
また、データの場合でもパリティの場合でも、あるランクにアクセスした直後に、他のランクにアクセスしようとすると、ランク間の競合を回避するために、所定のウェイトの挿入が必要な場合もある。そのため、ランクが１の場合と比較して、性能面で不利になる可能性があるという課題がある。
＜先行特許文献＞
例えば、後述する特許文献１においては、メモリモジュール１の記憶手段２（６４ビット幅のデータ入出力端子を有している）は、マスク信号（ＤＱＭ０〜ＤＱＭ７）に対応した各々８ビット幅のセグメントに区分けされたデータ入出力ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、・・・を備えていることが示されている（特許文献１の図１、段落〔００１２〕、〔００１３〕）。また、アドレスの下位３ビットからマスク信号（ＤＱＭ０〜ＤＱＭ７）が生成されている（〔００１７〕、図２）。
また、特許文献２においては、データ入出力回路２０は、メモリセルＭＣへの書き込みデータ及び読み出しデータを、データマスク信号ＢＤＭ０-７の論理に応じてマスクしている（特許文献２の図１、段落〔００１８〕、〔００２７〕）。ここで、メモリセルＭＣは、ＳＤＲＡＭのインターフェースを有する疑似ＳＲＡＭである（段落〔０００９〕）。
すなわち、ＳＤＲＡＭのアクセスしようとするバイトに対するＤＱＭ信号のみをネゲートして、データのリード・ライトを行う動作が開示されている。
また、特許文献３においては、リード時に下位データマスク信号を使用することが開示されている（特許文献３の段落〔００４６〕）。
特開２００８−２９３４１３号公報 特開２００８−０２１３６４号公報 特開２００８−２７６３４３号公報
従来のマルチランク技術においては、上述したように、ＣＳ＃（チップセレクト信号）を用いてランクを選択しているので、ランク間の競合を回避するためにウェイトの挿入が必要な場合もあり、性能面で不利が生じている。また、パリティ／ＥＣＣのビット幅がＳＤＲＡＭデバイスのビット幅より小さい場合には、未使用のビットが生じてしまい、無駄が生じてしまう場合もある。
本発明は、かかる課題に鑑みなされたものであり、マルチランクＳＤＲＡＭを構成する場合でも、性能の低下を抑制できるマルチランクＳＤＲＡＭ制御方法を提供することを目的とする。また、同様に、マルチランクＳＤＲＡＭを構成する場合でも、無駄な未使用ビットを削減することができるマルチランクＳＤＲＡＭ制御方法を提供することを目的とする。本発明は、前述のマルチランクＳＤＲＡＭ制御方法を実行するＳＤＲＡＭコントローラを提供することを目的とする。
本発明は、上記課題を解決するために、アクセスするランクの選択をＣＳ＃（チップセレクト信号）ではなく、ＤＱＭ（データマスク信号）で行うことを原理とする。すなわち、ランクごとにＤＱＭを分け、アクセスするランクのＤＱＭのみをネゲートする。
ＤＱＭは、バイトレーン単位でリードやライトのデータをマスクすることを可能とする信号である。メモリがアイドル状態の場合には、アサート（データがマスクされている状態）されている。
なお、ＤＤＲ（Double Data Rate）のＳＤＲＡＭの場合には、このＤＱＭに相当する信号は、ＤＭという呼び名で呼ばれ、ライトのみをマスクすることができる信号である。本発明の対象は、典型的には、ＳＤＲ（Single Data Rate）のＳＤＲＡＭである。
このような解決の原理を説明する図が、図１、図２に示されている。
図１には、データの観点からデュアルランク（Dual Rank、２ランク）のＳＤＲＡＭを構成した場合の例が示されている。この図には、ＲＡＮＫ０のＳＤＡＲＭデバイス１００ａと、ＲＡＮＫ１にＳＤＡＲＭデバイス１００ｂとが、そのデータ線が共通に接続され、２ランク構成のメモリを構成した例が示されている。
ＳＤＡＲＭデバイス１００ａ、１００ｂは、１６ビット（ｘ１６）のメモリであり、上位８ビットに対するデータマスク信号端子であるＤＱＭＨと、下位８ビットに対するデータマスク信号端子であるＤＱＭＬとが備えられている。
図１の例では、ＲＡＮＫ０のＳＤＲＡＭデバイス１００ａのＤＱＭＬ及びＤＱＭＨには、ＤＱＭ０−１１４ａが接続され、ＲＡＮＫ０が選択される場合には、ＤＱＭ０−１１４ａがネゲートされ、ＤＱＭＨ、ＤＱＭＬが共にネゲートされ、ＳＤＲＡＭデバイス１００ａのデータ線がアクティブとなり、ＲＡＮＫ０に対するアクセスが行われる。
ＲＡＮＫ１のＳＤＲＡＭデバイス１００ｂのＤＱＭＬ及びＤＱＭＨには、ＤＱＭ１−１１４ｂが接続され、ＲＡＮＫ１が選択される場合には、ＤＱＭ１−１１４ｂがネゲートされ、ＤＱＭＨ、ＤＱＭＬが共にネゲートされ、ＳＤＲＡＭデバイス１００ｂのデータ線がアクティブとなり、ＲＡＮＫ１に対するアクセスが行われる。
なお、この場合、ＣＳ＃は全てアサートされ、両ＳＤＲＡＭデバイス１００ａ、１００ｂはともに動作状態である。
図２には、パリティ／ＥＣＣの観点から２ランクのＳＤＲＡＭを構成した場合の例が示されている。この図には、単一のＳＤＡＲＭデバイス１００ｃが示され、その上位バイトと、下位バイトとで、２ランク構成のパリティ／ＥＣＣ用のメモリを構成した例が示されている。なお、パリティやＥＣＣは８ビットであることを前提としている。
ＳＤＡＲＭデバイス１００ｃは、１６ビット（ｘ１６）のメモリであり、上位８ビットに対するデータマスク信号端子であるＤＱＭＨと、下位８ビットに対するデータマスク信号端子であるＤＱＭＬとが備えられている。
図２の例では、ＳＤＲＡＭデバイス１００ｃのＤＱＭＬに、ＤＱＭ０−１１４ａが接続され、ＲＡＮＫ０が選択される場合には、ＳＤＲＡＭデバイス１００ｃのＤＱＭ０−１１４ａがネゲートされ、ＤＱＭＬがネゲートされる。その結果、ＳＤＲＡＭデバイス１００ｃの下位８ビットがアクティブとなり、ＲＡＮＫ０のパリティ／ＥＣＣに対するアクセスが行われる。すなわち、ＳＤＲＡＭデバイス１００ｃの下位８ビットがＲＡＮＫ０のパリティ／ＥＣＣとなる。
また、ＳＤＲＡＭデバイス１００ｃのＤＱＭＨに、ＤＱＭ１−１１４ｂが接続され、ＲＡＮＫ１が選択される場合には、ＳＤＲＡＭデバイス１００ｃのＤＱＭ１−１１４ｂがネゲートされ、ＤＱＭＨがネゲートされる。その結果、ＳＤＲＡＭデバイス１００ｃの上位８ビットがアクティブとなり、ＲＡＮＫ１のパリティ／ＥＣＣに対するアクセスが行われる。すなわち、ＳＤＲＡＭデバイス１００ｃの上位８ビットがＲＡＮＫ１のパリティ／ＥＣＣとなる。
本願発明の原理を、タイムチャートを用いて説明する。図３には、従来のＣＳ＃を用いた場合のマルチランクＳＤＲＡＭに対するアクセス動作の様子を示すタイムチャートが示されている。縦軸には種々の信号種別が示されている。上から、順に、
Ｒａｎｋ０ Ｃｏｍｍａｎｄ：ＲＡＮＫ０に対するコマンド
Ｒａｎｋ１ Ｃｏｍｍａｎｄ：ＲＡＮＫ１に対するコマンド
ＤＱＭ ：ＲＡＮＫ０とＲＡＮＫ１に共通のデータマスク信号
Ｒａｎｋ０ Ｄａｔａ ：ＲＡＮＫ０のデータ
Ｒａｎｋ１ Ｄａｔａ ：ＲＡＮＫ１のデータ
を表す。図３の横軸は時間であり、周期Ｐ１からｐ１０に向かって時間が経過していくものとする。図３は、シングルリード直後の別ランクのリードの様子を示すタイムチャートであり、ＳＤＲＡＭはＣＡＳレイテンシ＝２、バースト長＝４を前提としている。
図３において、まず周期Ｐ１においては、ＤＱＭはアサートされた状態であり、その結果、いずれのＲＡＮＫのデータも有効な状態ではない。
周期Ｐ２において、ＲＡＮＫ０に対してＲＥＡＤコマンド（ＲＥＡＤ ａ）が発行される。同周期Ｐ２において、ＤＱＭがネゲートされ、データに対するアクセスが可能となる。ここでは、ＣＡＳレンテンシ＝２を前提としており、周期Ｐ４において、ＲＡＮＫ０側のＳＤＲＡＭはデータＤａｔａ ａ０をデータバス上に出力する。
周期Ｐ３において、ＤＱＭがアサートされる。このため、周期Ｐ５においてＲＡＮＫ０側のＳＤＲＡＭはデータを出力せず、Ｈｉ-Ｚ状態となる。
周期Ｐ４において、ＤＱＭがアサートされ続ける。このため、周期Ｐ６においてＲＡＮＫ０側のＳＤＲＡＭはデータを出力せず、Ｈｉ-Ｚ状態を維持する。
周期Ｐ５において、ＤＱＭがネゲートされるので、周期Ｐ７においてＲＡＮＫ０側のＳＤＲＡＭはデータＤａｔａ ａ３をデータバス上に出力する。ＳＤＲＡＭのバースト長＝４を前提としているので、ＲＡＮＫ０のＲＥＡＤサイクル（ＲＥＡＤ ａ）は周期Ｐ７で完了する。
同じく周期Ｐ５において、ＲＡＮＫ１に対して新たなＲＥＡＤコマンド（ＲＥＡＤ ｂ）が発行される。ＣＡＳレンテンシ＝２を前提としているので、周期Ｐ７において、ＲＡＮＫ１側のＳＤＲＡＭはデータＤａｔａ ｂ０をデータバス上に出力する。
周期Ｐ６において、ＤＱＭがネゲートされ続ける。このため、周期Ｐ８においてＲＡＮＫ１側のＳＤＲＡＭはデータＤａｔａ ｂ１をデータバス上に出力する。
周期Ｐ７において、前述のとおり、ＲＡＮＫ０側のＳＤＲＡＭがデータＤａｔａ ａ３をデータバス上に出力し、同時にＲＡＮＫ１側のＳＤＲＡＭがデータＤａｔａ ｂ０をデータバス上に出力するので、データバス上で衝突１０４が発生してしまう。
同じく周期Ｐ７において、ＤＱＭがネゲートされ続ける。このため、周期Ｐ９においてＲＡＮＫ１側のＳＤＲＡＭはデータＤａｔａ ｂ２をデータバス上に出力する。
周期Ｐ８においても、ＤＱＭはネゲートされ続ける。このため、周期Ｐ１０においてＲＡＮＫ１側のＳＤＲＡＭはデータＤａｔａ ｂ４をデータバス上に出力する。ＳＤＲＡＭのバースト長＝４を前提としているので、ＲＡＮＫ１のＲＥＡＤサイクル（ＲＥＡＤ ｂ）は周期Ｐ１０で完了する。一方、ＲＡＮＫ０側のＳＤＲＡＭは周期Ｐ７でリードサイクルが完了しているので、周期Ｐ８以降はデータを出力せず、Ｈｉ-Ｚ状態となる。
以上のような動作となるので、ＲＡＮＫ０側のコマンドと、ＲＡＮＫ１側のコマンドとが連続して発行される場合には、図３に示すように衝突１０４が発生してしまう。衝突を回避するためにはランクをまたぐコマンド間に一定の時間間隔が必要であり、例えば、ウェイトを挿入する等の工夫が必要である。その結果、メモリアクセスに望ましくない遅延が生じ、性能面で不利な結果がもたらされる。図３に示す衝突１０４を回避するには、ＲＡＮＫ１のＲＥＡＤをさらに、２周期遅らせる必要がある。
次に、本発明で提案するＤＱＭ方式の動作を説明する。図４には、このＤＱＭ方式を用いた場合のマルチランクＳＤＲＡＭに対するアクセス動作の様子を示すタイムチャートが示されている。縦軸には種々の信号種別が示されている。上から、順に、
Ｃｏｍｍａｎｄ ：ＲＡＮＫ０とＲＡＮＫ１に共通のコマンド
Ｒａｎｋ０ ＤＱＭ ：ＲＡＮＫ０に対するデータマスク信号
Ｒａｎｋ１ ＤＱＭ ：ＲＡＮＫ１に対するデータマスク信号
Ｒａｎｋ０ Ｄａｔａ ：ＲＡＮＫ０のデータ
Ｒａｎｋ１ Ｄａｔａ ：ＲＡＮＫ１のデータ
を表す。図４の横軸は、図３と同様に時間であり、周期Ｐ１からｐ１０に向かって時間が経過していくものとする。図４も、シングルリード直後の別ランクのリードの様子を示すタイムチャートであり、ＣＡＳレイテンシ＝２を前提としている。
図４において、まず周期Ｐ１においては、ＲＡＮＫ０、ＲＡＮＫ１のＤＱＭは共にアサートされた状態であり、その結果、いずれのランクのデータも有効な状態ではない。
周期Ｐ２において、両ランクに対してＲＥＡＤコマンド（ＲＥＡＤ ａ）が発行されるとともに、ＲＡＮＫ０側のＤＱＭがネゲートされる。ここでは、ＣＡＳレンテンシ＝２を前提としており、周期Ｐ４において、ＲＡＮＫ０側のＳＤＲＡＭはデータＤａｔａ ａ０をデータバス上に出力する。周期Ｐ２においてＲＡＮＫ１側のＤＱＭがアサートされているので、周期Ｐ４においてＲＡＮＫ１側のＳＤＲＡＭはデータを出力せず、Ｈｉ-Ｚ状態を維持する。
周期Ｐ３において、ＲＡＮＫ０側のＤＱＭがアサートされる。このため周期Ｐ５においてＲＡＮＫ０側のＳＤＲＡＭはデータを出力せず、Ｈｉ-Ｚ状態となる。
同じく周期Ｐ３において、ＲＡＮＫ１側のＤＱＭがアサートされ続ける。このため周期Ｐ５においてＲＡＮＫ１側のＳＤＲＡＭはデータを出力せず、Ｈｉ-Ｚ状態を維持する。
周期Ｐ４において、両ランクのＤＱＭがアサートされ続ける。このため周期Ｐ６において両ランクのＳＤＲＡＭはデータを出力せず、Ｈｉ-Ｚ状態を維持する。
周期Ｐ５において、両ランクに対してＲＥＡＤコマンド（ＲＥＡＤ ｂ）が発行されるとともに、ＲＡＮＫ１側のＤＱＭがネゲートされる。先行するＲＥＡＤサイクル（ＲＥＡＤ ａ）が未完了だが、ＳＤＲＡＭは後発のＲＥＡＤコマンド（ＲＥＡＤ ｂ）を優先する。ＣＡＳレンテンシ＝２を前提としているので、周期Ｐ７において、ＲＡＮＫ１側のＳＤＲＡＭはデータＤａｔａ ｂ０をデータバス上に出力する。一方、周期Ｐ５においてＲＡＮＫ０側のＤＱＭはアサートされ続けているので、周期Ｐ７においてＲＡＮＫ０側のＳＤＲＡＭはデータを出力せず、Ｈｉ-Ｚ状態を維持する。
周期Ｐ６において、ＲＡＮＫ０側のＤＱＭがアサートされ続けているので、周期Ｐ８においてＲＡＮＫ０側のＳＤＲＡＭはデータを出力せず、Ｈｉ-Ｚ状態を維持する。
同じく周期Ｐ６において、ＲＡＮＫ１側のＤＱＭがネゲートされ続けているので、周期Ｐ８においてＲＡＮＫ１側のＳＤＲＡＭはデータＤａｔａ ｂ１をデータバス上に出力する。
周期Ｐ７において、前述のとおり、ＲＡＮＫ１側のＳＤＲＡＭはデータＤａｔａ ｂ０をデータバス上に出力するが、ＲＡＮＫ０側のＳＤＲＡＭはデータを出力せず、Ｈｉ-Ｚ状態を維持するので、データバス上で衝突は起こらない。
同じく周期Ｐ７において、ＲＡＮＫ０側のＤＱＭはアサートされ続ける。このため、周期Ｐ９においてＲＡＮＫ０側のＳＤＲＡＭはデータを出力せず、Ｈｉ-Ｚ状態を維持する。
同じく周期Ｐ７において、ＲＡＮＫ１側のＤＱＭはネゲートされ続ける。このため、周期Ｐ９においてＲＡＮＫ１側のＳＤＲＡＭはデータＤａｔａ ｂ２をデータバス上に出力する。
周期Ｐ８において、ＲＡＮＫ０側のＤＱＭはアサートされ続ける。その結果、周期Ｐ１０においてＲＡＮＫ０側のＳＤＲＡＭはデータを出力せず、Ｈｉ-Ｚ状態を維持する。
同じく周期Ｐ８において、ＲＡＮＫ１側のＤＱＭはネゲートされ続ける。このため、周期Ｐ１０においてＲＡＮＫ１側のＳＤＲＡＭはデータＤａｔａ ｂ３をデータバス上に出力する。
ＳＤＲＡＭのバースト長＝４を前提としているので、両ランクのＲＥＡＤサイクル（ＲＥＡＤ ｂ）は周期Ｐ１０で完了する。
以上のような動作となるので、ＲＡＮＫ０側のコマンドと、ＲＡＮＫ１側のコマンドとが連続して発行される場合でも、その間の時間間隔をＣＳ＃方式に比べて短くすることができ、ＣＳ＃方式に比べて性能の改善が図られる。
＜ランクの選択＞
以上、本発明の原理を、図１、図２、図３、図４に基づき説明した。
ランクの選択は、アドレスからランクを求めることがよく、どのビット（群）がランクを表してもよい。原則として自由にアドレスとランクの関係を規定することができる。ただし、例えば、下記のようなアドレスとランクとの関係を規定してもよい。
ランク数が２の累乗の場合には、アドレスの下位ビットでランクの選択を行ってもよい。例えば、最大バースト長でのアクセスサイズを２ｍバイトとすると、２ｒランク構成では、Ｎビットアドレス［Ｎ−１：０］中のビット［ｍ＋ｒ−１：ｍ］でランクを選択することができる。ここで、ｍ、ｒは非負整数、Ｎは自然数である。
例１：ｍ＝５、ｒ＝１、Ｎ＝３２の場合には、最大バースト長アクセスサイズが、３２バイト（＝２５）となり、２（＝２１）ランク構成で、３２ビットアドレス［３１：０］中のビット［５］がランクを指定することになる。
例２：ｍ＝５、ｒ＝２、Ｎ＝３２の場合には、４ランク構成で、３２ビットアドレス［３１：０］中のビット［６：５］がランクを指定することになる。
例３：ｍ＝５、ｒ＝４、Ｎ＝３２の場合には、８ランク構成で、３２ビットアドレス［３１：０］中のビット［７：５］がランクを指定することになる。
すなわち、ここでいう「アドレスの下位」とは、最大バーストアクセスサイズを示すビットを除いて下位のビットという意味である。
なお、ＳＤＲＡＭの最大バースト長は、ＣＰＵのキャッシュラインサイズと整合させるのが合理的であり、通常、最大バーストアクセスサイズは３２、６４、１２８バイト程度が採用される。
＜カラムアドレスの位置＞
また、ランクの一つ上（直近の上位）のビット群をカラムアドレスとすることができる。サポートする最小のカラムアドレスのビット数をｋビットとする。ここで、ｋは整数である。すると、上述の通り、Ｎビットアドレス［Ｎ−１：０］中のビット［ｍ＋ｒ−１：ｍ］でランクを選択するとともに、その上位である、Ｎビットアドレス［Ｎ−１：０］中のビット［ｍ＋ｒ＋ｋ−１：ｍ＋ｒ］がカラムアドレスとなる。ｒの値で場合分けすれば、下記のとおりである。
例４：２ランク構成（ｒ＝１）の場合には、Ｎビットアドレス［Ｎ−１：０］中のビット［ｍ＋ｋ：ｍ＋１］がカラムアドレスとなる。
例５：４ランク構成（ｒ＝２）の場合には、Ｎビットアドレス［Ｎ−１：０］中のビット［ｍ＋ｋ＋１：ｍ＋２］がカラムアドレスとなる。
例６：８ランク構成（ｒ＝３）の場合には、Ｎビットアドレス［Ｎ−１：０］中のビット［ｍ＋ｋ＋２：ｍ＋３］がカラムアドレスとなる。
なお、これらの構成を採用する場合には、バンクアドレスと、ロウアドレスとは、カラムアドレスよりも上位のビット群とすることができる。
このようなアドレスの割り当てを行う場合には、マルチランクＳＤＲＡＭでメモリを構成した場合の性能の改善を図ることができる。具体的に言えば、高速ページモードにおけるページサイズの拡大を図ることができる。つまり、ページサイズをランク数倍にすることができる。ＳＤＲＡＭにおいては、同一のロウアドレスに高速でアクセスすることができる。その場合の同一のロウアドレスとなるアドレス範囲を拡大したことと同様の効果が得られるという意味である。
＜アドレスの割り当て＞
具体的なアドレスの割り当ての例を３例示す。
図５は、シングルランクの場合のアドレスの関係を説明する説明図である。図５は、データバス幅が６４ビットであり、バースト長が４、個々のＳＤＲＡＭデバイスが容量１２８Ｍｂｉｔ以上のデバイスである場合の例である。
同図において、プロセッサーアドレス１０６は、３２ビットからなるアドレスである。その下位１２ビットがページサイズを表し、４ＫＢである。
アクティブコマンドアドレス１０８は、アクティブコマンドで示されるアドレスであり、１５ビットである。その下位１２ビットは、下位のロウアドレスであり、プロセッサーアドレス１０６の［２３：１２］である。アクティブコマンドアドレス１０８の上位２ビットは、バンクアドレスであり、プロセッサーアドレス１０６の［２５：２４］である。アクティブコマンドアドレス１０８の残りの１ビット［１２］は、ロウアドレスの最上位ビットであり、プロセッサーアドレス１０６の［２６］である。
リードライトコマンドアドレス１１０は、ＲＥＡＤコマンドまたはＷＲＩＴＥコマンドで示されるアドレスであり、１５ビットである。その下位１０ビットは、プロセッサーアドレス１０６の［１１：３］であり、その上位の１ビット［１０］は、ＡＰ（Auto Precharge）である。リードライトコマンドアドレス１１０の上位２ビットは、バンクアドレスであり、アクティブコマンドアドレス１０８と同様に、プロセッサーアドレス１０６の［２５：２４］である。リードライトコマンドアドレス１１０の残りの２ビット［１２：１１］は、カラムアドレスであり、プロセッサーアドレス１０６の［２９：２８］である。
図６は、デュアルランクの場合のアドレスの関係を説明する説明図である。図６も、データバス幅が６４ビットであり、バースト長が４、個々のＳＤＲＡＭデバイスが容量１２８Ｍｂｉｔ以上のデバイスである場合の例である。同図において、プロセッサーアドレス１０６は、３２ビットからなるアドレスである。その下位１３ビットがページサイズを表し、８ＫＢである。
アクティブコマンドアドレス１０８は、アクティブコマンドで示されるアドレスであり、１５ビットである。その下位１２ビットは、下位のロウアドレスであり、プロセッサーアドレス１０６の［２４：１３］である。アクティブコマンドアドレス１０８の上位２ビットは、バンクアドレスであり、プロセッサーアドレス１０６の［２６：２５］である。アクティブコマンドアドレス１０８の残りの１ビット［１２］は、ロウアドレスの最上位ビットであり、プロセッサーアドレス１０６の［２７］である。
リードライトコマンドアドレス１１０は、ＲＥＡＤコマンドまたはＷＲＩＴＥコマンドで示されるアドレスであり、１５ビットである。その下位９ビットは、プロセッサーアドレス１０６の［１２：３］である。ただしプロセッサーアドレス１０６のビット［５］は、ランクを選択するランクビット１１２として使用するので、リードライトコマンドアドレス１１０としては用いられない。また、その上位の１ビット［９］は、プロセッサーアドレスの[２８]ビットである。さらに上位の１ビット［１０］は、ＡＰ（Auto Precharge）である。
リードライトコマンドアドレス１１０の上位２ビットは、バンクアドレスであり、アクティブコマンドアドレス１０８と同様に、プロセッサーアドレス１０６の［２６：２５］である。リードライトコマンドアドレス１１０の残りの２ビット［１２：１１］は、カラムアドレスであり、プロセッサーアドレス１０６の［３０：２９］である。
図６に示す例では、２ランク構成であるので、ページサイズが、図５より２倍になり、８ＫＢとなる。
図７は、クアッドランク（Quad Rank）の場合のアドレスの関係を説明する説明図である。図７も、データバス幅が６４ビットであり、バースト長が４、個々のＳＤＲＡＭデバイスが容量１２８Ｍｂｉｔ以上のデバイスである場合の例である。同図において、プロセッサーアドレス１０６は、３２ビットからなるアドレスである。その下位１４ビットがページサイズを表し、１６ＫＢである。
図７において、アクティブコマンドアドレス１０８は、図５、図６と同様に１５ビットである。その下位１２ビットは、下位のロウアドレスであり、プロセッサーアドレス１０６の［２５：１４］である。アクティブコマンドアドレス１０８の上位２ビットは、バンクアドレスであり、プロセッサーアドレス１０６の［２７：２６］である。アクティブコマンドアドレス１０８の残りの１ビット［１２］は、ロウアドレスの最上位ビットであり、プロセッサーアドレス１０６の［２８］である。
リードライトコマンドアドレス１１０も、図５、図６と同様に１５ビットである。その下位９ビットは、プロセッサーアドレス１０６の［１３：３］である。ただし、プロセッサーアドレス１０６のビット［６：５］は、ランクを選択するランクビット１１２として使用するので、リードライトコマンドアドレス１１０としては用いられない。また、その上位の１ビット［９］は、プロセッサーアドレスの[２９]ビットである。さらに上位の１ビット［１０］は、ＡＰ（Auto Precharge）である。リードライトコマンドアドレス１１０の上位２ビットは、バンクアドレスであり、アクティブコマンドアドレス１０８と同様に、プロセッサーアドレス１０６の［２７：２６］である。リードライトコマンドアドレス１１０の残りの２ビット［１２：１１］は、カラムアドレスであり、プロセッサーアドレス１０６の［３１：３０］である。
図７に示す例では、クアッドランク（Quad Rank）構成であるので、ページサイズが、図５に示す例と比べて４倍になり、１６ＫＢとなる。また、ランクビット１１２は、２ビットであり、この２ビットでクアッドランク（Quad Rank）のうち、いずれかのランクを指定する。
本発明の具体的な態様は後述する実施形態で詳細に説明する。本発明が採用する具体的な手段は、以下の通りである。
（１）本発明に係るマルチランクＳＤＲＡＭ制御方法は、複数のＳＤＲＡＭデバイス（例えば、後述するＳＤＲＡＭデバイス１００）のデータバスを接続して構成されたマルチランクＳＤＲＡＭの制御方法であって、前記複数のＳＤＲＡＭデバイスのそれぞれに対して、アクセス対象であるランクのＳＤＲＡＭデバイスに対するデータマスク信号（例えば、後述するＤＱＭ０）のみネゲートすることによって、前記ランクへのアクセスを実行する。
（２） （１）のマルチランクＳＤＲＡＭ制御方法において、前記マルチランクＳＤＲＡＭは、２の累乗のランク数で構成されており、前記ＳＤＲＡＭのアドレスの下位ビットでランクの選択を実行してもよい。
（３） （２）のマルチランクＳＤＲＡＭ制御方法において、前記ランクの選択を行う下位ビットの一つ上のアドレスビット群を、前記複数のＳＤＲＡＭデバイスのカラムアドレスとして用いてもよい。
（４） （１）から（３）のいずれかのマルチランクＳＤＲＡＭ制御方法において、前記データマスク信号は、バイトレーン単位でリードまたはライトのデータをマスクする信号であってもよい。
（５） （１）から（４）のいずれかのマルチランクＳＤＲＡＭ制御方法において、前記複数のＳＤＲＡＭデバイスのうちの１個以上のＳＤＲＡＭは、パリティ及び／又はＥＣＣビットのためのＳＤＲＡＭデバイスであってもよい。
（６） 本発明のＳＤＲＡＭコントローラは、（１）から（５）のいずれかのマルチランクＳＤＲＡＭ制御方法を実行する。
本発明によれば、ランク間の競合を回避して性能面での不利益が生じる可能性を減らすことができる。
本発明の解決手段（データ）を説明する説明図である。 本発明の解決手段（パリティ／ＥＣＣ）を説明する説明図である。 ＣＳ＃信号を用いたＳＤＲＡＭの制御の一例のタイムチャートである。 ＤＱＭ信号を用いたＳＤＲＡＭの制御の一例のタイムチャートである。 シングルランク（Single Rank）の場合のアドレスの割り当ての一例を示す説明図である。 デュアルランク（Dual Rank）の場合のアドレスの割り当ての一例を示す説明図である。 クアッドランク（Quad Rank）の場合のアドレスの割り当ての一例を示す説明図である。 実施例１の回路構成図である。 実施例２の回路構成図である。 実施例３の回路構成図である。 実施例３の回路構成図である。 実施例４の回路構成図である。 実施例４の回路構成図である。 実施例５の回路構成図である。 実施例５の回路構成図である。 実施例５の回路構成図である。 実施例５の回路構成図である。 実施例６の回路構成図である。 実施例６の回路構成図である。 実施例６の回路構成図である。 実施例６の回路構成図である。 実施例７の回路構成図である。 実施例７の回路構成図である。 実施例７の回路構成図である。 実施例７の回路構成図である。 実施例７の回路構成図である。 実施例７の回路構成図である。 実施例７の回路構成図である。 実施例７の回路構成図である。 実施例８または１０の回路構成図である。 実施例８または１０の回路構成図である。 実施例８または１０の回路構成図である。 実施例９または１１の回路構成図である。 実施例９または１１の回路構成図である。 実施例９または１１の回路構成図である。 実施例９または１１の回路構成図である。 実施例９または１１の回路構成図である。 実施例１０の回路構成図である。 実施例１０の回路構成図である。 実施例１１の回路構成図である。 実施例１１の回路構成図である。 実施例１１の回路構成図である。 実施例１１の回路構成図である。 シングルランクとデュアルランクの説明図である。 図１９Ａの構成に対して、ＣＰＵがＳＤＲＡＭコントローラを兼ねる場合の説明図である。 図１９Ａの構成に対して、ＣＰＵがＳＤＲＡＭデバイスと直接接続せず、他のバスでＳＤＲＡＭコントローラに接続させた場合の説明図である。 デュアルランク構成のＳＤＲＡＭにおいて、ＣＳ＃信号を用いてデータの制御を行う様子を示す説明図である。 デュアルランク構成のＳＤＲＡＭにおいて、ＣＳ＃信号を用いてパリティまたはＥＣＣの制御を行う様子を示す説明図である。
以下、本発明の実施形態の好適な一例について図面に基づいて説明する。
＜実施例１＞
本実施形態の実施例１に係るメモリ装置の回路構成図が図８に示されている。図８に示す例は、２ランク構成であり、データバス幅が１６ビットの例である。また、パリティ／ＥＣＣは、８ビット以下である。また、１６ビット（ｘ１６）のＳＤＲＡＭデバイス１００ｄ−１、１００ｄ−２、１００ｄ−３を使用している。
図８に示すように、ＳＤＲＡＭデバイス１００ｄ−１はデータの下位８ビットであり、ＳＤＲＡＭデバイス１００ｄ−２は、データの上位８ビットである。双方あわせて、１６ビット幅のデータを実現している。ＳＤＲＡＭデバイス１００ｄ−１、１００ｄ−２にはＤＱＭＬと、ＤＱＭＨの２種類のデータマスク信号端子が備えられている。ＲＡＮＫ０を示すデータマスク信号であるＤＱＭ０−１１４ａと、ＲＡＮＫ１を示すデータマスク信号であるＤＱＭ１−１１４ｂと、の２種のデータマスク信号が、それぞれＤＱＭＬ、ＤＱＭＨに印加されている。
このような構成によって、ＤＱＭ０−１１４ａがネゲートされた時には、各ＳＤＲＡＭデバイス１００ｄ−１、１００ｄ−２の下位８ビットが出力（または入力）され、これがＢＡＮＫ０を表す。一方、ＤＱＭ１−１１４ｂがネゲートされた時には、各ＳＤＲＡＭデバイス１００ｄ−１、１００ｄ−２の上位８ビットが出力（または入力）され、これがＢＡＮＫ１を表す。
パリティ／ＥＣＣを受け持つＳＤＲＡＭデバイス１００ｄ−３についても同様であり、ＤＱＭ０−１１４ａがネゲートされた時には、ＳＤＲＡＭデバイス１００ｄ−３の下位８ビットが出力（または入力）され、これがＢＡＮＫ０のパリティ／ＥＣＣを表す。一方、ＤＱＭ１−１１４ｂがネゲートされた時には、ＳＤＲＡＭデバイス１００ｄ−３の上位８ビットが出力（または入力）され、これがＢＡＮＫ１のパリティ／ＥＣＣを表す。パリティ／ＥＣＣは、８ビット（またはそれ以下）であるので、データ幅１６ビット（ｘ１６）構成のＳＤＲＡＭデバイス１００ｄ−３で、ＢＡＮＫ０と、ＢＡＮＫ１の双方を受け持つことができる。
＜実施例２＞
本実施形態の実施例２に係るメモリ装置の回路構成図が図９に示されている。図９に示す例は、実施例１と同様に、２ランク構成であり、データバス幅が１６ビットの例である。また、パリティ／ＥＣＣは、８ビット以下である。また、データ幅１６ビット（ｘ１６）のＳＤＲＡＭデバイス１００ｅ−１、１００ｅ−２、１００ｅ−３を使用している。
図９に示すように、ＳＤＲＡＭデバイス１００ｅ−１は、ＤＱＭＬとＤＱＭＨとの２種類のデータマスク信号端子が備えられており、共に、ＲＡＮＫ０を示すデータマスク信号であるＤＱＭ０−１１４ａが印加されている。すなわち、ＳＤＲＡＭデバイス１００ｅ−１は、ＲＡＮＫ０のデータを受け持っている。
ＳＤＲＡＭデバイス１００ｅ−２も、ＤＱＭＬとＤＱＭＨとの２種類のデータマスク信号端子が備えられており、共に、ＲＡＮＫ１を示すデータマスク信号であるＤＱＭ１−１１４ｂが印加されている。すなわち、ＳＤＲＡＭデバイス１００ｅ−２は、ＲＡＮＫ１のデータを受け持っている。
ＳＤＲＡＭデバイス１００ｅ−１、１００ｅ−２もデータ幅１６ビット（ｘ１６）のデバイスであり、単独で１６ビットのデータバス幅を受け持つことができる。
また、パリティ／ＥＣＣを受け持つＳＤＲＡＭデバイス１００ｅ−３の接続構成は、実施例１（図８）のＳＤＲＡＭデバイス１００ｄ−３と同様であるので説明を省略する。
この実施例２は、ＳＤＲＡＭデバイス１００を３個用いて、２ランク構成のマルチランクＳＤＲＡＭのメモリ装置を構成することができる。この構成からＳＤＲＡＭデバイス１００ｅ−２を除去すれば、それは明らかに、１ランクのＳＤＲＡＭのメモリ装置である。
したがって、図９を実現する場合に作成したプリント配線板を用いて、２ランク構成のメモリ装置と、１ランク構成のメモリ装置とを、自由に構成することができる。言い換えれば、同一構成のプリント配線板を用いて、１ランク構成と、２ランク構成との双方に対応することが可能である。
＜実施例３＞
本実施形態の実施例３に係るメモリ装置の回路構成図が図１０Ａ、図１０Ｂに示されている。図１０Ａ、図１０Ｂに示す例は、２ランク構成であり、データバス幅が３２ビットの例である。また、パリティ／ＥＣＣは、８ビット以下である。また、１６ビット（ｘ１６）構成のＳＤＲＡＭデバイス１００ｆ−１、１００ｆ−２、１００ｆ−３、１００ｆ−４、１００ｆ−５を使用している。
要するに、実施例３は、実施例８の構成のデータ部分の回路を２倍にして、データバス幅を２倍の３２ビットに拡張した構成である。すなわち、各ＳＤＲＡＭデバイス１００ｆは、その下位８ビットがＲＡＮＫ０であり、上位８ビットがＲＡＮＫ１である。そして、４個のＳＤＲＡＭデバイス１００ｆ−１、１００ｆ−２、１００ｆ−３、１００ｆ−４が、それぞれ、データを８ビットずつ受持ち、４個合わせて３２ビットのデータバス幅を実現している。
図１０Ａ、図１０Ｂに示すように、ＳＤＲＡＭデバイス１００ｄ−１はデータの最下位８ビットであり、ＳＤＲＡＭデバイス１００ｄ−２は、データの下から２番目の８ビットである。また、ＳＤＲＡＭデバイス１００ｄ−４はデータの最上位８ビットであり、ＳＤＲＡＭデバイス１００ｄ−３は、データの上から２番目の８ビットを受け持っている。
４個のＳＤＲＡＭデバイス１００ｆには、ＤＱＭＬとＤＱＭＨとの２種類のデータマスク信号端子が備えられている。ＲＡＮＫ０を示すデータマスク信号であるＤＱＭ０−１１４ａと、ＲＡＮＫ１を示すデータマスク信号であるＤＱＭ１−１１４ｂと、の２種のデータマスク信号が、それぞれＤＱＭＬ、ＤＱＭＨに印加されている。
このような構成によって、ＤＱＭ０−１１４ａがネゲートされた時には、各ＳＤＲＡＭデバイス１００ｆ−１、１００ｆ−２、１００ｆ−３、１００ｆ−４の下位８ビットが出力（または入力）され、これがＢＡＮＫ０を表す。一方、ＤＱＭ１−１１４ｂがネゲートされた時には、各ＳＤＲＡＭデバイス１００ｆ−１、１００ｆ−２、１００ｆ−３、１００ｆ−４の上位８ビットが出力（または入力）され、これがＢＡＮＫ１を表す。
パリティ／ＥＣＣを受け持つＳＤＲＡＭデバイス１００ｆ−５の接続構成は、実施例１のＳＤＲＡＭデバイス１００ｄ−３、実施例２のＳＤＲＡＭデバイス１００ｅ−３と同様であるので説明を省略する。
＜実施例４＞
本実施形態の実施例４に係るメモリ装置の回路構成図が図１１Ａ、図１１Ｂに示されている。図１１Ａ、図１１Ｂに示す例は、２ランク構成であり、データバス幅が３２ビットの例である。また、パリティ／ＥＣＣは、８ビット以下である。また、１６ビット（ｘ１６）構成のＳＤＲＡＭデバイス１００ｇ−１、１００ｇ−２、１００ｇ−３、１００ｇ−４、１００ｇ−５を使用している。
要するに、実施例４は、実施例３に対して、実施例２の構成を応用したものである。すなわち、実施例３が単一のＳＤＲＡＭデバイスがＲＡＮＫ０とＲＡＮＫ１の双方を受け持っているのに対して、実施例４は（実施例２と同様に）、ＳＤＲＡＭデバイスをＲＡＮＫ０のデバイスと、ＲＡＮＫ１のデバイスとに分けたものである。このように、分けることによって、単にデバイスの数を減らすことによってランク数を減らすことも可能となり、柔軟性に富む回路構成が実現できる。
具体的には、データ幅１６ビット（ｘ１６）のＳＤＲＡＭデバイス１００ｇ-１と、１００ｇ-２には、ＤＱＭＬとＤＱＭＨとの２種類のデータマスク信号端子が備えられている。両端子にともに、ＲＡＮＫ０を示すデータマスク信号であるＤＱＭ０−１１４ａが印加されており、ＲＡＮＫ０を受け持つ。また、ＳＤＲＡＭデバイス１００ｇ-１が下位１６ビット、ＳＤＲＡＭデバイス１００ｇ-３が上位１６ビットをそれぞれ受け持っている。
同様に、データ幅１６ビット（ｘ１６）のＳＤＲＡＭデバイス１００ｇ-２と、１００ｇ-４とには、ＤＱＭＬと、ＤＱＭＨの２種類のデータマスク信号端子が備えられている。両端子にともに、ＲＡＮＫ１を示すデータマスク信号であるＤＱＭ１−１１４ｂが印加されており、ＲＡＮＫ１を受け持つ。また、ＳＤＲＡＭデバイス１００ｇ-２が下位１６ビット、ＳＤＲＡＭデバイス１００ｇ-４が上位１６ビットをそれぞれ受け持っている。
このような構成によって、ＤＱＭ０−１１４ａがネゲートされた時には、各ＳＤＲＡＭデバイス１００ｇ−１、１００ｇ−３によって、ＲＡＮＫ０のデータが出力（または入力）される。一方、ＤＱＭ１−１１４ｂがネゲートされた時には、各ＳＤＲＡＭデバイス１００ｇ−２、１００ｇ−４によってＲＡＮＫ１のデータが出力（または入力）される。
パリティ/ＥＣＣを受け持つＳＤＲＡＭデバイス１００ｇ-５の接続構成は、実施例３のＳＤＲＡＭデバイス１００ｆ-５と同様であるので説明を省略する。
＜実施例５＞
本実施形態の実施例５に係るメモリ装置の回路構成図が図１２Ａ、図１２Ｂ、図１２Ｃ、図１２Ｄに示されている。図１２Ａ〜図１２Ｄに示す例は、２ランク構成であり、データバス幅が６４ビットの例である。また、パリティ／ＥＣＣは、８ビット以下である。また、データ幅１６ビット（ｘ１６）のＳＤＲＡＭデバイス１００ｈ−１、１００ｈ−２、１００ｈ−３、１００ｈ−４、１００ｈ−５、１００ｈ−６、１００ｈ−７、１００ｈ−８、１００ｈ−９を使用している。
要するに、実施例５は、実施例３の構成のデータ部分の回路を２倍にして、データバス幅を２倍の６４ビットに拡張した構成である。すなわち、実施例５に係るＳＤＲＡＭデバイス１００ｈ−１、１００ｈ−２、１００ｈ−３、１００ｈ−４、１００ｈ−５の回路構成部分は、実施例３におけるＳＤＲＡＭデバイス１００ｆ−１、１００ｆ−２、１００ｆ−３、１００ｆ−４、１００ｆ−５と、同様の回路構成である。
実施例５においては、さらに、実施例３におけるＳＤＲＡＭデバイス１００ｆ−１、１００ｆ−２、１００ｆ−３、１００ｆ−４に係るデータ部分の回路構成と同様の回路構成であるＳＤＲＡＭデバイス１００ｈ−６、１００ｈ−７、１００ｈ−８、１００ｈ−９を備えている。これらＳＤＲＡＭデバイス１００ｈ−６、１００ｈ−７、１００ｈ−８、１００ｈ−９に対しても、同様に、ＤＱＭ０−１１４ａ及びＤＱＭ１−１１４ｂが印加されており、それぞれのＳＤＲＡＭデバイス１００ｈがＲＡＮＫ０、ＲＡＮＫ１のデータを出力（または入力）する。
実施例５は、このような構成によって、データバス幅を２倍の６４ビットに拡張したものであり、その動作は実施例１、実施例３と同様である。
また、パリティ／ＥＣＣを受け持つＳＤＲＡＭデバイス１００ｈ−５の接続構成は、実施例１のＳＤＲＡＭデバイス１００ｄ−３、実施例３のＳＤＲＡＭデバイス１００ｆ−５と同様であるので説明を省略する。
＜実施例６＞
本実施形態の実施例６に係るメモリ装置の回路構成図が図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄに示されている。図１３Ａ〜図１３Ｄに示す例は、２ランク構成であり、データバス幅が６４ビットの例である。また、パリティ／ＥＣＣは、８ビット以下である。また、データ幅１６ビット（ｘ１６）のＳＤＲＡＭデバイス１００ｉ−１、１００ｉ−２、１００ｉ−３、１００ｉ−４、１００ｉ−５を使用している。
要するに、実施例６は、実施例５に対して、実施例２（実施例４）の構成を応用したものである。すなわち、実施例５が単一のＳＤＲＡＭデバイスがＲＡＮＫ０とＲＡＮＫ１の双方を受け持っているのに対して、実施例６は（実施例２（実施例４）と同様に）、ＳＤＲＡＭデバイスをＲＡＮＫ０のデバイスと、ＲＡＮＫ１のデバイスとに分けたものである。このように、分けることによって、単にデバイスの数を減らすことによってランク数を減らすことも可能となり、柔軟性に富む回路構成が実現できる。
具体的には、データ幅１６ビット（ｘ１６）のＳＤＲＡＭデバイス１００ｉ−１、１００ｉ−３、１００ｉ−６、１００ｉ−８には、ＤＱＭＬとＤＱＭＨとの２種類のデータマスク信号端子が備えられている。両端子にともに、ＲＡＮＫ０を示すデータマスク信号であるＤＱＭ０−１１４ａが印加されており、ＲＡＮＫ０を受け持つ。
同様に、データ幅１６ビット（ｘ１６）のＳＤＲＡＭデバイス１００ｉ−２、１００ｉ−４、１００ｉ−７、１００ｉ−９には、ＤＱＭＬと、ＤＱＭＨの２種類のデータマスク信号端子が備えられている。両端子にともに、ＲＡＮＫ１を示すデータマスク信号であるＤＱＭ１−１１４ｂが印加されており、ＲＡＮＫ１を受け持つ。
このような構成によって、ＤＱＭ０−１１４ａがネゲートされた時には、各ＳＤＲＡＭデバイス１００ｉ−１、１００ｉ−３、１００ｉ−６、１００ｉ−８によって、ＲＡＮＫ０のデータが出力（または入力）される。一方、ＤＱＭ１−１１４ｂがネゲートされた時には、各ＳＤＲＡＭデバイス１００ｉ−２、１００ｉ−４、１００ｉ−７、１００ｉ−９によってＲＡＮＫ１のデータが出力（または入力）される。
パリティ／ＥＣＣを受け持つＳＤＲＡＭデバイス１００ｉ−５の接続構成は、実施例４のＳＤＲＡＭデバイス１００ｇ−５と同様であるので説明を省略する。
このような構成によれば、ＳＤＲＡＭデバイス１００ｉを９個用いて２ランク構成のマルチランクＳＤＲＡＭのメモリ装置を構成することができる。そして、そこから、４個のＳＤＲＡＭデバイス（１００ｉ−２・４・７・９）を外せば、容易に１ランクのメモリ装置を構成することができる。すなわち、本実施例６の構成を実現するプリント配線板と同一のプリント配線板を用いて、ＳＤＲＡＭデバイス１００の個数を減少させるだけで、２ランクから１ランクのメモリ装置を簡単に構成することができる。
＜実施例７＞
本実施形態の実施例７に係るメモリ装置の回路構成図が図１４Ａ、図１４Ｂ、図１４Ｃ、図１４Ｄ、図１４Ｅ、図１４Ｆ、図１４Ｇ、図１４Ｈに示されている。図１４Ａ〜図１４Ｈに示す例は、４ランク構成であり、データバス幅が６４ビットの例である。また、パリティ／ＥＣＣは、８ビット以下である。また、１６ビット（ｘ１６）構成のＳＤＲＡＭデバイス１００ｊ−１、１００ｊ−２、１００ｊ−３、１００ｊ−４、１００ｊ−５、１００ｊ−６、１００ｊ−７、１００ｊ−８、１００ｊ−９、１００ｊ−１０、１００ｊ−１１、１００ｊ−１２、１００ｊ−１３、１００ｊ−１４、１００ｊ−１５、１００ｊ−１６、１００ｊ−１７、１００ｊ−１８を使用している。
本実施例７は、実施例１〜６と異なり、ランク数＝４の構成である。基本的には、上述した実施例６（ランク数＝２）の構成を４ランクに拡張したものである。このような拡張をするために、４種のデータマスク信号ＤＱＭ０−１１４ａ、ＤＱＭ１-１１４ｂ、ＤＱＭ２-１１４ｃ、ＤＱＭ３-１１４ｄを用いており、それぞれが順番に、ＲＡＮＫ０、ＲＡＮＫ１、ＲＡＮＫ３、ＲＡＮＫ４に対応する。
具体的には、データ幅１６ビット（ｘ１６）のＳＤＲＡＭデバイス１００ｊ−１、１００ｊ−７、１００ｊ−１１、１００ｊ−１５には、ＤＱＭＬとＤＱＭＨとの２種類のデータマスク信号端子が備えられている。両端子にともに、ＲＡＮＫ０を示すデータマスク信号であるＤＱＭ０−１１４ａが印加されており、ＲＡＮＫ０を受け持つ。
同様に、データ幅１６ビット（ｘ１６）のＳＤＲＡＭデバイス１００ｊ−２、１００ｊ−８、１００ｊ−１２、１００ｊ−１６のＤＱＭＬと、ＤＱＭＨの２種類のデータマスク信号端子に、ＲＡＮＫ１を示すデータマスク信号であるＤＱＭ１−１１４ｂが印加されており、ＲＡＮＫ１を受け持つ。
同様に、データ幅１６ビット（ｘ１６）のＳＤＲＡＭデバイス１００ｊ−３、１００ｊ−９、１００ｊ−１３、１００ｊ−１７のＤＱＭＬとＤＱＭＨとの２種類のデータマスク信号端子に、ＲＡＮＫ２を示すデータマスク信号であるＤＱＭ２−１１４ｃが印加されており、ＲＡＮＫ２を受け持つ。
同様に、データ幅１６ビット（ｘ１６）のＳＤＲＡＭデバイス１００ｊ−４、１００ｊ−１０、１００ｊ−１４、１００ｊ−１８のＤＱＭＬとＤＱＭＨとの２種類のデータマスク信号端子に、ＲＡＮＫ３を示すデータマスク信号であるＤＱＭ３−１１４ｄが印加されており、ＲＡＮＫ３を受け持つ。
このような構成によって、ＤＱＭ０−１１４ａがネゲートされた時には、各ＳＤＲＡＭデバイス１００ｊ−１、１００ｊ−７、１００ｊ−１１、１００ｊ−１５によって、ＲＡＮＫ０のデータが出力（または入力）される。一方、ＤＱＭ１−１１４ｂがネゲートされた時には、各ＳＤＲＡＭデバイス１００ｊ−２、１００ｊ−８、１００ｊ−１２、１００ｊ−１６によってＲＡＮＫ１のデータが出力（または入力）される。
また、このような構成によって、ＤＱＭ２−１１４ｃがネゲートされた時には、各ＳＤＲＡＭデバイス１００ｊ−３、１００ｊ−９、１００ｊ−１３、１００ｊ−１７によって、ＲＡＮＫ２のデータが出力（または入力）される。他方、ＤＱＭ１−１１４ｄがネゲートされた時には、各ＳＤＲＡＭデバイス１００ｊ−４、１００ｊ−１０、１００ｊ−１４、１００ｊ−１８によってＲＡＮＫ３のデータが出力（または入力）される。
パリティ／ＥＣＣを受け持つＳＤＲＡＭデバイス１００ｊ−５、１００ｊ−６の接続構成は、実施例６のＳＤＲＡＭデバイス１００ｉ−５と同様であるが、２ランクの実施例１〜６と異なり、４ランク分必要となるため、ＳＤＲＡＭデバイス１００ｊ−５に加えて、ＳＤＲＡＭデバイス１００ｊ−６が備えられている点が、実施例１〜６とは異なる。
実施例６では、単一のＳＤＲＡＭデバイス１００ｉ−５がＲＡＮＫ０と、ＲＡＮＫ１とを受け持っている。これに対して、本実施例７では、ＳＤＲＡＭデバイス１００ｊ−５がＲＡＮＫ０と、ＲＡＮＫ１のパリティ／ＥＣＣとを受け持つために、データマスク信号であるＤＱＭ０−１１４ａ、ＤＱＭ１−１１４ｂが印加されている。さらに、実施例７では、ＳＤＲＡＭデバイス１００ｊ−６がＲＡＮＫ２と、ＲＡＮＫ３とを受け持つために、データマスク信号であるＤＱＭ２−１１４ｃ、ＤＱＭ３−１１４ｄが印加されている。
このような構成によれば、ＳＤＲＡＭデバイス１００ｊを１８個用いて４ランク構成のマルチランクＳＤＲＡＭのメモリ装置を構成することができる。そして、そこから、４個のＳＤＲＡＭデバイス（１００ｊ−４・１０・１４・１８）を外せば、容易に１ランク減らせる。すなわち、ＳＤＲＡＭデバイス１００ｊを１４個（１００ｊ−１・２・３・５・６・７・８・９・１１・１２・１３・１５・１６・１７）用いて、３ランク構成のメモリ装置を構成することができる。同様に、ＳＤＲＡＭデバイス１００ｊを９個（１００ｊ−１・２・５・７・８・１１・１２・１５・１６）用いて、２ランク構成のメモリ装置を構成することができる（実施例６と同様）。また、同様に、ＳＤＲＡＭデバイス１００ｊを５個（１００ｊ−１・５・７・１１・１５）用いて、１ランク構成のメモリ装置を構成することができることは、実施例６で述べたとおりである。
これまでの説明と同様に、本実施例７の構成を実現するプリント配線板と同一のプリント配線板を用いて、ＳＤＲＡＭデバイス１００ｊの個数を減少させるだけで、４ランクから１ランクのメモリ装置を簡単に構成することができる。
＜実施例８＞
本実施形態の実施例８に係るメモリ装置の回路構成図が図１５Ａ、図１５Ｂ、図１５Ｃに示されている。図１５Ａ〜図１５Ｃに示す例は、実施例２と同様に、２ランク構成であり、３個のＳＤＲＡＭデバイス２００ａ−１、２００ａ−２、２００ａ−３から構成される。ただし、実施例２と異なり、データバス幅が２倍の３２ビットとなり、また、パリティ／ＥＣＣも、２倍の１６ビット以下である。
要するに、本実施例８は、実施例２のビット幅を、データも、パリティ／ＥＣＣ（の上限）も２倍にしたメモリ装置である。本実施例８においては、ビット幅を２倍にするために、実施例２と異なり、倍の３２ビット（ｘ３２）のＳＤＲＡＭデバイス２００ａ−１、２００ａ−２、２００ａ−３を使用している。
また、図１５Ａ〜図１５Ｃに示すように、ＳＤＲＡＭデバイス２００ａ−１〜２００ａ−３は、ＤＱＭ０〜３の４種類のデータマスク信号端子を備えており、３２ビットのデータを８ビットごとにマスクすることができる。
本実施例８においては、ＳＤＲＡＭデバイス２００ａ−１には、端子ＤＱＭ０〜ＤＱＭ３のすべてに、ＲＡＮＫ０を示すデータマスク信号であるＤＱＭ０−１１４ａが印加されており、ＲＡＮＫ０のデータを受け持っている。
ＳＤＲＡＭデバイス２００ａ−２にも、ＤＱＭ０〜ＤＱＭ３の４種類の端子が備えられている。すべての端子に、ＲＡＮＫ１を示すデータマスク信号であるＤＱＭ１−１１４ｂが印加されており、ＳＤＲＡＭデバイス２００ａ−２は、ＲＡＮＫ１のデータを受け持っている。
また、パリティ／ＥＣＣを受け持つＳＤＲＡＭデバイス２００ａ−３の接続構成は、実施例２（図９）のＳＤＲＡＭデバイス２００ａ−３と同様であるが、ビット幅が１６ビットから３２ビットに増加した点が異なる。このＳＤＲＡＭデバイス２００ａ−３には、上記ＳＤＲＡＭデバイス２００ａ−１等と同様に、データマスク信号が印加される４種の端子ＤＱＭ０〜ＤＱＭ３がある。下位のＤＱＭ０〜ＤＱＭ１には、ＲＡＮＫ０を示すデータマスク信号であるＤＱＭ０−１１４ａが印加されており、下位の１６ビットが、ＲＡＮＫ０のパリティ/ＥＣＣのビットとなる。また、上位のＤＱＭ２〜ＤＱＭ３には、ＲＡＮＫ１を示すデータマスク信号であるＤＱＭ１−１１４ｂが印加されており、上位の１６ビットが、ＲＡＮＫ１のパリティ/ＥＣＣのビットとなる。
この実施例８は、ＳＤＲＡＭデバイス２００ａを３個用いて、２ランク構成のマルチランクＳＤＲＡＭのメモリ装置を構成することができる。この構成からＳＤＲＡＭデバイス２００ａ−２を除去すれば、それは明らかに、１ランクのＳＤＲＡＭのメモリ装置である。したがって、図１５Ａから図１５Ｃを実現する場合に作成したプリント配線板を用いて、２ランク構成のメモリ装置（ＳＤＲＡＭデバイス２００ａを３個使用）と、１ランク構成のメモリ装置（ＳＤＲＡＭデバイス２００ａを２個使用）とを、自由に構成することができる。言い換えれば、同一構成のプリント配線板を用いて、１ランク構成と、２ランク構成との双方に対応することが可能である。この点は、実施例２等と同様である。
＜実施例９＞
本実施形態の実施例９に係るメモリ装置の回路構成図が図１６Ａ、図１６Ｂ、図１６Ｃ、図１６Ｄに示されている。図１６Ａ〜図１６Ｄに示す例は、４ランク構成であり、データバス幅が３２ビットの例である。また、パリティ／ＥＣＣは、８ビット以下である。また、３２ビット（ｘ３２）構成のＳＤＲＡＭデバイス２００ｂ−１、２００ｂ−２、２００ｂ−３、２００ｂ−４、２００ｂ−５を使用している。
要するに、実施例９は、実施例８に対して、ランク数を２から４に増やした構成である。ただし、パリティ／ＥＣＣは、ビット幅を１６ビット以下から８ビット以下に削減している。この結果、データに対応するＳＤＲＡＭデバイス２００ｂは、２００ｂ−１、２００ｂ−２、２００ｂ−３、２００ｂ−４の４個となり、実施例８に比べて２倍必要であるが、実施例８と同様に、パリティ／ＥＣＣを受け持つＳＤＲＡＭデバイス２００ｂ−５は一個のままである。
要するに４ランク構成とするために、ランクごとに、対応するＳＤＲＡＭデバイス２００ｂは、２００ｂ−１、２００ｂ−２、２００ｂ−３、２００ｂ−４を設けて、それぞれ対応するデータマスク信号、ＤＱＭ０−１４４ａ、ＤＱＭ１−１４４ｂ、ＤＱＭ２−１４４ｃ、ＤＱＭ３−１４４ｄを、対応する各ＳＤＲＡＭデバイス２００ｂ−１、２００ｂ−２、２００ｂ−３、２００ｂ−４に接続したものである。
これによって、いずれかのランクが選択された場合には、その選択されたランクに対応するＳＤＲＡＭデバイス２００ｂのデータが出力（入力）される。
パリティ／ＥＣＣを受け持つＳＤＲＡＭデバイス２００ｂ−５には、４種のデータマスク信号であるＤＱＭ０〜ＤＡＭ３が、４種類の端子ＤＱＭ０〜ＤＱＭ３にそれぞれ印加されている。この結果、いずれかのデータマスク信号がネゲートされることによって、３２ビットのデータ幅のうち、いずれか８ビットデータがパリティ／ＥＣＣとして出力（入力）される。なお、ＳＤＲＡＭデバイス２００ｂは、３２ビット幅のデータ幅を有しており、その３２ビットのデータは、８ビット４つに分けられている。そして、それぞれの８ビットについてのデータマスク信号が印加される端子が、４種類の端子ＤＱＭ０〜ＤＱＭ３である。したがって、いずれかのデータマスク信号がネゲートされれば、それに対応した８ビットのデータが、パリティ／ＥＣＣとして利用されうる。
また、このように、ランクごとに、ＳＤＲＡＭデバイス２００ｂを備えているのでＳＤＲＡＭデバイス２００ｂの個数を調整すれば、任意のランク数のメモリ装置を容易に構成することができる。すなわち、本実施例９では、ＳＤＲＡＭデバイス２００ｂを５個用いて４ランク構成のメモリ装置を構成したが、ＳＤＲＡＭデバイス２００ｂを４個（２００ｂ−１・２・３・５）用いれば３ランク構成のメモリ装置を構成でき、ＳＤＲＡＭデバイス２００ｂを３個（２００ｂ−１・２・５）用いれば２ランク構成のメモリ装置（実施例８と同様）を構成でき、ＳＤＲＡＭデバイス２００ｂを２個（２００ｂ−１・５）用いれば１ランク構成のメモリ装置（実施例８と同様）を容易に構成することができる。また、本実施例９を構成するのに用いたプリント配線板と同一のプリント配線板を用いて、１〜４ランクのメモリ装置を容易に構成することが可能である。
＜実施例１０＞
本実施形態の実施例１０に係るメモリ装置の回路構成図が図１５Ａ、図１５Ｂ、図１５Ｃ、図１７Ａ、図１７Ｂに示されている。本実施例１０に示す例は、２ランク構成であり、データバス幅が６４ビットの例である。また、パリティ／ＥＣＣは、１６ビット以下である。また、３２ビット（ｘ３２）構成のＳＤＲＡＭデバイス２００ａ−１、２００ａ−２、２００ａ−３、２００ｃ−１、２００ｃ−２を使用している。
要するに、本実施例１０は、実施例８に対して、データバス幅を２倍の６４ビットに拡張したものである。そのため、上述したように、図１５Ａ、図１５Ｂ、図１５Ｃの部分の回路構成は、実施例８と同様である。本実施例１０は、その実施例８の構成のデータ部分に関する回路構成である図１７Ａ、図１７Ｂに係る構成を追加して、ビット幅を６４ビット幅にしたメモリ装置である。なお、パリティ／ＥＣＣの構成は実施例８と同様であり、その説明を省略する。したがって、本実施例１０の動作は、実施例８と実質的に同様であり、メモリ装置全体の動作説明を省略する。
このように、本実施例１０においては、ＳＤＲＡＭデバイス２００を５個用いて２ランク構成のメモリ装置を構成しているが、明らかに、ＳＤＲＡＭデバイス２００を３個（２００ａ−１・３と２００ｃ−１）用いれば１ランク構成のメモリ装置を構成することができる。したがって、図１５Ａ、図１５Ｂ、図１５Ｃ、図１７Ａ、図１７Ｂを実現する場合に作成したプリント配線板を用いて、２ランク構成のメモリ装置（ＳＤＲＡＭデバイス２００を５個使用）と、１ランク構成のメモリ装置（ＳＤＲＡＭデバイス２００を３個使用）とを、自由に構成することができる。言い換えれば、同一構成のプリント配線板を用いて、１ランク構成と、２ランク構成との双方に対応することが可能である。
＜実施例１１＞
本実施形態の実施例１１に係るメモリ装置の回路構成図が図１６Ａ、図１６Ｂ、図１６Ｃ、図１６Ｄ、図１６Ｅ、図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄに示されている。本実施例１１に示す例は、４ランク構成であり、データバス幅が６４ビットの例である。
また、パリティ／ＥＣＣは、８ビット以下である。また、データ幅３２ビット（ｘ３２）のＳＤＲＡＭデバイス２００ｂ−１、２００ｂ−２、２００ｂ−３、２００ｂ−４、２００ｂ−５、２００ｄ−１、２００ｄ−２、２００ｄ−３、２００ｄ−４を使用している。
要するに、本実施例１１は、実施例９に対して、データバス幅を２倍の６４ビットに拡張したものである。そのため、上述したように、図１６Ａ〜図１６Ｅの部分の回路構成は、実施例９と同様である。本実施例１１は、その実施例９の構成のデータ部分に関する回路構成である図１８Ａ〜図１８Ｄに係る構成を追加して、ビット幅を６４ビット幅にしたメモリ装置である。なお、パリティ／ＥＣＣの構成は実施例９と同様であり、その説明を省略する。したがって、本実施例１０の動作は、実施例９と実質的に同様であり、メモリ装置全体の動作説明を省略する。
このように、本実施例９においては、ＳＤＲＡＭデバイス２００を９個用いて４ランク構成のメモリ装置を構成しているが、明らかに、ＳＤＲＡＭデバイス２００を７個（２００ｂ−１・２・３・５と２００ｄ−１・２・３）用いれば３ランク構成のメモリ装置を構成することができる。同様に、ＳＤＲＡＭデバイス２００を５個（２００ｂ−１・２・５と２００ｄ−１・２）用いれば２ランク構成のメモリ装置を構成でき、ＳＤＲＡＭデバイス２００を３個（２００ｂ−１・５と２００ｄ−１）用いれば１ランク構成のメモリ装置を容易に構成できる。また、本実施例１１を構成するのに用いたプリント配線板と同一のプリント配線板を用いて、１〜４ランクのメモリ装置を容易に構成することが可能である。
＜効果＞
以上説明したように、本実施例によれば、ＣＳ＃（チップセレクト信号）の代わりに、ＤＱＭ（データマスク信号）を用いて、アクセス対象であるランクを選択している。この結果、データをマスクするか否かのみでデータ出力（入力）を制御しているので、より迅速にデータへアクセスすることができる。その結果、ＣＳ＃を用いる場合に比べて、ランク間の競合を回避するためのウェイトの挿入をより抑制できる場合もあり、性能面での不利益が生じる可能性を減らすことができる。
また、例えば、下記のような構成の場合、パリティ/ＥＣＣ用のＳＤＲＡＭデバイスの個数をランク数よりも小さくすることができ、無駄の発生を抑制することができる。
（ｉ）１６ビット幅のＳＤＲＡＭデバイスを用いて、８ビット以下のパリティ/ＥＣＣを実現する場合。
（ｉｉ）３２ビット幅のＳＤＲＡＭデバイスを用いて、８ビット以下のパリティ/ＥＣＣを実現する場合。
（ｉｉｉ）３２ビット幅のＳＤＲＡＭデバイスを用いて、１６ビット以下のパリティ/ＥＣＣを実現する場合。
（ｉｖ）３ランク以上のマルチランクメモリ装置を構成する場合であって、３２ビット幅のＳＤＲＡＭデバイスを用いて、２４ビット以下のパリティ/ＥＣＣを実現する場合。
また、以上説明した構成のメモリ装置に対してＤＱＭ方式を適用することができるが、当該ＤＱＭ方式は、ＳＤＲＡＭコントローラによって実行されてもよいし、ＳＤＲＡＭコントローラを兼ねるＣＰＵによって実行されてもよい。
＜特許文献との比較・検討＞
（１）上述した特許文献１においては、電子装置の内部バスよりも広いバス幅を有したメモリモジュールを使用することができる技術が開示されている。そのために、データを特定する信号の一部をデコードして、マスク信号を生成しつつ、データ入出力端子に対するデータ入出力をセグメントに対して並列に行う技術が開示されている（請求項１等）。
しかしながら、本実施形態においては、ＳＤＲＡＭデバイスを直接の制御対象としており、メモリ容量を増やすこと、性能を改善すること、等を目的としている。これに対して、特許文献１記載の技術は、メモリモジュールを制御の対象としており、バス幅の狭い機器に、バス幅の広いメモリモジュールを使用することを目的とする点で、本実施形態の技術と大きく異なる。
また、特許文献１においては、パリティやＥＣＣに関する記述は全くない。パリティ／ＥＣＣ付きのメモリモジュールに関して、特許文献１の技術を適用することは困難である。一般的なパリティ／ＥＣＣ付きのメモリモジュールのパリティ／ＥＣＣ用データマスク信号は、１本しかないのが通例である。したがって、特許文献１の技術に基づく限り、セグメントを選択することは困難である。そのため、特許文献１の手法は、パリティ／ＥＣＣが付いていないメモリモジュールにのみ適用することができると考えられる。
これに対して、本実施形態の技術によれば、上述したように、特許文献１が対応できないパリティ／ＥＣＣ付きのメモリモジュールとして具現化することができ、信頼性の高いメモリを実現可能である。
さらに、本実施形態の技術によれば、ＣＳ＃（チップセレクト信号）による従来のマルチランク制御方式に比べてパリティ／ＥＣＣ付きＳＤＲＡＭデバイスの個数を減少させることができるとともに、メモリとしてのアクセス性能の向上を図ることが可能である。
（２）上述した特許文献２に記載の技術は、ＤＱＭ信号（データマスク信号）を、アドレス線を使用してないタイミング（すなわち、ＣＳ＃がネゲートされているタイミング）で、そのアドレス線を使用してデータマスク信号を送ろうとする技術である。その結果、データマスク信号の信号線を減少させることができるとされている。したがって、本実施形態の技術とは、その目的も、採用する技術的原理も、顕著に相違する。
特許文献２のデータマスク信号は、バイトレーンのアクセス制御という一般的な用途で用いられており、本実施形態のようにランクの選択に使用されるものではない。
（３）上述した特許文献３に記載の技術は、「ＣＰＵ＋ＳＤＲＡＭ」の構成を２組ＳＩＰに収容する場合に、ＳＤＲＡＭのインターフェースを一本化するための技術である。本実施形態の技術とは、その目的も、採用する技術的原理も、顕著に相違する。特許文献３のデータマスク信号は、バイトレーンのアクセス制御という一般的な用途で用いられており、本実施形態のようにランクの選択に使用されるものではない。
以上、本発明の実施形態について詳細に説明したが、前述した実施形態は、本発明を実施するにあたっての具体例を示したに過ぎない。本発明の技術的範囲は、前記実施形態に限定されるものではない。本発明は、その趣旨を逸脱しない範囲において種々の変更が可能であり、それらも本発明の技術的範囲に含まれる。
１０ ＣＰＵ
１２ ＳＤＲＡＭデバイス
１４ ＳＤＲＡＭコントローラ
１６ データ線
２０ａ、２０ｂ、２０ｃ、２０ｄ ＳＤＲＡＭデバイス
２２ａ ＤＱＭ０
２２ｂ ＤＱＭ１
１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ、１００ｉ、１００ｊ ＳＤＲＡＭデバイス
１０４ 衝突
１０６ プロセッサーアドレス
１０８ アクティブコマンドアドレス
１１０ リードライトコマンドアドレス
１１２ ランクビット
１１４ａ、ＤＱＭ０
１１４ｂ ＤＱＭ１
１１４ｃ ＤＱＭ２
１１４ｄ ＤＱＭ３
２００ａ、２００ｂ、２００ｃ、２００ｄ ＳＤＲＡＭデバイス

Claims (6)

  1. 複数のＳＤＲＡＭデバイスのデータバスを接続して構成されたマルチランクＳＤＲＡＭの制御方法であって、
    前記複数のＳＤＲＡＭデバイスのそれぞれに対して、アクセス対象であるランクのＳＤＲＡＭデバイスに対するデータマスク信号のみネゲートすることによって、前記ランクへのアクセスを実行する、マルチランクＳＤＲＡＭ制御方法。
  2. 前記マルチランクＳＤＲＡＭは、２の累乗のランク数で構成されており、前記マルチランクＳＤＲＡＭのアドレスの下位ビットでランクの選択を実行する、請求項１記載のマルチランクＳＤＲＡＭ制御方法。
  3. 前記ランクの選択を行う下位ビットの一つ上のアドレスビット群を、前記複数のＳＤＲＡＭデバイスのカラムアドレスとして用いる、請求項２記載のマルチランクＳＤＲＡＭ制御方法。
  4. 前記データマスク信号は、バイトレーン単位でリードまたはライトのデータをマスクする信号である、請求項１から３のいずれか１項に記載のマルチランクＳＤＲＡＭ制御方法。
  5. 前記複数のＳＤＲＡＭデバイスのうちの１個以上のＳＤＲＡＭは、パリティ及び／又はＥＣＣビットのためのＳＤＲＡＭデバイスである、請求項１から４のいずれか１項に記載のマルチランクＳＤＲＡＭ制御方法。
  6. 請求項１〜５のいずれか一項に記載のマルチランクＳＤＲＡＭ制御方法を実行するＳＤＲＡＭコントローラ。
JP2017057033A 2017-03-23 2017-03-23 マルチランクｓｄｒａｍ制御方法及びｓｄｒａｍコントローラ Active JP6370953B1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017057033A JP6370953B1 (ja) 2017-03-23 2017-03-23 マルチランクｓｄｒａｍ制御方法及びｓｄｒａｍコントローラ
CN201810229116.0A CN108628778A (zh) 2017-03-23 2018-03-20 多存储列sdram控制方法以及sdram控制器
DE102018204341.8A DE102018204341B4 (de) 2017-03-23 2018-03-21 Multi-rank-sdram-steuerverfahren und sdram-controller
US15/928,394 US10474393B2 (en) 2017-03-23 2018-03-22 Multi-rank SDRAM control method and SDRAM controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017057033A JP6370953B1 (ja) 2017-03-23 2017-03-23 マルチランクｓｄｒａｍ制御方法及びｓｄｒａｍコントローラ

Publications (2)

Publication Number Publication Date
JP6370953B1 true JP6370953B1 (ja) 2018-08-08
JP2018160104A JP2018160104A (ja) 2018-10-11

Family

ID=63104427

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017057033A Active JP6370953B1 (ja) 2017-03-23 2017-03-23 マルチランクｓｄｒａｍ制御方法及びｓｄｒａｍコントローラ

Country Status (4)

Country Link
US (1) US10474393B2 (ja)
JP (1) JP6370953B1 (ja)
CN (1) CN108628778A (ja)
DE (1) DE102018204341B4 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200201562A1 (en) * 2018-12-20 2020-06-25 Nanya Technology Corporation Memory device, memory system and method of reading from memory device
EP4170659A4 (en) 2021-09-10 2023-08-16 Changxin Memory Technologies, Inc. SIGNAL SHIELD CIRCUIT AND SEMICONDUCTOR MEMORY

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297085A (ja) * 1998-04-10 1999-10-29 Ricoh Co Ltd 半導体記憶装置
JP2008293413A (ja) * 2007-05-28 2008-12-04 Murata Mach Ltd 増設メモリのアクセス方法、電子装置、およびメモリモジュール
JP2009301415A (ja) * 2008-06-16 2009-12-24 Nec Corp メモリモジュール制御方法及びメモリモジュール並びにデータ転送装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3161384B2 (ja) * 1997-09-16 2001-04-25 日本電気株式会社 半導体記憶装置とそのアクセス方法
CN100433189C (zh) * 2004-08-09 2008-11-12 凌阳科技股份有限公司 同步动态随机存取存储器的数据交换电路与方法
WO2007028109A2 (en) * 2005-09-02 2007-03-08 Metaram, Inc. Methods and apparatus of stacking drams
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
US20070260841A1 (en) * 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
JP5087870B2 (ja) 2006-07-12 2012-12-05 富士通セミコンダクター株式会社 半導体メモリ、コントローラおよび半導体メモリの動作方法
JP4996626B2 (ja) * 2006-12-25 2012-08-08 パナソニック株式会社 メモリ制御装置、およびメモリ制御方法
US7840744B2 (en) * 2007-01-30 2010-11-23 International Business Machines Corporation Rank select operation between an XIO interface and a double data rate interface
JP2008276343A (ja) 2007-04-26 2008-11-13 Nec Electronics Corp 情報処理装置
US20120272013A1 (en) * 2011-04-25 2012-10-25 Ming-Shi Liou Data access system with at least multiple configurable chip select signals transmitted to different memory ranks and related data access method thereof
CN102497567B (zh) * 2011-12-06 2013-11-06 合肥工业大学 一种用于固态真三维体积式显示的体素数据重构方法
CN103150272B (zh) * 2013-03-21 2017-05-24 珠海市杰理科技股份有限公司 Sdram的数据存取电路及sdram的数据存取系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297085A (ja) * 1998-04-10 1999-10-29 Ricoh Co Ltd 半導体記憶装置
JP2008293413A (ja) * 2007-05-28 2008-12-04 Murata Mach Ltd 増設メモリのアクセス方法、電子装置、およびメモリモジュール
JP2009301415A (ja) * 2008-06-16 2009-12-24 Nec Corp メモリモジュール制御方法及びメモリモジュール並びにデータ転送装置

Also Published As

Publication number Publication date
US10474393B2 (en) 2019-11-12
DE102018204341A1 (de) 2018-09-27
JP2018160104A (ja) 2018-10-11
CN108628778A (zh) 2018-10-09
DE102018204341B4 (de) 2020-03-19
US20180275924A1 (en) 2018-09-27

Similar Documents

Publication Publication Date Title
US9773531B2 (en) Accessing memory
JP5996781B2 (ja) Ｓｄｒａｍインターフェイスを有するｄｒａｍ、フラッシュメモリ混載メモリモジュール
US7684258B2 (en) Semiconductor memory and controller with time-shared mode for row address, column address and data mask signals inputted via address terminals
US11646092B2 (en) Shared error check and correct logic for multiple data banks
US20120272013A1 (en) Data access system with at least multiple configurable chip select signals transmitted to different memory ranks and related data access method thereof
US7984319B2 (en) Memory bus shared system
US20140325105A1 (en) Memory system components for split channel architecture
JP4199658B2 (ja) 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス
JP2008046989A (ja) メモリ制御装置
JP2013182635A (ja) 半導体装置及びこれを備える情報処理システム並びに半導体装置の制御方法
US7840744B2 (en) Rank select operation between an XIO interface and a double data rate interface
JP6370953B1 (ja) マルチランクｓｄｒａｍ制御方法及びｓｄｒａｍコントローラ
TWI715114B (zh) 記憶體分時控制的方法及相關系統
US9837135B2 (en) Methods for addressing high capacity SDRAM-like memory without increasing pin cost
WO2014155592A1 (ja) Ｓｄｒａｍインターフェイスを有するｄｒａｍ、フラッシュメモリ混載メモリモジュール
JP2013020678A (ja) 半導体記憶装置
US20140293726A1 (en) Memory controller and associated method for generating memory address
JP5040306B2 (ja) 記憶制御装置及び記憶制御方法
JP6487608B2 (ja) 半導体記憶装置
US20130097388A1 (en) Device and data processing system
US20230420039A1 (en) Memory chip and memory system including the same
JP4908565B2 (ja) メモリシステム
JP3563340B2 (ja) メモリコントローラ
JPH0836883A (ja) 半導体記憶装置
JP2010092342A (ja) インターフェース回路

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180607

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180619

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180711

R150 Certificate of patent or registration of utility model

Ref document number: 6370953

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150