JP5040306B2

JP5040306B2 - 記憶制御装置及び記憶制御方法

Info

Publication number: JP5040306B2
Application number: JP2006355253A
Authority: JP
Inventors: 義嗣後藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-12-28
Filing date: 2006-12-28
Publication date: 2012-10-03
Anticipated expiration: 2026-12-28
Also published as: US7865656B2; US20080162832A1; JP2008165546A

Description

本発明は、複数のメモリモジュールで構成され得る記憶装置を制御する記憶制御装置及び記憶制御方法に関する。

近年、コンピュータの主記憶装置用としては、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が主流となっている。このＳＤＲＡＭは、システムバスクロックに同期して動作することで高速化を実現することを特徴とし、ＤＩＭＭ（Dual In-line Memory Module）の形状で使用されることが多い。ＳＤＲＡＭとしては、ダブルデータレート（ＤＤＲ：Double Data Rate）モードという高速なデータ転送機能を持ったＳＤＲＡＭに加え、そのＤＤＲ−ＳＤＲＡＭを更に高速化したＤＤＲ２（Double Data Rate 2）モードというＳＤＲＡＭも製品化されている。

図１は、コンピュータシステムにおけるシステムボードのハードウェア構成を例示する図である。このシステムボードは、中央処理装置（ＣＰＵ：Central Processing Unit）２０、システム制御装置（ＳＣ：System Controller）３０、メモリアクセス制御装置（ＭＡＣ：Memory Access Controller）４０及び主記憶装置（ＭＳＵ：Main Storage Unit）５０で構成される。

ＣＰＵ２０は、コンピュータシステムの中枢を成す部分であり、ＳＣ３０及びＭＡＣ４０を介して、ＭＳＵ５０から読み出された命令を解読し、解読結果に応じた演算を実行することによりデータを処理する。

ＳＣ３０は、ＣＰＵ２０からＭＳＵ５０へのアクセスの順番の制御とデータの制御とを行い、ＭＳＵ５０の異なるアドレスへの同時アクセスを可能とするインタリーブ機構によりＭＳＵ５０のスループットを向上させている。ＳＣ３０は、システム上のアドレス空間を指定するシステムアドレスをＭＡＣアドレスに変換してＭＡＣ４０に引き渡す。

ＭＡＣ４０は、ＭＡＣアドレスをＤＩＭＭアドレスに変換して、ＭＳＵ５０へのメモリアクセスを制御するものである。ＭＡＣ４０は、アドレス信号、制御信号、チップセレクト信号（ＣＳ）等をＭＳＵ５０に送るとともに、ＭＳＵ５０とデータ信号（ＤＱ）、データストローブ信号（ＤＱＳ）等をやり取りする。ＭＡＣ４０は、最大２個（ＭＡＣ０及びＭＡＣ１）搭載される。

ＭＳＵ５０は、ＢＡＮＫ０及びＢＡＮＫ１の最大２バンクで構成される。ＢＡＮＫ０及びＢＡＮＫ１の各々は、基本搭載単位（基本側）としてのＳＤＲＡＭ−ＤＩＭＭと増設単位（増設側）としてのＳＤＲＡＭ−ＤＩＭＭとで構成される。ＭＳＵ５０も、ＭＡＣ４０の個数に応じて最大２個（ＭＳＵ０及びＭＳＵ１）搭載される。

ＭＳＵ５０内のメモリモジュールに対する読み出し及び書き込みの処理は、ＳＣ３０がメモリモジュールの搭載情報に応じてシステムアドレスをＭＡＣアドレスに変換し、ＭＡＣ４０がＭＡＣアドレスをＤＩＭＭアドレスに変換することにより、実行される。

従来、上述のシステム構成においては、素子構成が基本搭載のメモリモジュールの素子構成と同一であるメモリモジュールのみ、システムボード上に増設することが可能とされている。

図２は、メモリ構成情報を保持するレジスタとしてシステム制御装置（ＳＣ）３０内に持たれるＭＡＲ（Memory Assign Register）のビット構成を示す。同図に示されるように、ＭＡＲは、「Physical MSU LIMIT ADD」、「ＭＡＣ」、「ＢＡＮＫ」及び「ＲＡＭ」の各フィールドで構成される。

ここで、「Physical MSU LIMIT ADD」のフィールドは、物理的ＭＳＵ限界アドレスを示す。また、同図に示されるように、「ＭＡＣ」のフィールドは、２ビットからなり、メモリアクセス制御装置（ＭＡＣ）の構成を示す。また、「ＢＡＮＫ」のフィールドは、２ビットからなり、バンクの構成を示す。また、「ＲＡＭ」のフィールドは、２ビットからなり、ＤＩＭＭの容量、メモリ素子の種類及び素子の個数といったメモリモジュールの構成を示す。

システム制御装置（ＳＣ）３０は、ＭＡＲ内の設定値に基づいて、システムアドレスからＭＡＣアドレスへの変換を実施し、対象のメモリアクセス制御装置（ＭＡＣ）４０に対してメモリアクセスを起動する。

メモリモジュールには、同一メモリ容量でＤＤＲ／ＤＤＲ２−ＳＤＲＡＭ素子の実装構成が異なる２種類のモジュール形式が存在する。それらは、スタック形式とノンスタック形式と呼ばれている。スタック形式は、１枚のメモリモジュールにメモリ素子がノンスタック形式の倍の２セット分搭載され、２本のチップセレクト信号（ＣＳ０／１）のモジュールピンにより外部から選択可能なモジュール形式である。ノンスタック形式は、１本のチップセレクト信号（ＣＳ０）のみで制御されるモジュール形式である。

このような２種類のモジュール形式が存在するため、増設単位として異なる形式のメモリモジュールを搭載したい場合、従来のＭＡＲの構成によると、システム制御装置は増設側へのシステムアドレスを制御することができず、異なる形式のモジュールを混在させて搭載することが不可能になるという問題があった。

現在、メモリモジュールの大容量化が進み、顧客の要求で大メモリ容量のシステム構築が必要な場合、一個のメモリ素子の容量が大きくなるノンスタック形式を使用せずに、メモリ素子の容量が半分で済むスタック形式を採用する方が、コスト及び供給の面において有利となっている。

一方、当初はスタック形式が有利な場合であっても、メモリ素子の単価が下がることによりノンスタック形式の方が次第にコスト及び供給の面で逆転的に有利となるため、ハードウェアの商品化の段階でどちらのメモリモジュールでも搭載可能なシステムの構築が必要となっている。

なお、本発明に関連する先行技術文献として、下記特許文献１は、複数の種類の異なるメモリデバイスの搭載するメモリモジュールについて開示している。また、下記特許文献２は、タイプの異なるＳＤＲＡＭであっても任意に選択可能とし且つこれらタイプの異なるＳＤＲＡＭの混在使用を可能とするメモリ制御方法及び装置について開示している。また、下記特許文献３は、異なる種類のメモリモジュールが混用されていても正常に動作するメモリアクセス制御方法について開示している。

特開平１１−０７３３６８号公報特開２００３−０７６６０３号公報特開平１０−０９１５１７号公報

本発明は、上述した問題点に鑑みてなされたものであり、その目的は、既に搭載されているメモリモジュールと素子構成において異なるメモリモジュールが増設される場合においてもメモリアドレスを制御可能な記憶制御装置及び記憶制御方法を提供することにある。

上記目的を達成するために、本発明によれば、複数のメモリモジュールで構成され得る記憶装置を制御する記憶制御装置であって、メモリモジュールの基本搭載単位及び増設単位毎に、メモリ素子の実装形式がノンスタック形式であるかスタック形式であるかの情報を含むメモリモジュール構成情報を記憶する記憶手段と、前記記憶手段に格納されたメモリモジュール構成情報に基づいて、スタック形式のメモリモジュールに対して必要となるチップセレクト信号に対応するビットを含む、前記記憶装置にアクセス可能なアドレスを生成するアドレス変換手段と、を具備する記憶制御装置が提供される。

また、本発明によれば、複数のメモリモジュールで構成され得る記憶装置を制御する記憶制御方法であって、メモリモジュールの基本搭載単位及び増設単位毎に、メモリ素子の実装形式がノンスタック形式であるかスタック形式であるかの情報を含むメモリモジュール構成情報を予め記憶手段に記憶するステップと、前記記憶手段に格納されたメモリモジュール構成情報に基づいて、スタック形式のメモリモジュールに対して必要となるチップセレクト信号に対応するビットを含む、前記記憶装置にアクセス可能なアドレスを生成するアドレス変換ステップと、を具備する記憶制御方法が提供される。

また、本発明によれば、上述した記憶制御装置を含む情報処理装置が提供される。

本発明によれば、メモリモジュールの増設時、保守交換時等において、ハードウェア構成上の制限を受けることなく、異なる種類のメモリモジュールの搭載が可能となる。また、将来的にスタック形式又はノンスタック形式のどちらかが生産終了となった場合でも、他方のメモリモジュ―ルが搭載可能となり、保守性が向上する。

以下、添付図面を参照して本発明の実施形態について説明する。図３は、本発明の一実施形態に係る記憶制御装置を示す図である。同図において、符号３０Ａはシステム制御装置（ＳＣ：System Controller）、符号４０Ａはメモリアクセス制御装置（ＭＡＣ：Memory Access Controller）をそれぞれ示し、これらは図１におけるＳＣ３０及びＭＡＣ４０に対応するものである。

システム制御装置（ＳＣ）３０Ａは、本発明によるＭＡＲ（Memory Assign Register）３２、２個のデコーダ３４、ＣＳビットセレクタ３６及びシステムアドレス／ＭＡＣアドレス変換回路３８を備える。そして、システム制御装置（ＳＣ）３０Ａは、ＳＹＳ＿ＡＤＤ［３５：００］をＭＡＣ＿ＡＤＤ［３１：００］に変換して、メモリアクセス制御装置（ＭＡＣ）４０Ａに送る。

また、メモリアクセス制御装置（ＭＡＣ）４０Ａは、ＭＡＣアドレス／ＤＩＭＭアドレス変換回路４２を備えて、ＭＡＣ＿ＡＤＤ［３１：００］を、Ａ０〜Ａ１４（ロウ又はカラムのアドレス）、ＷＡ０〜ＷＡ２（ウェイアドレス）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトイネーブル）、／ＣＳ（チップセレクト）０、／ＣＳ１等に変換する。また、メモリアクセス制御装置（ＭＡＣ）４０Ａは、主記憶装置との間で、ＤＱ０〜ＤＱ６３（データ）、ＣＢ０〜ＣＢ７（チェックビット）、ＤＱＳ０〜ＤＱＳ１７（データストローブ）等をやり取りする。なお、「／」は、ロウアクティブの信号であることを示している。

図４は、システム制御装置（ＳＣ）３０Ａ内に設けられるＭＡＲ（Memory Assign Register）３２のビット構成を示す。本実施形態におけるＭＡＲ３２は、「Physical MSU LIMIT ADD」、「ＭＡＣ」、「ＢＡＮＫ」、「ＣＳ０ＲＡＭ」及び「ＣＳ１ＲＡＭ」の各フィールドで構成される。ここで、「Physical MSU LIMIT ADD」、「ＭＡＣ」及び「ＢＡＮＫ」の内容は、図２に示される従来のＭＡＲの場合と同一の内容となっている。

一方、メモリモジュールの構成を示すフィールドは、図２に示される従来技術の場合、基本側（ＣＳ０側）及び増設側（ＣＳ１側）に対し共通に、２ビットからなる一つの「ＲＡＭ」フィールドから構成されていたが、図４に示される本実施形態におけるＭＡＲの場合、基本側（ＣＳ０側）及び増設側（ＣＳ１側）の各々に対応して「ＣＳ０ＲＡＭ」及び「ＣＳ１ＲＡＭ」として設けられるとともに、それぞれ４ビットに拡張されている。

すなわち、図４に示されるように、「ＣＳ０ＲＡＭ」のフィールドは、４ビットからなり、基本側（ＣＳ０側）のＤＩＭＭについて、ＤＩＭＭの容量、メモリ素子の種類、素子の個数及び実装の形式を示すものとなっている。また、「ＣＳ１ＲＡＭ」のフィールドは、４ビットからなり、増設側（ＣＳ１側）のＤＩＭＭについて、ＤＩＭＭの容量、メモリ素子の種類、素子の個数及び実装の形式を示すものとなっている。

このように、メモリ構成制御に使用されるＭＡＲに、増設単位としてのメモリモジュールの構成情報ビットが新たに設定されることにより、増設単位としてのメモリモジュールに対するアドレス制御が可能となり、スタック形式とノンスタック形式のメモリモジュールの混在搭載が可能とされている。

従来のＭＡＲでは、１種類のメモリモジュールの種類しか設定できなかったため、増設単位として同一種類のメモリモジュールしか搭載することができなかったが、変更後のＭＡＲでは、基本搭載単位と増設単位とに対し、メモリモジュールの種類を別々に設定可能となるため、それぞれのメモリモジュールに対するアドレス制御が可能となり、スタック又はノンスタックの形式にかかわらず、メモリモジュールの搭載が可能となる。

図５は、システム制御装置（ＳＣ）３０Ａ内に設けられるデコーダ３４の論理のＶｅｒｉｌｏｇ−ＨＤＬ（Hardware Description Language）による記述を示している。デコーダ３４は、図４に示されるＭＡＲ３２から前述のＣＳｎＲＡＭ［３：０］（ｎは０又は１）を入力し、それをデコードして、ＣＳｎ＿ＤＩＭＭ＿ＳＩＺＥ［１，２，４］、ＣＳｎ＿ＤＲＡＭ＿ＳＩＺＥ［０，１，２］及びＣＳｎ＿ＤＲＡＭ＿ＴＹＰＥ［１，３］を出力する。

そして、出力されるＣＳｎ＿ＤＩＭＭ＿ＳＩＺＥ［１］はＤＩＭＭの容量が１ＧＢであることを示すビットであり、ＣＳｎ＿ＤＩＭＭ＿ＳＩＺＥ［２］はＤＩＭＭの容量が２ＧＢであることを示すビットであり、ＣＳｎ＿ＤＩＭＭ＿ＳＩＺＥ［４］はＤＩＭＭの容量が４ＧＢであることを示すビットである。

また、出力されるＣＳｎ＿ＤＲＡＭ＿ＳＩＺＥ［０］はメモリ素子が５１２Ｍｂｉｔ−ＲＡＭであることを示すビットであり、ＣＳｎ＿ＤＲＡＭ＿ＳＩＺＥ［１］はメモリ素子が１Ｇｂｉｔ−ＲＡＭであることを示すビットであり、ＣＳｎ＿ＤＲＡＭ＿ＳＩＺＥ［２］はメモリ素子が２Ｇｂｉｔ−ＲＡＭであることを示すビットである。

また、出力されるＣＳｎ＿ＤＲＡＭ＿ＴＹＰＥ［１］は５１２Ｍｂｉｔ−ＲＡＭ×３６（スタック形式）のＤＩＭＭであることを示すビットであり、ＣＳｎ＿ＤＲＡＭ＿ＴＹＰＥ［３］は１Ｇｂｉｔ−ＲＡＭ×３６（スタック形式）のＤＩＭＭであることを示すビットである。

図６は、システム制御装置（ＳＣ）３０Ａ内に設けられるＣＳビットセレクタ３６の論理のＶｅｒｉｌｏｇ−ＨＤＬによる記述を示している。ＣＳビットセレクタ３６は、システムアドレスの一部ＳＹＳ＿ＡＤＤ［３５：３１］を入力し、ＭＡＲ３２からＭＡＣ［１：０］及びＢＡＮＫ［１：０］を入力し、一方のデコーダ３４からＣＳ０＿ＤＩＭＭ＿ＳＩＺＥ［１，２，４］、ＣＳ０＿ＤＲＡＭ＿ＳＩＺＥ［０，１，２］及びＣＳ０＿ＤＲＡＭ＿ＴＹＰＥ［１，３］を入力し、他方のデコーダ３４からＣＳ１＿ＤＩＭＭ＿ＳＩＺＥ［１，２，４］、ＣＳ１＿ＤＲＡＭ＿ＳＩＺＥ［０，１，２］及びＣＳ１＿ＤＲＡＭ＿ＴＹＰＥ［１，３］を入力する。そして、ＣＳビットセレクタ３６は、ＣＳ変換ビットＣＳ＿ＳＥＬ、並びにＤＩＭＭ制御信号ＤＩＭＭ＿ＳＩＺＥ［１，２，４］、ＤＲＡＭ＿ＳＩＺＥ［０：２］及びＤＲＡＭ＿ＴＹＰＥ［１，３］を出力する。

図６におけるＢＮＫＮＯは、１ＢＡＮＫ構成又は２ＢＡＮＫ構成のいずれであるかを示す信号である。また、ＭＡＣＮＯは、１ＭＡＣ構成又は２ＭＡＣ構成のいずれであるかを示す信号である。ＭＡＣＢＡＮＫ［１１，１２，２１，２２］の各ビットは、それぞれ、１ＭＡＣ−１ＢＡＮＫ構成、１ＭＡＣ−２ＢＡＮＫ構成、２ＭＡＣ−１ＢＡＮＫ構成、２ＭＡＣ−２ＢＡＮＫ構成、であることを示す信号となっている。

ＣＳＡＤＤＳＥＬ［３１：３５］は、システムアドレスビットＳＹＳ＿ＡＤＤ［３５：３１］のうち、アクセス対象が基本側（ＣＳ０側）か増設側（ＣＳ１側）かを判定するための基準となるビット位置を示している。さらに、出力されるＣＳ＿ＳＥＬは、アクセス対象が基本側（ＣＳ０側）の場合に０、増設側（ＣＳ１側）の場合に１となる信号である。また、出力されるＤＩＭＭ＿ＳＩＺＥ［１，２，４］、ＤＲＡＭ＿ＳＩＺＥ［０：２］及びＤＲＡＭ＿ＴＹＰＥ［１，３］は、基本側（ＣＳ０側）又は増設側（ＣＳ１側）のうち、アクセス対象となる側のＤＩＭＭ容量、メモリ素子種類等を示している。

図７は、システム制御装置（ＳＣ）３０Ａ内に設けられるシステムアドレス／ＭＡＣアドレス変換回路３８の論理のＶｅｒｉｌｏｇ−ＨＤＬによる記述を示している。システムアドレス／ＭＡＣアドレス変換回路３８は、ＭＡＲ３２からのＭＡＣ［１：０］及びＢＡＮＫ［１：０］と、ＣＳビットセレクタ３６からのＣＳ＿ＳＥＬ、ＤＩＭＭ＿ＳＩＺＥ［１，２，４］、ＤＲＡＭ＿ＳＩＺＥ［０：２］及びＤＲＡＭ＿ＴＹＰＥ［１，３］と、に基づいて、システムアドレスＳＹＳ＿ＡＤＤ［３５：００］をＭＡＣアドレスＭＡＣ＿ＡＤＤ［３１：００］に変換する。

図８は、図７に示される論理によりＳＹＳ＿ＡＤＤ［３５：００］内の各ビットがＭＡＣ＿ＡＤＤ［３１：００］内の各ビットにどのように変換されるかを示している。図中の数字がＭＡＣ＿ＡＤＤのビットを表している。図８に示されるように、ＳＹＳ＿ＡＤＤ［０３：００］の４ビットは廃棄される。「ＭＡＣ」及び「ＢＫ」は、インタリーブ制御におけるアドレスビットを示す。すなわち、「ＢＫ」は、２ＢＡＮＫ構成の場合におけるＢＡＮＫアドレスであり、ＭＡＣ＿ＡＤＤ［３１］として送出される。また、「ＭＡＣ」は、２ＭＡＣ構成の場合におけるＭＡＣ選択アドレスを示す。

図９は、メモリアクセス制御装置（ＭＡＣ）４０Ａ内に設けられるＭＡＣアドレス／ＤＩＭＭアドレス変換回路４２における変換処理を説明するための図である。同図に示されるように、ＭＡＣ＿ＡＤＤ［３１］は、ＢＡＮＫ選択信号に変換される。ＭＡＣ＿ＡＤＤ［３０］は、スタック品の場合に必要となるチップセレクト信号に変換される。ＭＡＣ＿ＡＤＤ［２９］は、アクセス対象を基本側又は増設側に切り替える信号に変換される。

また、ＭＡＣ＿ＡＤＤ［２８：２６］は、ＤＤＲ／ＤＤＲ２−ＳＤＲＡＭ内のウェイアドレス（Way Address）ＷＡ［２：０］に変換される。なお、ＷＡ［２］は、１ＧビットＤＤＲ２−ＳＤＲＡＭ以上のメモリモジュールにおいて有効になる。ＭＡＣ＿ＡＤＤ［２５：１１］は、ロウアドレス（Row Address）ＲＡ［１４：００］に変換され、ＭＡＣ＿ＡＤＤ［１０：００］は、カラムアドレス（Column Address）ＣＡ［１１，９：０］に変換される。なお、本実施形態においては、ＣＡ［１０］は固定値となっている。

図１０は、ＤＩＭＭのメモリ素子の種類毎に、ＭＡＣアドレスＭＡＣ＿ＡＤＤ［３０：００］とメモリ素子のアドレス入力との対応を示す図である。図１０に示されるように、ＭＡＣ＿ＡＤＤ［３０：００］は、５１２Ｍｂｉｔ−ＲＡＭ、１Ｇｂｉｔ−ＲＡＭ及び２Ｇｂｉｔ−ＲＡＭのいずれにもアクセス可能なアドレスとなっている。

このように、基本側と増設側とのメモリモジュールの種別を設定することで、異なるアドレス空間を持つメモリモジュールが混在して使用される場合でも、システムアドレスに対応するメモリモジュールへのアドレス生成が可能となる。

そして、メモリモジュール内に搭載されるＥＥＰＲＯＭにＪＥＤＥＣ（Joint Electron Device Engineering Council）による標準化フォーマットで書かれたモジュール構成情報を、ハードウェアが読み出してＭＡＲのＤＩＭＭ情報に自動で設定することにより、増設・交換時にメモリモジュールの実装構成を意識せずに交換することが可能となる。

以上、本発明を特にその好ましい実施の形態を参照して詳細に説明した。本発明の容易な理解のため、本発明の具体的な形態を以下に付記する。

（付記１）複数のメモリモジュールで構成され得る記憶装置を制御する記憶制御装置であって、
メモリモジュールの基本搭載単位及び増設単位毎にメモリモジュール構成情報を記憶するレジスタと、
前記レジスタに格納されたメモリモジュール構成情報に基づいて、前記基本搭載単位のメモリモジュールのメモリアドレス空間と前記増設単位のメモリモジュールのメモリアドレス空間とが異なる場合にも、前記記憶装置にアクセス可能なアドレスを生成するアドレス変換手段と、
を具備する記憶制御装置。

（付記２）前記メモリモジュール構成情報は、メモリ素子の実装形式がノンスタック形式であるかスタック形式であるかの情報を含む、付記１に記載の記憶制御装置。

（付記３）前記アドレス変換手段によって生成されるアドレスは、ノンスタック形式のメモリモジュールに対しては必要でないがスタック形式のメモリモジュールに対しては必要となるチップセレクト信号に対応するビットを含む、付記２に記載の記憶制御装置。

（付記４）付記１に記載の記憶制御装置を含む情報処理装置。

（付記５）複数のメモリモジュールで構成され得る記憶装置を制御する記憶制御方法であって、
メモリモジュールの基本搭載単位及び増設単位毎にメモリモジュール構成情報を予めレジスタに記憶するステップと、
前記レジスタに格納されたメモリモジュール構成情報に基づいて、前記基本搭載単位のメモリモジュールのメモリアドレス空間と前記増設単位のメモリモジュールのメモリアドレス空間とが異なる場合にも、前記記憶装置にアクセス可能なアドレスを生成するアドレス変換ステップと、
を具備する記憶制御方法。

（付記６）前記メモリモジュール構成情報は、メモリ素子の実装形式がノンスタック形式であるかスタック形式であるかの情報を含む、付記５に記載の記憶制御方法。

（付記７）前記アドレス変換ステップによって生成されるアドレスは、ノンスタック形式のメモリモジュールに対しては必要でないがスタック形式のメモリモジュールに対しては必要となるチップセレクト信号に対応するビットを含む、付記６に記載の記憶制御方法。

コンピュータシステムにおけるシステムボードのハードウェア構成を例示する図である。メモリ構成情報を保持するレジスタとしてシステム制御装置（ＳＣ）内に持たれる従来のＭＡＲ（Memory Assign Register）のビット構成を示す図である。本発明の一実施形態に係る記憶制御装置を示す図である。本発明によりシステム制御装置内に設けられるＭＡＲのビット構成を示す図である。本発明によりシステム制御装置内に設けられるデコーダの論理のＶｅｒｉｌｏｇ−ＨＤＬによる記述を示す図である。本発明によりシステム制御装置内に設けられるＣＳビットセレクタの論理のＶｅｒｉｌｏｇ−ＨＤＬによる記述を示す図である。本発明によりシステム制御装置内に設けられるシステムアドレス／ＭＡＣアドレス変換回路の論理のＶｅｒｉｌｏｇ−ＨＤＬによる記述を示す図である。図７に示される論理によりシステムアドレス内の各ビットがＭＡＣアドレス内の各ビットにどのように変換されるかを示す図である。メモリアクセス制御装置（ＭＡＣ）内に設けられるＭＡＣアドレス／ＤＩＭＭアドレス変換回路における変換処理を説明するための図である。ＤＩＭＭのメモリ素子の種類毎にＭＡＣアドレスとメモリ素子のアドレス入力との対応を示す図である。

符号の説明

２０中央処理装置（ＣＰＵ：Central Processing Unit）
３０、３０Ａシステム制御装置（ＳＣ：System Controller）
３２ＭＡＲ（Memory Assign Register）
３４デコーダ
３６ＣＳビットセレクタ
３８システムアドレス／ＭＡＣアドレス変換回路
４０、４０Ａメモリアクセス制御装置（ＭＡＣ：Memory Access Controller）
４２ＭＡＣアドレス／ＤＩＭＭアドレス変換回路
５０主記憶装置（ＭＳＵ：Main Storage Unit）

Claims

複数のメモリモジュールで構成され得る記憶装置を制御する記憶制御装置であって、
メモリモジュールの基本搭載単位及び増設単位毎に、メモリ素子の実装形式がノンスタック形式であるかスタック形式であるかの情報を含むメモリモジュール構成情報を記憶する記憶手段と、
前記記憶手段に格納されたメモリモジュール構成情報に基づいて、スタック形式のメモリモジュールに対して必要となるチップセレクト信号に対応するビットを含む、前記記憶装置にアクセス可能なアドレスを生成するアドレス変換手段と、
を具備する記憶制御装置。
請求項１に記載の記憶制御装置を含む情報処理装置。
複数のメモリモジュールで構成され得る記憶装置を制御する記憶制御方法であって、
メモリモジュールの基本搭載単位及び増設単位毎に、メモリ素子の実装形式がノンスタック形式であるかスタック形式であるかの情報を含むメモリモジュール構成情報を予め記憶手段に記憶するステップと、
前記記憶手段に格納されたメモリモジュール構成情報に基づいて、スタック形式のメモリモジュールに対して必要となるチップセレクト信号に対応するビットを含む、前記記憶装置にアクセス可能なアドレスを生成するアドレス変換ステップと、
を具備する記憶制御方法。