KR100252254B1 - 이기종 메모리 모듈의 혼용이 가능한 컴퓨터 시스템 - Google Patents

이기종 메모리 모듈의 혼용이 가능한 컴퓨터 시스템 Download PDF

Info

Publication number
KR100252254B1
KR100252254B1 KR1019960024027A KR19960024027A KR100252254B1 KR 100252254 B1 KR100252254 B1 KR 100252254B1 KR 1019960024027 A KR1019960024027 A KR 1019960024027A KR 19960024027 A KR19960024027 A KR 19960024027A KR 100252254 B1 KR100252254 B1 KR 100252254B1
Authority
KR
South Korea
Prior art keywords
data
block
memory
main memory
bank
Prior art date
Application number
KR1019960024027A
Other languages
English (en)
Other versions
KR980004085A (ko
Inventor
이준
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960024027A priority Critical patent/KR100252254B1/ko
Priority to JP9168649A priority patent/JPH1091517A/ja
Publication of KR980004085A publication Critical patent/KR980004085A/ko
Application granted granted Critical
Publication of KR100252254B1 publication Critical patent/KR100252254B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

본 발명은 서로 다른 기종의 메모리모듈의 혼용이 가능한 컴퓨터 시스템에 관한 것으로서, 메인 메모리의 각 뱅크별로 서로 다른 기종을 갖는 메인 메모리로부터 데이타를 억세스하는 경우, 시스템의 리세트 또는 초기화시에 뱅크의 메모리가 서로 다른 기종으로 혼용되어 사용되었는가를 감지하여 데이타를 논인터리빙방식으로 억세스하여 줌으로써 시스템의 치명적인 오류를 방지할 수 있으며, 메모리의 확장이 용이한 컴퓨터 시스템 및 그의 데이타 억세스방법에 관한 것이다.
본 발명의 컴퓨터 시스템은 다수의 뱅크로 분할되어 있고, 각 뱅크는 각종의 메모리 모듈로 구성되며, 각 뱅크를 구성하는 메모리 모듈의 기종을 판별하기 위한 PDP를 구비하는 메인 메모리블럭과, 상기 메인 메모리블럭의 각 뱅크로부터의 데이타를 콘트롤블럭의 제어신호에 따라서 인터페이싱하기 위한 다수의 메모리 인터페이스부를 구비한 메모리 인터페이스블럭과, 상기 메인 메모리블럭의 각 뱅크의 PDP데이타를 입력하고, 입력된 PDP데이타로부터 서로 동일한 메모리모듈로 각 뱅크가 구성되었는가를 판별하며, 판별결과 동일한 기종으로 구성된 경우에는 인터리빙방식으로 메인 메모리블럭의 각 뱅크로부터 동시에 데이타를 억세스하기 위한 제어신호를 출력하고 서로 다른 기종으로 구성된 경우에는 논인터리빙방식으로 메인 메모리블럭의 각 뱅크별로 데이타를 억세스하기 위한 제어신호를 메모리인터페이스블럭, 메인 메모리블럭 및 데이타패스 인에이블부로 각각 출력하는 콘트롤블럭과, 메모리 인터페이스블럭의 각 메모리 인터페이스부와 메인 메모리블럭의 각 뱅크간의 다수의 데이타패스를 인에이블시켜 주기 위한 다수의 인에이블수단을 구비하여, 데이타 억세스방식에 따라 다수의 데이타패스를 인에이블시켜주는 데이타패스 인에이블부를 포함한다.

Description

이기종 메모리 모듈의 혼용이 가능한 컴퓨터 시스템(computer system using mixed memory modules)
제 1 도는 종래의 컴퓨터 시스템의 블럭도.
제 2a 도와 제 2b 도는 제 1 도에 도시된 컴퓨터 시스템에 있어서, 데이타 억세스방법을 설명하기 위한 도면.
제 3 도는 본 발명의 실시예에 따른 이기종 메모리모듈의 혼용이 가능한 컴퓨터 시스템의 블럭도.
제 4 도는 2웨이 방식을 적용한 본 발명의 이기종 메모리모듈의 혼용이 가능한 컴퓨터 시스템의 회로도.
제 5 도는 4웨이 방식을 적용한 본 발명의 이기종 메모리모듈의 혼용이 가능한 컴퓨터 시스템의 회로도.
제 6 도는 본 발명의 컴퓨터 시스템에 있어서, 이기종 메모리 모듈로부터의 데이타를 억세스하는 방법을 설명하기 위한 흐름도.
* 도면의 주요부분에 대한 부호의 설명
210 : 메인 메모리블럭 220 : 메모리 인터페이스블럭
230 : 콘트롤 블럭 240 : 데이타패스 인에이블수단
211-212, 211'-214' : 메모리 뱅크
221-222, 221'-224' : 메모리 인터페이스부
241-242, 241'-244' : 인에이블수단
[산업상 이용분야]
본 발명은 서로 다른 기종의 메모리 모듈의 혼용이 가능한 컴퓨터 시스템에 관한 것으로서, 특히 시스템의 리세트 또는 초기화시에 메모리 뱅크의 메모리 모듈이 서로 다른 기종으로 혼용되어 사용되었는가를 감지하여 데이타를 논인터리빙방식 또는 인터리빙방식으로 억세스하여 줌으로써 서로 다른 기종의 메모리모듈의 사용시 시스템의 치명적인 오류를 방지할 수 있으며, 이에 따라 메모리의 확장이 용이한 컴퓨터 시스템에 관한 것이다.
[종래 기술 및 그의 문제점]
컴퓨터 기술의 발전이 급속히 이루어지면서 컴퓨터의 핵심인 CPU 도 놀라운 속도로 발전되어 왔으며, 고용량의 컴퓨터 시스템을 위한 새로운 기술이 나날이 개발되고 있는 실정이다. 이와같이 CPU의 급속한 발전에 따라 메인 메모리도 고용량, 고집적화 되고 있으나, CPU와 관련된 버스의 전송폭(band width)은 I/O 핀의 제약에 따라 8 비트, 16 비트, 32 비트, 64 비트로 바뀌고 있다. 하지만, 메인 메모리의 억세스시, 보다 효율적으로 메모리의 대기시간(latency time)을 이용하기 위하여 데이타 폭(data width)을 128 비트, 256 비트로 확장시킬 것이 요구되고 있다.
현재 컴퓨터 시스템의 CPU는 데이타 폭을 64 비트로 운용하며, 시스템의 수행능력(performance)을 높이기 위하여 메인 메모리를 64 비트 이상으로, 즉 128 비트 또는 256 비트로 억세스하여 메모리의 처리능력(throughput)을 증가시켜야만 메인 메모리 억세스에 대한 병목현상(bottle neck)을 줄일 수 있다.
따라서, 메모리 콘트롤러는 64 비트의 호스트 버스에 대하여 인터리빙 방식을 도입하여 논-인터리빙(non-interleaving) 또는 2웨이-인터리빙(2way interleaving), 4웨이-인터리빙(4way interleaving)방식 등으로 메인 메모리로부터 데이타를 억세스하였다.
제 1 도는 종래의 컴퓨터 시스템의 블럭도를 도시한 것이다.
제 1 도를 참조하면, 종래의 컴퓨터 시스템(100)은 다수의 뱅크로 분할되어 있는 메인 메모리블럭(110)과, 상기 메인 메모리블럭(110)으로부터 억세스된 데이타를 전송하기 위한 메모리 인터페이스블럭(120)과, 상기 메인 메모리블럭(110)과 메모리 인터페이스블럭(120)을 콘트롤 신호(CS)에 따라 콘트롤하여 메모리 인터페이스블럭(120)을 통해 메인 메모리블럭(110)으로부터 데이타를 억세스하는 콘트롤블럭(130)으로 이루어졌다.
제 2a 도는 논-인터리빙방식을 채용한 종래의 컴퓨터 시스템의 회로도이고, 제 2b 도는 2웨이방식을 채용한 종래의 컴퓨터 시스템의 회로도를 도시한 것이다.
컴퓨터 시스템(100)의 데이타 전송방식을 살펴보면, 인터리빙(interleaving) 방식과 논-인터리빙(non-interleaving) 방식이 있으며, 인터리빙 방식에는 2웨이 인터리빙(2 way interleaving) 방식과 4웨이 인터리빙(4 way interleaving) 방식 등이 있다.
논 인터리빙방식은 콘트롤 블럭(130)에 의해 메모리 인터페이스블럭(120)를 통해 64비트의 데이타 폭으로 메인 메모리블럭(100)으로부터 데이타를 억세스하는 경우, 제 2a 도에 도시된 바와같이, 메인 메모리블럭(110)의 각 뱅크(111, 112)별로 64비트의 데이타를 순차적으로 억세스하는 방식이다. 2웨이 인터리빙방식을 채용하는 경우, 제 2b 도에 도시된 바와같이, 종래의 컴퓨터 시스템(100)은 메인 메모리블럭(110)이 2개의 뱅크(111, 112)로 구분되고, 메인 메모리블럭(110)의 각 뱅크에 대응하여 메모리 인터페이스 블럭(120)도 2개의 메모리 인터페이스(121, 122)를 구분되어, 콘트롤 블럭(130)이 메모리 인터페이스블럭(120)의 각 메모리 인터페이스부(121, 122)를 통해 각 메인 메모리블럭(110)의 각 뱅크(111, 112)로부터 32비트 데이타를 동시에 억세스하는 방식이다.
상기 메인 메모리블럭(110)의 각 뱅크(111, 112)는 메모리 모듈로 구성되며, 메모리 모듈은 각종의 SIMM(Single In Line Memory Module) 또는 DIMM(Dual In line Memory Module)으로 구성된다.
그리고, 4웨이 인터리빙방식의 데이타 억세스방법은 2웨이 인터리빙방식의 데이타 억세스방법과 동일하다. 다만, 메인 메모리블럭(110)의 뱅크와 메모리 인터페이스블럭(120)의 메모리 인터페이스부가 2웨이방식의 경우에는 각각 2개씩 구비됨에 반하여, 4웨이방식의 경우는 각각 4개씩 구비되어진다.
그러나, 종래의 컴퓨터 시스템은 메인 메모리블럭(110)이 각 뱅크가 메모리 크기가 서로 다른 기종의 메모리 모듈로 구성되어 있는 경우, 예를 들면 제 2뱅크와 나머지 제 2 내지 제 4 뱅크의 기종이 서로 다른 경우에 4웨이 인터리빙방식을 채용하게 되면, 제 1 뱅크는 논-인터리빙방식으로 데이타의 억세스가 가능하지만, 제 2 내지 제 4 뱅크는 논-인터리빙방식으로는 데이타의 억세스가 불가능하기 때문에 인터리빙방식으로만 데이타의 억세스가 가능하게 되는 문제점이 있었다.
상기와 같은 문제점은 사용자가 일반 컴퓨터의 사용시처럼 메모리를 확장하거나 또는 메모리 모듈이 장착되는 메모리 슬롯의 위치를 변경할 경우, 치명적인 시스템의 오류를 발생하게 된다. 따라서, 이러한 치명적인 시스템의 오류를 방지하기 위해서는 메인 메모리의 확장시 메인 메모리의 각 뱅크별로 같은 크기, 같은 용량의 동일한 기종의 SIMM 또는 DIMM을 사용하여 확장시켜야만 하는 불편함이 있었다.
[발명의 목적]
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로서, 각 뱅크가 서로 다른 기종의 메모리모듈로 구성된 메인 메모리블럭으로 부터 데이타를 억세스하는 경우 시스템의 리세트 또는 초기화시에 뱅크의 메모리가 서로 다른 기종으로 구성되었는가를 감지하여 데이타를 논인터리빙방식 또는 인터리빙방식으로 억세스하여 시스템의 치명적인 오류를 방지할 수 있는 컴퓨터 시스템을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 서로 다른 기종의 메모리 모듈의 혼용시 논인터리빙방식으로 데이타를 억세스함으로써, 각 뱅크에 서로 다른 기종의 메모리를 장착하여도 시스템에 전혀 영향을 미치지 않고 정상적으로 메모리의 억세스가 가능하므로, 메모리의 확장이 용이한 컴퓨터 시스템을 제공하는데 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 특징에 의하면, 다수의 뱅크로 분할되어 있고, 각 뱅크는 각종의 메모리 모듈로 구성되며, 각 뱅크를 구성하는 메모리 모듈의 기종을 판별하기 위한 PDP를 구비하는 메인 메모리블럭과, 상기 메인 메모리블럭의 각 뱅크로부터의 데이타를 콘트롤블럭의 제어신호에 따라서 인터페이싱하기 위한 다수의 메모리 인터페이스부를 구비한 메모리 인터페이스블럭과, 상기 메인 메모리블럭의 각 뱅크의 PDP 데이타를 입력하고, 입력된 PDP 데이타로부터 서로 동일한 메모리모듈로 각 뱅크가 구성되었는가를 판별하며, 판별결과 동일한 기종으로 구성된 경우에는 인터리빙방식으로 메인 메모리블럭의 각 뱅크로부터 동시에 데이타를 억세스하기 위한 제어신호를 출력하고 서로 다른 기종으로 구성된 경우에는 논인터리빙방식으로 메인 메모리블럭의 각 뱅크별로 데이타를 억세스하기 위한 제어신호를 메모리 인터페이스블럭, 메인 메모리블럭 및 데이타패스 인에이블부로 각각 출력하는 콘트롤블럭과, 메모리 인터페이스블럭의 각 메모리 인터페이스부와 메인 메모리블럭의 각 뱅크간의 다수의 데이타패스를 인에이블시켜 주기 위한 다수의 인에이블수단을 구비하여, 데이타 억세스방식에 따라 다수의 데이타패스중 해당 데이타패스를 인에이블시켜주는 데이타패스 인에이블부를 포함하는 이기종 메모리 모듈의 혼용이 가능한 컴퓨터 시스템을 제공하는 것을 특징으로 한다.
또한, 본 발명의 다른 특징에 의하면, 다수의 뱅크를 구비한 메인 메모리블럭과, 다수의 인터페이스부를 구비한 메모리 인터페이스블럭과, 상기 메인 메모리블럭과 메모리 인터페이스블럭간의 데이타패스를 인에이블시켜 주기 위한 데이타패스 인에이블부와, 상기 메인 메모리블럭, 메모리 인터페이스블럭, 데이타패스 인터페이스블럭을 콘트롤하기 위한 콘트롤블럭을 구비한 컴퓨터 시스템에 있어서, 시스템의 리세트 또는 초기화하는 스탬과, 메인 메모리블럭이 메인 메모리블럭의 각 뱅크의 기종이 동일한가의 여부를 판별하기 위하여 PDP 데이타를 입력하는 스템과, PDP 데이타를 비교하여 각 뱅크가 동일한 메모리 모듈로 구성되었는가의 여부를 판별하는 스템과, 각 뱅크의 PDP 데이타를 비교한 결과 PDP의 데이타가 모두 동일하면, 인터리빙 모드로 세트되고, 모든 데이타패스를 인에이블시켜주는 스템과, 메인 메모리 블럭내의 모든 뱅크로부터 동시에 메모리 인터페이스블럭의 각 메모리 인터페이스부를 통해 데이타를 억세스하는 스텝과, 각 뱅크의 PDP 데이타를 비교한 결과 PDP의 데이타가 서로 상이한 경우에는 논 인터리빙 모드로 세트되고, 다수의 데이타패스중 하나를 제외하고 다른 데이타패스를 디스에이블시키는 스텝과, 메인 메모리블럭의 각 뱅크별로 메모리 인터페이스블럭의 하나의 메모리 인터페이스부만을 통해 데이타를 억세스하는 스텝과, 논인터리빙방식 또는 인터리빙방식으로 데이타를 억세스한 후 데이타의 억세스동작은 종료하는 스텝을 포함하는 컴퓨터 시스템의 데이타 억세스 방법을 제공하는 것을 특징으로 한다.
[작용]
본 발명의 컴퓨터 시스템은 각 뱅크의 PDP(Present Detect Pin)으로부터 각 뱅크의 메모리 모듈의 기종을 감지하여 서로 다른 기종인 경우는 논인터리빙방식으로 메인 메모리로부터 데이타를 억세스하고, 동일한 기종인 경우에는 2웨이 인터리빙 또는 4웨이 인터리빙방식으로 메인 메모리블럭으로부터 데이타를 억세스함으로써, 서로 다른 기종의 메모리 모듈의 혼용이 가능하다.
[실시예]
본 발명의 신규한 컴퓨터 시스템은 제 4 도에 도시한 바와 같이 데이타패스 인에이블수단(240)을 구비하여, 메인 메모리블럭(210)의 메모리 모듈의 기종에 따라 콘트롤 블럭(230)으로부터 데이타의 전송방식을 결정하여 데이타패스를 인에이블시켜 줌으로써, 서로 다른 메모리 모듈이 혼용되는 경우 논인터리빙방식으로 데이타를 억세스하고, 동일한 메모리모듈이 사용되는 경우에는 인터리빙방식으로 데이타를 억세스하여, 서로 다른 기종의 메모리가 혼용되는 경우의 시스템의 오동작을 방지하게 된다.
이하 본 발명의 실시예에 첨부된 도면에 의거하여 상세히 설명한다.
제 3 도는 본 발명의 실시예에 따른 컴퓨터 시스템의 블럭도를 도시한 것이고, 제 4 도는 2웨이방식을 채용한 경우의 컴퓨터 시스템의 구성도를 도시한 것이다.
제 3 도와 제 4 도를 참조하면, 본 발명의 실시예에 따른 컴퓨터 시스템은 메인 메모리 블럭(210)과, 메모리 인터페이스블럭(220)과, 콘트롤 블럭(230) 및 데이타패스 인에이블부(240)를 포함한다. 메인 메모리블럭(210)은 다수의 뱅크(211, 212)로 분할되어 있고, 각 뱅크(211, 212)는 각종의 메모리 모듈로 구성되며, 각 메모리 모듈에는 각 뱅크를 구성하는 메모리 모듈의 기종을 판별하기 위한 PDP를 구비한다.
콘트롤 블럭(230)은 상기 메인 메모리블럭(210)의 각 뱅크(211, 212)의 PDP 데이타를 입력하고, 입력된 PDP 데이타로부터 서로 동일한 메모리 모듈로 각 뱅크가 구성되었는가를 판별하며, 판별결과 동일한 기종으로 구성된 경우에는 인터리빙방식으로 메인 메모리블럭(210)으로부터 데이타를 억세스하기 위한 제어신호(CS)를 출력하고 서로 다른 기종으로 구성된 경우에는 논인터리빙방식으로 메인 메모리블럭(210)으로부터 데이타를 억세스하기 위한 제어신호(CS)를 메모리 인터페이스블럭(220), 메인 메모리블럭(230) 및 데이타패스 인에이블부(240)로 각각 출력한다.
데이타패스 인에이블부(240)는 메모리 인터페이스블럭(220)의 제 1 및 제 2 인터페이스부(221, 222)와 메인 메모리블럭(210)의 제 1 및 제 2 뱅크(211, 212)간의 제 1 및 제 2 데이타 패스(PATH1, PATH2)를 각각 인에이블시켜주기 위한 제 1 인에이블수단(241) 및 제 2 인에이블수단(242)으로 구성된다. 제 1 및 제 2 인에이블수단(241, 242)은 각각 버퍼로 구성된다.
데이타패스 인에이블부(240)는 메인 메모리(210)의 각 뱅크(211, 212)의 메모리 모듈이 동일 기종으로 구성되어 있는 경우에는, 인터리빙방식으로 데이타를 억세스하기 위하여 콘트롤 블럭(230)으로부터의 제어신호(CS)에 의해 메모리 인터페이스블럭(220)의 제 1 및 제 2 인터페이스부(221, 222)와 메인 메모리블럭(210)의 제 1 및 제 2 뱅크(211, 212)간의 데이타 패스(PATH1, PATH2)를 인에이블시켜 준다. 따라서, 제 1 인에이블수단(241)을 인에이블시켜주고, 제 2 인에이블수단(242)을 디스에이블시켜 준다.
그러나, 메인 메모리블럭(220)의 각 뱅크의 메모리모듈이 서로 다른 기종으로 구성되어 있는 경우에는 논 인터리빙방식으로 데이타를 억세스하기 위하여 제 1 데이타 패스(PATH1)는 인에이블시켜주고 제 2 데이타 패스(PATH 2)는 디스에이블시켜 준다. 따라서, 콘트롤 블럭(230)으로부터 제어신호(CS)에 의해 메인 메모리블럭(210)의 제 1 뱅크(211)와 메모리 인터페이스블럭(220)의 제 1 메모리 인터페이스부(221)간의 제 1 데이타패스(PATH1)를 인에이블시켜 주기 위한 제 1 인에이블수단(241)을 인에이블시켜줌과 동시에 메인 메모리블럭(210)의 제 2 뱅크(212)와 메모리 인터페이스블럭(220)의 제 2 메모리 인터페이스부(222)간의 제 2 데이타 패스(PATH2)를 디스에이블시켜 주기 위한 제 2 인에이블수단(242)를 인에이블시켜 준다.
메모리 인터페이스블럭(220)은 메인 메모리블럭(210)의 제 1 뱅크(211)로부터의 데이타를 인터페이싱하기 위한 제 1 메모리 인터페이스부(221)와, 제 2 뱅크(212)로부터의 데이타를 인터페이싱하기 위한 제 2 메모리 인터페이스부(222)로 구성된다. 콘트롤 블럭(230)으로부터 제어신호(CS)를 입력하여 인터리빙방식으로 데이타를 전송하는 경우에는 인에이블된 제 1 데이타패스(PATH1) 및 제 2 데이타패스(PATH2)를 통해 메인 메모리블럭(210)의 각 뱅크(211, 212)로부터 동시에 데이타를 제 1 메모리 인터페이스부(221)와 제 2 메모리 인터페이스부(222)를 통해 인터페이스하고, 논인터리빙방식으로 데이타를 억세스하는 경우에는 제 1 데이타패스(PATH1)만이 인에이블되므로 제 1 메모리 인터페이스부(221)를 통해 제 1 뱅크(211) 및 제 2 뱅크(212)별로 데이타를 억세스한다.
상기의 컴퓨터 시스템의 동작을 제 6 도의 흐름도를 참조하여 설명하면 다음과 같다.
먼저, 콘트롤 블럭(230)은 시스템이 리세트 또는 초기화되면(611), 메인 메모리블럭(210)의 각 뱅크(211, 212)의 기종이 동일한가의 여부를 판별하기 위하여 PDP(Present Detect Pin) 데이타를 입력하여 내부 레지스터에 저장한다(612). 콘트롤 블럭(230)은 PDP 데이타를 입력하여 저장한 다음 각 PDP 데이타를 비교하여 각 뱅크(211, 212)가 동일한 메모리 모듈로 구성되었는가의 여부를 판별한다(613).
갈 뱅크의 PDP 데이타를 비교한 결과 PDP의 데이타가 모두 동일하면, 콘트롤 블럭(230)은 인터리빙 모드로 세트되고, 콘트롤 블럭(230)은 모든 데이타패스(PATH1, PATH2)를 인에이블시키기 위한 제어신호(CS)를 데이타패스 인에이블부(240)로 출력한다. 콘트롤블럭(230)으로부터의 제어신호(CS)에 의해 데이타 패스 인에이블부(240)의 제 1 인에이블수단(241)은 인에이블되고, 제 2 인에이블수단(242)은 디스에이블된다(614).
따라서, 메인 메모리블럭(210)내의 모든 뱅크(211, 212)는 인터리빙방식으로 데이타의 페치(fetch)가 가능하므로, 콘트롤 블럭(230)은 메모리 인터페이스블럭(220)의 각 메모리 인터페이스부(221, 222)를 통해 메인 메모리블럭(210)의 각 뱅크(211, 212)로부터 동시에 데이타를 억세스하게 되고(615), 이후 데이타의 억세스동작은 종료된다(618).
한편, 각 뱅크의 PDP 데이타를 비교한 결과 PDP의 데이타가 서로 상이한 경우에는, 즉 서로 다른 기종의 메모리 모듈로 구성된 경우에는 콘트롤 블럭(230)은 논 인터리빙 모드로 세트되고, 콘트롤 블럭(230)은 제 1 데이타패스(PATH1)은 인에이블시키고, 제 2 데이타패스(PATH2)는 디스에이블시키기 위한 제어신호(CS)를 데이타패스 인에이블부(240)로 출력한다. 이때, 메인 메모리블럭(210)은 콘트롤 블럭(230)의 제어신호(CS)에 따라 뱅크별로 직렬화 된다(serialize)(616).
따라서, 제 1 데이타 패스(PATH1)만이 인에이블상태이므로, 콘트롤 블럭(230)은 메인 메모리블럭(210)의 각 뱅크별로 메모리 인터페이스블럭(220)의 제 1 메모리 인터페이스부(211)를 통해 데이타를 억세스하게 되고(617), 이후 데이타의 억세스동작은 종료된다(618).
상기한 바와같은 각 뱅크의 메모리 모듈의 기종을 판별하여 데이타억세스방법은 논인터리빙방식 또는 인터리빙방식으로 선택 사용함으로써, 서로 다른 기종의 메모리가 혼용되는 경우의 시스템의 오동작을 방지하게 된다.
제 5 도는 4 웨이 방식을 채용한 경우의 컴퓨터 시스템의 구성도를 도시한 것이다.
제 5 도를 참조하면, 메인 메모리블럭(210)은 4개의 뱅크(211', 214')로 구성되고, 데이타패스 인에이블부(240)는 메모리 인터페이스블럭(220)의 제 1 내지 제 4 인터페이스부(221'-224')와 메인 메모리블럭(210)의 제 1 내지 제 4 뱅크(211', 214')간의 제 1 내지 제 4 데이타 패스(PATH1-PATH4)를 각각 인에이블시켜 주기 위한 제 1 인에이블수단(241') 내지 제 4 인에이블수단(244')으로 구성된다. 제 1 내지 제 4 인에이블수단(241'-244')은 각각 버퍼로 구성된다.
데이타패스 인에이블부(240)는 메인 메모리블럭(210)의 각 뱅크(211'- 214')의 메모리모듈이 동일 기종으로 구성되어 있는 경우에는, 인터리빙방식으로 데이타를 억세스하기 위하여 콘트롤 블럭(230)으로부터의 제어신호(CS)에 의해 메모리 인터페이스블럭(220)의 제 1 내지 제 4 인터페이스부(221'-224')와 메인 메모리블럭(210)의 제 1 내지 제 4 뱅크(211'-214')간의 데이타 패스(PATH1-PATH4)를 인에이블시켜 주기 위하여 제 1 인에이블수단(241')을 인에이블시켜주고, 제 2 내지 제 4 인에이블수단(242'-244')을 디스에이블시켜 준다.
그러나, 메인 메모리블럭(220)의 각 뱅크의 메모리 모듈이 서로 다른 기종으로 구성되어 있는 경우에는 논 인터리빙방식으로 데이타를 억세스하기 위하여 제 1 데이타패스(PATH1)는 인에이블시켜주고 제 2 내지 제 4 데이타패스(PATH2-PATH4)는 디스에이블시켜 준다. 따라서, 콘트롤 블럭(230)으로 부터 제어신호(CS)에 의해 메인 메모리블럭(210)의 제 1 뱅크(211')와 메모리 인터페이스블럭(220)의 제 1 메모리 인터페이스부(221')간의 제 1 데이타패스(PATH1)를 인에이블시켜 주기 위한 제 1 인에이블수단(241')을 인에이블 시켜준다. 이와 동시에 메인 메모리블럭(210)의 제 2 내지 제 4 뱅크(212'- 214')와 메모리 인터페이스블럭(220)의 제 2 내지 제 4 메모리 인터페이스부(222'-224')간의 제 2 내지 제 4 데이타패스(PATH1-PATH4)를 디스에이블시켜 주기 위하여 제 2 내지 제 4 인에이블수단(242'-244')를 인에이블시켜 준다.
메모리 인터페이스블럭(220)은 메인 메모리블럭(210)의 제 1 뱅크(211') 내지 제 4 뱅크(214')로부터의 데이타를 인터페이싱하기 위한 제 1 메모리 인터페이스부(221') 내지 제 4 메모리 인터페이스부(224')로 구성된다. 콘트롤 블럭(230)으로부터 제어신호(CS)를 입력하여 인터리빙방식으로 데이타를 전송하는 경우에는 인에이블된 제 1 데이타패스(PATH1) 내지 제 4 데이타패스(PATH4)를 통해 메인 메모리블럭(210)의 각 뱅크(211'- 214')로부터 동시에 데이타를 각 메모리 인터페이스부(221') 내지 제 4 메모리 인터페이스부(224')를 통해 인터페이스하고, 논인터리빙방식으로 데이타를 억세스하는 경우에는 제 1 메모리 인터페이스블럭(220)의 제 1 데이타패스(PATH1)만이 인에이블되므로 제 1 메모리 인터페이스블럭(220)의 제 1 데이타패스(PATH1)만이 인에이블되므로 제 1 메모리 인터페이스부(221')를 통해 각 뱅크(211')-(214')별로 데이타를 억세스한다.
상기의 4웨이방식을 채용한 컴퓨터 시스템의 데이타 억세스동작도 상기 2웨이방식의 동작과 마찬가지로 제 6 도의 흐름도에 의거하여 메인 메모리블럭(210)으로부터 데이타를 억세스하게 된다.
[효과]
상기한 바와 같은 본 발명에 따르면, 각 뱅크의 메모리 모듈의 기종을 판별하여 데이타억세스방법을 논인터리빙방식 또는 인터리빙방식으로 선택사용함으로써, 서로 다른 기종의 메모리가 혼용되는 경우의 시스템의 오동작을 방지하게 된다.
또한, 발명은 서로 다른 기종의 메모리가 혼용되어 있는 경우에는 논인터리빙방식으로 데이타를 억세스하여 시스템의 오동작을 방지하여 줌으로써, 각 뱅크에 서로 다른 기종의 메모리를 장착하여도 정상적인 데이타의 억세스가 가능함으로, 사용자가 임의의 메모리의 확장을 가능케 한다.

Claims (6)

  1. 서로 다른 기종의 메모리모듈을 구비하는 컴퓨터 시스템에 있어서,
    다수의 뱅크로 분할되어 있고, 각 뱅크는 각종의 메모리 모듈로 구성되며, 각 뱅크를 구성하는 메모리 모듈의 기종을 판별하기 위한 PDP를 구비하는 메인 메모리 블럭(210)과,
    상기 메인 메모리블럭(210)의 각 뱅크로부터의 데이타를 콘트롤블럭(230)의 제어신호(CS)에 따라서 인터페이싱하기 위한 다수의 메모리 인터페이스부를 구비한 메모리 인터페이스블럭(220)과,
    상기 메인 메모리블럭(210)의 각 뱅크의 PDP 데이타를 입력하고, 입력된 PDP 데이타로부터 서로 동일한 메모리모듈로 각 뱅크가 구성되었는가를 판별하며, 판별결과 동일한 기종으로 구성된 경우에는 인터리빙방식으로 메인 메모리블럭(210)의 각 뱅크로부터 동시에 데이타를 억세스하기 위한 제어신호(CS)를 출력하고 서로 다른 기종으로 구성된 경우에는 논인터리빙방식으로 메인 메모리블럭(210)의 각 뱅크별로 데이타를 억세스하기 위한 제어신호(CS)를 메모리 인터페이스블럭(220), 메인 메모리블럭(230) 및 데이타패스 인에이블부(240)로 각각 출력하는 콘트롤블럭(230)과,
    메모리 인터페이스블럭(220)의 각 메모리 인터페이스부와 메인 메모리블럭(210)의 각 뱅크간의 다수의 데이타 패스를 인에이블시켜 주기 위한 다수의 인에이블수단을 구비하여, 데이타 억세스방식에 따라 다수의 데이타패스를 인에이블시켜주는 데이타패스 인에이블부(240)를 포함하는 것을 특징으로 하는 이기종의 메모리모듈의 혼용이 가능한 컴퓨터 시스템.
  2. 제 1 항에 있어서,
    데이타패스 인에이블부(240)는 논인터리빙방식으로 데이타를 억세스하는 경우에는 모든 인에이블수단이 인에이블되어 하나의 데이타패스만을 인에이블시켜 주고, 인터리빙방식으로 데이타를 억세스하는 경우에는 하나의 인에이블수단을 제외한 모든 인에이블수단을 디스에이블시켜 모든 데이타패스를 인에이블시켜주는 것을 특징으로 하는 이기종 메모리 모듈의 혼용이 가능한 컴퓨터 시스템.
  3. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    데이타패스 인에이블부(240)의 데이타패스를 인에이블시켜 주기 위한 인에이블수단은 버퍼로 구성되는 것을 특징으로 하는 이기종 메모리 모듈의 혼용이 가능한 컴퓨터 시스템.
  4. 서로 다른 기종의 메모리모듈을 구비한 컴퓨터 시스템에 있어서,
    2개의 뱅크(211, 212)로 분할되어 있고, 각 뱅크(211, 212)는 각종의 메모리 모듈로 구성되며, 각 뱅크를 구성하는 메모리 모듈의 기종을 판별하기 위한 PDP를 구비하는 메인 메모리블럭(210)과,
    콘트롤 블럭(230)의 제어신호(CS)에 따라 상기 메인 메모리블럭(210)의 각 뱅크(211, 212)로부터의 데이타를 각각 인터페이싱하기 위한 제 1 및 제 2 메모리 인터페이스부(221, 222)로 구성되어, 인터리빙방식의 경우 메모리블럭(210)의 뱅크(211, 212)로부터 동시에 제 1 및 제 2 메모리 인터페이스부(221, 222)를 통해 데이타를 인터페이싱하고, 논인터리빙방식의 경우에 각 뱅크(211, 212)별로 제 1 메모리 인터페이스부(221)를 통해 데이타를 인터페이싱하는 메모리 인터페이스블럭(220)과.
    상기 메인 메모리블럭(210)의 각 뱅크(211, 212)의 PDP 데이타를 입력하여 서로 동일한 메모리 모듈로 각 뱅크(211, 212)가 구성되었는가를 판별하며, 판별결과 동일한 기종인 경우에는 인터리빙방식으로 메인 메모리블럭(210)의 뱅크(211, 212)로부터 동시에 데이타를 억세스하기 위한 제어신호(CS)를 출력하고 서로 다른 기종인 경우에는 논인터리빙방식으로 메인 메모리블럭(210)의 각 뱅크(211, 212)별로 데이타를 억세스하기 위한 제어신호(CS)를 메모리 인터페이스블럭(220)과, 메인 메모리블럭(230) 및 데이타패스 인에이블부(240)로 각각 출력하는 콘트롤 블럭(230)과,
    메모리 인터페이스 블럭(220)의 제 1 및 제 2 메모리 인터페이스부(221, 222)와 메인 메모리블럭(210)의 제 1 및 제 2 뱅크(211, 212)간의 제 1 및 제 2 데이타패스(PATH1, PATH2)를 인에이블시켜 주기 위한 제 1 및 제 2 인에이블수단(241, 242)을 구비하여, 인터리빙방식의 경우 제 1 내지 제 2 데이타패스(PATH1, PATH2)를 동시에 인에이블시켜주고, 논인터리빙방식의 경우 제 1 데이타패스(PATH1)만을 인에이블시켜 주는 데이타패스 인에이블부(240)를 포함하는 것을 특징으로 하는 이기종의 메모리 모듈의 혼용이 가능한 컴퓨터 시스템.
  5. 서로 다른 기종의 메모리 모듈을 구비한 컴퓨터 시스템에 있어서,
    4개의 뱅크(211'-214')로 분할되어 있고, 각 뱅크(211'- 214')는 각종의 메모리 모듈로 구성되며, 각 뱅크를 구성하는 메모리 모듈의 기종을 판별하기 위한 PDP를 구비하는 메인 메모리블럭(210)과,
    콘트롤 블럭(230)의 제어신호(CS)에 따라 상기 메인 메모리블럭(210)의 제 1 내지 제 4 뱅크(211', 214')로부터의 데이타를 인터페이싱하기 위한 제 1 내지 제 4 메모리 인터페이스부(221', 224')로 구성되어, 인터리빙방식의 경우 메모리블럭(210)의 뱅크(211'- 214')로부터 동시에 제 1 내지 제 4 메모리 인터페이스부(221'-224')를 통해 데이타를 인터페이싱하고, 논인터리빙방식의 경우에 각 뱅크(211'- 214')별로 제 1 메모리 인터페이스부(221')를 통해 데이타를 인터페이싱하는 메모리 인터페이스블럭(220)과,
    상기 메인 메모리블럭(210)의 각 뱅크(211'- 214')의 PDP데이타를 입력하여 동일한 메모리 모듈로 각 뱅크가 구성되었는가를 판별하며, 판별결과 동일한 기종인 경우에는 인터리빙방식으로 메인 메모리블럭(210)의 뱅크(211'- 214')로부터 동시에 데이타를 억세스하기 위한 제어신호(CS)를 출력하고 서로 다른 기종인 경우 논인터리빙방식으로 메인 메모리블럭(210)의 각 뱅크(211'- 214')별로 데이타를 억세스하기 위한 제어신호(CS)를 메모리 인터페이스블럭(220), 메인 메모리블럭(230) 및 데이타패스 인에이블부(240)로 각각 출력하는 콘트롤 블럭(230)과,
    메모리 인터페이스블럭(220)의 제 1 내지 제 4 메모리 인터페이스부(221',-224')와 메인 메모리블럭(210)의 제 1 내지 제 4 뱅크(211'- 214')간의 제 1 및 제 4 데이타패스(PATH1-PATH4)를 인에이블시켜 주기 위한 제 1 내지 제 4 인에이블수단(241'-244')을 구비하여, 인터리빙방식의 경우 제 1 내지 제 4 데이타패스(PATH1-PATH4)를 동시에 인에이블시켜주고, 논인터리빙방식의 경우 제 1 데이타패스(PATH1)만을 인에이블시켜 주는 데이타패스 인에이블부(240)를 포함하는 것을 특징으로 하는 이기종의 메모리 모듈의 혼용이 가능한 컴퓨터 시스템.
  6. 각각 PDP를 갖는 다수의 뱅크를 구비한 메인 메모리블럭과, 다수의 인터페이스부를 구비한 메모리 인터페이스블럭과, 상기 메인 메모리블럭과 메모리 인터페이스블럭간의 데이타패스를 인에이블시켜주기 위한 데이타패스 인에이블부와, 상기 메인 메모리블럭, 메모리 인터페이스블럭, 데이타패스 인터페이스블럭을 콘트롤하기 위한 콘트롤 블럭을 구비한 컴퓨터 시스템에 있어서,
    시스템의 리세트 또는 초기화하는 스템(611)과,
    메인 메모리블록(230)이 메인 메모리블럭의 각 뱅크의 기종이 동일한가의 여부를 판별하기 위하여 PDP 데이타를 입력하는 스템(612)과,
    PDP 데이타를 비교하여 각 뱅크가 동일한 메모리 모듈로 구성되었는가의 여부를 판별하는 스템(613)과,
    각 뱅크의 PDP 데이타를 비교한 결과 PDP의 데이타가 모두 동일하면, 인터리빙 모드로 세트되고, 모든 데이타 패스를 인에이블시켜주는 스템(614)과,
    메인 메모리블록내의 모든 뱅크로부터 동시에 메모리 인터페이스블럭의 각 메모리 인터페이스부만를 통해 데이타를 억세스하는 스텝(615)과,
    각 뱅크의 PDP 데이타를 비교한 결과 PDP의 데이타가 서로 상이한 경우에는 논인터리빙 모드로 세트되고, 하나의 데이타패스를 제외한 다른 데이타패스를 디스에이블시키는 스텝(616)과,
    메인 메모리블럭의 각 뱅크별로 메모리 인터페이스블럭의 상기 인에이블된 데이타패스에 대응하는 하나의 메모리 인터페이스부을 통해 데이타를 억세스하는 스텝(617)과,
    논인터리빙방식 또는 인터리빙방식으로 데이타를 억세스한 후 데이타의 억세스동작은 종료하는 스텝(618)을 포함하는 것을 특징으로 하는 컴퓨터 시스템의 데이타억세스방법.
KR1019960024027A 1996-06-26 1996-06-26 이기종 메모리 모듈의 혼용이 가능한 컴퓨터 시스템 KR100252254B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019960024027A KR100252254B1 (ko) 1996-06-26 1996-06-26 이기종 메모리 모듈의 혼용이 가능한 컴퓨터 시스템
JP9168649A JPH1091517A (ja) 1996-06-26 1997-06-25 異機種のメモリモジュールを混用可能なコンピュータシステム及びそのメモリアクセス制御方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960024027A KR100252254B1 (ko) 1996-06-26 1996-06-26 이기종 메모리 모듈의 혼용이 가능한 컴퓨터 시스템

Publications (2)

Publication Number Publication Date
KR980004085A KR980004085A (ko) 1998-03-30
KR100252254B1 true KR100252254B1 (ko) 2000-04-15

Family

ID=19463562

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960024027A KR100252254B1 (ko) 1996-06-26 1996-06-26 이기종 메모리 모듈의 혼용이 가능한 컴퓨터 시스템

Country Status (2)

Country Link
JP (1) JPH1091517A (ko)
KR (1) KR100252254B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6601130B1 (en) * 1998-11-24 2003-07-29 Koninklijke Philips Electronics N.V. Memory interface unit with programmable strobes to select different memory devices
JP5040306B2 (ja) 2006-12-28 2012-10-03 富士通株式会社 記憶制御装置及び記憶制御方法

Also Published As

Publication number Publication date
KR980004085A (ko) 1998-03-30
JPH1091517A (ja) 1998-04-10

Similar Documents

Publication Publication Date Title
EP0468823B1 (en) Computer data routing system
US7389364B2 (en) Apparatus and method for direct memory access in a hub-based memory system
US5535405A (en) Microsequencer bus controller system
JP3218773B2 (ja) キャッシュ・コントローラ
US5659696A (en) Method and apparatus for determining address location and taking one of two actions depending on the type of read/write data transfer required
EP0121373B1 (en) Multilevel controller for a cache memory interface in a multiprocessing system
US6170070B1 (en) Test method of cache memory of multiprocessor system
JPH05197582A (ja) 動的再構成が可能な多数決システムを有するフォールト・トレラント処理装置
JP2511589B2 (ja) マルチプロセッサ通信インタフェ―スとその方法
US20060149886A1 (en) Bus controller and bus control method for use in computer system
US7383423B1 (en) Shared resources in a chip multiprocessor
EP2240856B1 (en) Error detector in a cache memory using configurable way redundancy
US20060277372A1 (en) Systems and methods for monitoring and controlling binary state devices using a memory device
US6532519B2 (en) Apparatus for associating cache memories with processors within a multiprocessor data processing system
KR100252254B1 (ko) 이기종 메모리 모듈의 혼용이 가능한 컴퓨터 시스템
CA1109161A (en) Processor for a data processing system
US6260132B1 (en) Method and apparatus for secure address re-mapping
US5394536A (en) Stable memory circuit using dual ported VRAM with shift registers in a multiple memory bank setup for high speed data-transfer
US6704820B1 (en) Unified cache port consolidation
US7356649B2 (en) Semiconductor data processor
JP2008262648A (ja) 半導体集積回路装置
KR100298955B1 (ko) 데이타처리시스템
US5327539A (en) Access processing system in information processor
US6658514B1 (en) Interrupt and control packets for a microcomputer
KR100266664B1 (ko) 메모리의 결함 구제회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071221

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee