KR100298955B1

KR100298955B1 - 데이타처리시스템

Info

Publication number: KR100298955B1
Application number: KR1019940022110A
Authority: KR
Inventors: 니시이오사무; 하야시노부야끼; 히라쯔까노리하루; 오까다데쯔히꼬; 다께다히로시
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1993-09-08
Filing date: 1994-09-02
Publication date: 2001-10-22
Also published as: KR950009451A; USRE41589E1; US6292867B1; US5873122A; JPH0778106A; US6154807A

Abstract

데이타처리시스템에 관한 것으로써, 프로세서LSI 와 뱅크로 나뉘어진 DRAM을 포함하는 시스템에 있어서 DRAM의 로우어드레스를 생략하는 고속동작모드를 사용하는 비율을 높임과 동시에 프로세서LSI의 외부논리량을 최소화하기 위해 프로세서LSI 의 내부에 존재하고, 최근의 로우어드레스를 유지하는 레지스터를 뱅크에 대응해서 갖고, 로우레지스터와 액세스어드레스를 비교하고, 각 뱅크에서 고속동작모드의 체크를 실행한다.

이러한 데이타처리시스템을 이용하는 것에 의해 각 뱅크에 관해서 로우어드레스가 변화하지 않는 한은 고속동작모드를 사용할 수 있고 예를들면 블럭카피처리에서 처리고속화가 가능하게 된다.

Description

데이타처리시스템

제1도는 본 발명을 사용한 정보처리장치의 프로세서LSI의 구성도.

제2도는 종래의 정보처리장치에서의 액세스의 패턴(시간변화)도.

제3도는 본 발명을 사용한 정보처리장치에서의 액세스의 패턴(시간변화)도.

제4도는 2뱅크구성의 동기형 다이나믹메모리를 포함하는 시스템도.

제5도는 본 발명을 사용한 정보처리장치에서의 다이나믹메모리와 그 제어회로를 도시한 도면.

제6도는 본 발명을 사용한 다른 정보 처리장치의 프로세서LSI의 구성도.

제7도는 제6도에 도시한 프로세서의 뱅크선택회로 및 뱅크비트선택회로를 도시한 도면.

제8도는 제6도에 도시한 프로세서를 사용한 정보처리장치의 구성도.

본 발명은 데이타처리시스템에 관한 것으로써 특히 마이크로프로세서LSI, 및 마이크로프로세서주변회로중 메모리를 제어하는 회로에 관한 것이다.

다이나믹메모리는 일반적으로 DRAM(Dinamic Random Access Memory)라고 불리운다. 전형적인 다이나믹메모리LSI의 사양은 「히다찌 IC메모리데이타북3 (DRAM, DRAM 모듈, p 445∼464」에 기재되어 있다. 상기 문헌의 다이나믹메모리는 A0-A9인 10개의 어드레스입력단자를 구비하지만 그 입력단자를 경유해서 부여하는 어드레스는 로우/칼럼으로 다중화되어 있다(p448). 또 상기 문헌의 리드/라이트엑세스에서는 로우, 칼럼의 순서로 어드레스를 다이나믹메모리LSI에 부여할 필요가 있고(p454), 그 때의 외부 어드레스확정으로 부터의 리드액세스시간은 70나노초이다 (1나노초= 10의 (-9)승초). 그것과는 달리 고속페이지모드(p461)을 사용하면 제 1 회째의 로우, 컬럼어드레스전송후 제2회째 이후의 액세스가 동일로우액세스로 실행되는 한은 로우어드레스의 전송을 생략할 수 있고, 상기 제2회째 이후의 외부어드레스확정으로 부터의 리드액세스시간은 20나노초로 작게 억제된다. 종래의 마이크로프로세서(이하, 단지 프로세서라고 한다) 를 갖는 DRAM제어기능의 1예는 「제4회 핫칩스강연자료집, p 4. 2. 1∼4. 2. 12, 1992년 8월」에 기재되어 있다. 상기 강연자료집의 p 4. 2. 3에는 프로세서 LSI와 2뱅크의 DRAM칩이 직접접속되어 있는 도면이 기재되어 있다. 또 상기 강연자료집의 p 4. 2. 7과 p 4. 2. 8의 타이밍도에는 각각 "Check fast page cache-hit" 와 "Check fast page cache-miss"인 기술이 있고, 프로세서내부의 어떤 히트조건에서 다이나믹메모리의 고속페이지모드를 사용한다고 추측할 수 있다. 이 동작은 예를들면 전회의 다이나믹메모리를 액세스했을 때의 로우어드레스를 기억해 두면 가능하다.

그러나 2뱅크의 DRAM의 사용방법, 또 고속페이지의 캐시히트와 2뱅크의 DRAM의 관계에 관해서는 전혀 언급되어 있지 않다.

종래의 프로세서LSI에서 프로세서의 단자중에 다이나믹메모리를 로우/컬럼으로 다중화된 어드레스를 구비하는 것을 상정한다. 그 프로세서LSI에서 실행된 액세스의 예를 제2도에 도시한다. 단 제2도에서 횡방향은 시간축인 것으로 하고, (201) 은 프로세서의 액세스요구를, (202) 는 프로세서의 다이나믹어드레스단자(A0-9) 를, (203) 은 다이나믹메모리의 로우어드레스스트로브(RAS-n) 신호를, (204)는 다이나믹메모리의 컬럼어드레스스트로브(CAS-n)신호를 나타내는 것으로 한다. 또 신호선의 최후에 붙이는 "-n"은 부극성신호를 나타낸다.

본 액세스는 예를들면 블럭카피, 즉 어떤 영역의 메모리의 내용을 다른 영역의 메모리에 복사할 때에 발생한다. 제2도에서는 A000번지에서 시작하는 영역을 7040번지에서 시작하는 영역에 복사한다. 단, 본명세서에서 번지는 16진수로 표시한다. 또 (205)는 32비트의 물리어드레스의 사용방법을 나타낸다. 물리어드레스의 비트(비트위치 30∼31)이 워드내 어드레스에, 비트(비트위치21∼29)가 다이나믹메모리의 컬럼어드레스에, 비트(비트위치11∼20)이 다이나믹메모리의 로우어드레스에 할당되어 있다. 비트(i)는 좌단을 비트0으로 한 경우의 제i비트를 나타한다. 그 때에 시간순으로 동작을 따라가면 다음과 같이 된다.

동작1 : A000번지에서 리드. 로우어드레스/컬럼어드레스를 다이나믹메모리로 전송한다. 로우어드레스는 어드레스의 비트(비트위치11∼20)이므로 14로 된다. 컬럼어드레스는 어드레스의 비트(비트위치21∼29)이므로 0으로 된다.

동작2 : A004번지에서의 리드. 로우어드레스는 전회의 로우어드레스와 동일하므로 다이나믹메모리로의 전송을 생략한다. 컬럼어드레스를 다이나믹메모리로 전송한다.

동작3 : 7040번지에 라이트. 로우어드레스/컬럼어드레스를 다이나믹메모리로 전송한다.

동작4 : 7044번지에 라이트. 로우어드레스는 전회의 로우어드레스와 동일하므로 다이나믹메모리로의 전송을 생략한다. 컬럼어드레스를 다이나믹메모리로 전송한다.

이어지는 4회의 액세스는 같은 동작을 하므로 생략한다.

제2도의 예에서 도시된 바와 같이 종래의 기술예에서는 블럭카피처리에서 리드(소오스)측, 라이트(데스터내이션)측의 로우어드레스가 다를 때에는 액세스의 소오스와 데스터내이션이 전환될 때마다 다이나믹메모리의 로우어드레스를 생략하는 고속모드를 사용할 수 없게 되는 문제점이 있다.

본 발명의 목적은 그 다이나믹메모리의 로우어드레스를 생략하는 고속모드를 사용할 수 없게 되는 문제점을 해결하는 것에 있다.

본 발명의 다른 목적은 다이나믹메모리용의 다중화된 어드레스단자를 갖지 않는 프로세서에 있어서 다이나믹메모리의 로우어드레스를 생략하는 고속모드의 사용을 가능하게 하고, 동시에 프로세서LSI의 외부의 논리량을 최소로 하기 위한 프로세서LSI의 신호선인터페이스를 제공하는 것에 있다.

본 발명의 또 다른 목적은 동기형 다이나믹메모리의 다수뱅크에 대응한 고속페이지동작모드에 관한 정보를 프로세서LSI에서 설정할 수 있고, 또한 프로세서LSI의 외부의 논리량을 최소로 하기 위한 프로세서LSI의 신호선인터페이스를 제공하는 것에 있다.

본 발명의 특징의 개략은 본 발명을 사용하는 프로세서의 내부구성을 도시한 제1도를 참조해서 다음과 같이 설명한다. 제1도의 상세한 내용은 실시예에서 설명한다. 본 발명에서는 프로세서LSI(100)내부에 다수의 로우어드레스레지스터(기억부) (101) , (102)를 갖는다. 또 어드레스의 다수의 비트중 1∼다수의 특정비트를 결정한다. 그 결정된 비트를 이하, DRAM의 뱅크비트라고 한다. 상기 다수의 로우어드레스레지스터 (101) , (102)는 각 뱅크에 관한 전회의 액세스로우어드레스를 유지한다. 또 다이나믹메모리는 뱅크비트에 따라서 다수의 뱅크로 분할되고, 1회의 액세스에서는 하나의 뱅크의 메모리가 액세스된다.

프로세서LSI가 외부에 버스액세스를 발행할 때, 상기 액세스어드레스의 뱅크비트를 사용해서 로우어드레스레지스터의 출력값 (101) , (102)를 선택한 것과 액세스어드레스의 로우부분과의 비교를 일치비교기 (107)로 실행한다. 비교의 결과 (113)이 일치할 때에는 다이나믹메모리LSI의 로우어드레스송출을 생략하는 동작을 실행한다.

본 발명을 사용한 정보처리장치의 액세스패턴을 제3도에 도시한다. (301) , (114) , (117) , (116) , (305)는 각각 제2도에서의 201∼205에 해당하는 것으로써 설명은 생략한다.

(305)로 나타낸 바와 같이 본 예에서는 32비트의 물리어드레스중 비트 (30∼31) 의 최하위 2비트가 워드내어드레스에, 비트 (21∼29)가 다이나믹메모리의 컬럼어드레스에, 비트(20) 이 다이나믹메모리의 뱅크어드레스에, 비트 (9∼19) 가 다이나믹메모리의 로우어드레스에 할당되어 있다. (115)는 뱅크비트를 나타내는 프로세서LSI단자이다. 1회의 액세스에서는 뱅크비트에 따라서 지정된 다이나믹메모리LSI만이 액세스된다.

다이나믹메모리는 1회의 액세스에서는 뱅크비트에 따라서 나누어진 부분만이 액세스된다. 그 메모리구성의 구체적인 예에 대해서는 후술하는 실시예에서 상세하게 설명한다. A000 , A004번지의 액세스기간중은 뱅크0에 상당하는 다이나믹메모리LSI가 액세스된다. (7040) , (7044) 번지의 액세스기간중은 뱅크1에 상당하는 다이나믹메모리LSI가 액세스되지만, 뱅크0에 상당하는 다이나믹메모리LSI는 액세스되지 않는다. 그 후, A008번지에서 리드할 때, 뱅크0에 상당하는 다이나믹메모리LSI에 관해서 전회와 로우어드레스는 같으므로 로우어드레스의 전송을 생략할 수 있다. 또 그 기간에 뱅크1에 상당하는 다이나믹메모리LSI는 액세스되지 않는다. 그 후, 7048번지에 라이트할 때, 뱅크1에 상당하는 다이나믹메모리LSI에 관해서 전회와 로우어드레스는 같으므로 로우어드레스의 전송을 생략할 수 있다.

제3도와 제2도를 비교하면 A008 , 7048번지로의 액세스시의 로우어드레스전송을 생략할 수 있다. 그 경우의 액세스시간은 상기한 바와 같이 짧게 되고, 결과로써 처리속도의 향상에 기여한다.

이 블럭카피처리가 또 계속되는 경우, 소오스/데스터네이션 모두 동일한 로우로의 액세스가 계속되는 한, 고속페이지모드를 사용하고, 로우어드레스의 전송을 생략할 수 있다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다.

본 발명의 실시예에 의한 정보처리장치의 프로세서의 예를 제1도에 도시한다. (100)은 프로세서이다. (101) , (102)는 로우어드레스레지스터(레지스터=기억부)이다. (103) , (104)는 각각 (101) , (102)의 유효성을 나타내는 비트로써, 유효비트(Valid Bit)라고 한다. (105) , (106)은 선택회로이다. 뱅크어드레스에 의해 (105)는 (103)과 (104)의 출력중 어느 1개를 선택하고, 선택결과를 제어회로(108)로 전달한다. 뱅크어드레스에 의해 (106)은 (101)과 (102)의 출력중 어느 하나를 선택하여 신호선(112)로 출력한다. (107)은 액세스요구어드레스(110)중 로우어드레스와 선택회로(106)에 의해서 선택된 로우어드레스레지스터(101) , (102)의 한쪽의 로우어드레스를 비교하는 일치비교기를 나타낸다. (108)은 제어회로를 나타낸다. (109)는 선택회로를 나타낸다.

프로세서(100)은 외부의 다이나믹메모리에 액세스를 발생시킬 때에는 액세스요구어드레스(110) 중 로우어드레스, 컬럼어드레스부중 어느 것인가를 선택회로(109)를 사용해서 선택하여 다이나믹메모리용 어드레스단자A (0 : 10) (114)에 출력한다. 제어회로(108)에는 선택회로(105)의 유효비트의 출력과 일치비교기(107)의 로우어드레스의 비교의 출력신호(113)을 입력한다. 또 제어회로(108)에는 어드레스버스(110)의 뱅크비트의 부분을 입력한다. 또 제어회로(108)은 뱅크(115) , RAS-n (117) (-n은 부극성의 신호를 나타낸다) , CAS-n(116)의 3개의 외부단자의 신호값을 출력한다.

32비트의 물리어드레스는 제3도에 도시한 바와 같이 로우어드레스, 컬럼어드레스, 뱅크어드레스가 할당되어 있다.

프로세서(100)이 액세스요구를 발생했을 때의 처리의 흐름은 다음과 같이 된다.

우선 첫번째로 프로세서내부의 명령처리부와 오퍼랜드처리부로 이루어지는 데이타처리부(관계는 별로 없으므로 기재하지 않는다)로 부터의 액세스요구신호가 신호선(11)을 경유해서 제어회로(108)에 전달된다. 동시에 어드레스버스PA(0∼31) (110)을 경유해서 요구액세스어드레스가 전달된다. 제어회로(108)은 요구어드레스중 뱅크어드레스(비트20)을 사용해서 로우어드레스레지스티(101) , (102)의 출력의 한쪽을 선택회로(106)에서 선택한다. 또 뱅크어드레스를 사용해서 유효비트(103) , (104)의 한쪽도 선택회로(105)에서 선택한다. 선택회로(106)에서 선택된 로우어드레스가 요구어드레스의 로우부분과 같고, 유효비트가 1인 것을 히트한다고 한다.

만약 히트라면, 상기 뱅크에 관해서 전회의 액세스와 동일한 로우 어드레스로 액세스하게 되므로 그 때에는 다이나믹메모리의 로우어드레스의 송출을 생략하는 동작모드에서 다이나믹메모리를 액세스한다.

만약 히트가 아니면, 첫번째로 다이나믹메모리의 로우와 컬럼의 양쪽의 어드레스를 전송하는 동작모드에서 다이나믹메모리를 액세스한다. 두번째로 요구어드레스의 로우부분을 (101) , (102)중 뱅크어드레스로 선택되는 측에 등록하고, 같은 측의 유효비트((103) 또는 (104))를 1로 리라이트한다.

또 유효비트(103) , (104)는 전원투입후의 초기상태에서는 값0으로 되어 있어, 전원투입후의 제1회째의 액세스에 의해 우연히 로우어드레스가 일치하는 경우에 실수로 히트시키지 않기 위해 마련되어 있다.

제4도에 프로세서(100)을 포함하는 시스템도를 도시한다. (401) , (402) 는 동기형 다이나믹메모리LSI이다. 프로세서LSI (100)의 제어신호A (0 : 10) (114) , 뱅크 (115) , RAS-n (117) , CAS-n(116)은 (401) , (402)에 접속되어 있다. 단, 동기형 다이나믹메모리LSI (401)의 내부의 메모리는 (403) , (404)와 2뱅크구성으로 나뉘어져 있고, 메모리(404)는 뱅크(115) = 0인 때, 메모리(403)은 뱅크(115) = 1인 때 액세스된다. 단, 신호선의 논리 "0"은 전위로우를, 신호선의 논리 "1"은 전위하이를 의미하는 것으로 한다. 뱅크(115) 신호가 0일 때에는 인버터(407)의 출력에 논리값1이 발생하고, 이것이 뱅크0메모리제어회로(406)에 전달된다. 이것은 뱅크0메모리를 액세스하는 것의 지시로 된다. 뱅크(115)신호가 1일 때에는 뱅크0메모리제어회로(405)에 논리값1이 전달된다. 이것은 뱅크1메모리를 액세스하는 것의 지시로 된다. 그 밖에 다이나믹메모리는 다음의 단자를 갖는다. i/o0-7 (409 , 410)은 8비트의 데이타 입출력신호를 나타낸다. WE-n (411 , 412)는 부극성의 라이트지시신호를 나타내고, 라이트시에 논리값0으로 된다. CLK (413 , 414)는 클럭입력단자이다. CKE(415 , 416)은 클럭인에이블신호이고, 클럭을 내부로 전달할지 하지 않을지를 제어한다. DQM(408)은 액세스마스크신호이고, 리드엑세스시에는 데이타입출력신호i/o0-7의 출력인에이블로써 라이트액세스시에는 클럭단위의 라이트인에이블신호로써 기능한다.

또 다이나믹메모리 (401) , (402)에는 동기동작하는 경우의 몇개의 동작모드가 있다. 그들은 RAS지연 (RAS에서 데이타액세스까지의 클럭사이클수) , CAS지연(CAS에서 데이타액세스까지의 클럭사이클수) , 버스트길이 (어드레스의 카운트업이 일주해서 처음으로 돌아올 때까지의 주기)이다. 이들의 모드정보는 RAS-n (117) , CAS-n (116), WE-n(411)의 3개가 모두 전위 "L"일 때 어드레스단자 A0-10을 경유해서 라이트된다.

제5도는 프로세서(100)을 포함하는 다른 시스템도중의 다이나믹메모리와 그 제어회로를 도시한 것이다. (501) , (503)내의 각각은 인버터이다. (502)내의 각각은 2입력 AND 회로이고, 입력값의 양쪽이 1일 때만 출력값이 1로 된다. (504)는 뱅크0의 다이나믹메모리이고, (505)는 뱅크1의 다이나믹메모리이다. (506) , (507)은 각각 뱅크0의 다이나믹메모리 (504)의 부극성의 로우어드레스스트로브, 컬럼어드레스스트로브신호이다. (508) , (509)는 각각 뱅크1의 다이나믹메모리(505)의 부극성의 로우어드레스스트로브, 컬럼어드레스스트로브신호이다.

신호뱅크(115)가 0일 때에는 RAS-n(117) , CAS-n(116) 상에 나타나는 부극성의 펄스(제3도의 (303) , (304) 참조)는 각각 (506) , (507)에 전달되고, (508) , (509)에는 전달되지 않는다. 결과로써 뱅크0의 타이밍메모리 (504)가 액세스된다. 뱅크(115)가 1일 때에는 RAS-n (117), CAS-n(116) 상에 나타나는 부극성의 펄스는 각각 (508) , (509)에 전달되고, (506) , (507)에는 전달되지 않는다. 결과로써 뱅크1의 다이나믹메모리 (505)가 액세스된다.

제6도는 본 발명을 사용한 다른 프로세서의 예를 도시한 것이다. (600)은 프로세서이다. (601) ∼ (608) , (610) , (611) ∼ (613)은 제 1도의 (101) ∼ (108) , (110) , (111)∼(113)과 동일하므로 설명은 생략한다. 프로세서 (600)은 다이나믹메모리용으로 로우/컬럼이 다중화된 어드레스 단자를 갖지 않고, 로우어드레스와 컬럼어드레스를 포함하는 32비트의 어드레스단자A ( 0 : 31 ) (614)를 갖는다. (615)는 2입력선택기로써 액세스요구어드레스(610)과 후술하는 레지스터(617)중 어느 것인가를 선택해서 어드레스단자A ( 0 : 31 ) (614)로 출력한다. (616)은 LSI의 출력버퍼로써, 그 입력과 출력의 논리값은 동일하다.

2입력선택기 (615)가 액세스요구어드레스(610)을 선택하는 경우는 제1도에서 설명한 동작과 유사하다. 이하 액세스요구어드레스(610)을 선택하는 경우에 관해서 설명한다.

프로세서(600)이 액세스요구를 발생시켰을 때의 처리의 흐름은 다음과 같이 된다. 우선 첫번째로 프로세서내부의 명령처리부와 오퍼랜드처리부를 포함하는 처리부에서 액세스요구신호가 신호선(611)을 경유해서 제어회로(608)로 전달된다. 동시에 어드레스버스PA ( 0 : 31 ) (610) 을 경유해서 액세스어드레스가 전달된다. 제어논리 (608)은 요구어드레스중 뱅크어드레스를 사용해서 로우어드레스레지스터(601) , (602)의 출력의 한쪽을 선택한다. 또 뱅크어드레스를 사용해서 유효비트(603) , (604)의 한쪽을 선택회로 (605)에 의해 선택한다.

만약 히트라면 제어회로 (608)은 출력단자 SAR (609)를 1로 한다. SAR은 동일로우영역으로의 액세스를 의미하는 출력신호이다. 또 히트의 정의는 제1도의 설명의 정의와 같다. 만약 히트가 아니라면 제어회로 (608)은 SAR(609)를 0으로 한다. 또 (601) , (602) , (603) , (604)로의 정보의 등록을 프로세서 (100)의 예와 마찬가지로 실행한다.

프로세서LSI (600)의 외부회로에서는 SAR(609)가 1인 것을 검출해서 다이나믹메모리의 로우어드레스의 송출을 생략하는 고속동작모드를 사용할 수 있다.

프로세서LSI (600)에서는 프로세서LSI (100)과 달리 뱅크비트의 위치가 고정되어 있지 않다. 뱅크비트의 선택방법에 관한 부분의 구성도를 제7도에 도시한다. 제7도중에서 (601) , (602) , (606) , (608), (612) 는 이미 설명을 했으므로 새로운 설명은 생략한다. 제7도의 2입력선택기 (606) 는 뱅크비트제어신호 (703)에 의해서 제어된다. (702) 는 21입력선택기이고, 입력신호 (704), (705), …(706) , (707) 중의 1개를 제어논리 (608)에서의 제어신호 (701)에 따라서 뱅크비트제어신호 (703)으로 출력한다. 또 (704) , (705) , (706) , (707)은 제6도의 어드레스버스 (610) 의 요구어드레스PA ( 0 : 31 )의 개별의 어드레스신호이다.

프로세서 (600)에서는 특정한 명령을 사용하는 것에 의해 제어신호 (701)을 임의로 설정할 수 있다. 이상을 총합하면 요구 어드레스중의 비트위치0에서 20간의 임의의 비트를 뱅크어드레스로써 사용하는 것이 가능하게 된다.

계속해서 제6도의 2입력선택기 (615)가 레지스터 (617)을 선택하는 경우에 관해서 설명한다. 레지스터 (617)에는 동기형 다이나믹메모리의 동작모드 (RAS지연, CAS지연, 버스트길이)의 정보가 설정된다. 프로세서 (600)에서 특정한 명령을 실행하는 것에 의해 2입력선택기 (615)는 레지스터 (617)을 선택하고, 어드레스단자A ( 0 : 31 ) (614)로 출력한다. 적절한 외부회로와 조합시키는 것에 의해 프로세서 (600)의 외부에 접속된 동기형 다이나믹메모리의 동작모드설정동작이 달성된다.

제8도는 프로세서LSI (600)을 사용한 정보처리장치의 1예의 구성도이다. 제8도를 크게 구분하면 프로세서LSI (600) , 외부회로컨트롤LSI (801) , 동기형다이나믹메모리를 사용하는 주기억LSI (402)로 이루어진다.

우선 프로세서LSI (600)의 어드레스신호(614)의 전달경로에 관해서 설명한다. 어드레스신호(614)는 외부회로컨트롤LSI (801)에 입력해서 우선 어드레스레지스터 (802)에 저장된다. (805)는 어드레스중 주기억LSI (402)의 로우어드레스, (806)은 주기억LSI (402)컬럼어드레스이다. 2입력선택기 (803) 으로 (805) , (806)중 어느 것인가가 선택되어 시스템어드레스버스(811)로 보내진다. 시스템어드레스버스(811)의 어드레스는 또 주기억LSI (402)의 어드레스단자로 전송된다.

또 어드레스레지스터(802)의 어드레스중 상위어드레스(807)는 어드레스디코더(814)로 디코드되고, 디코드의 결과는 주기억LSI (402) 의 칩셀렉트단자 (813)으로 전달된다.

(812) 는 32비트의 시스템데이타버스이고, 프로세서LSI (600) 과 주기억LSI (402)의 데이타수수는 (812) 를 거쳐서 실행된다. 또 LSI (402)의 데이타단자는 8비트폭이므로 32비트의 데이타수수를 실행하기 위해 본 장치는 최소 4개의 LSI (402) 를 포함한다. 외부회로컨트롤LSI (801) 중에 액세스요구관리논리 (804) 가 있다. (804) 는 액세스에 관한 상태를 관리하는 것이다. 프로세서LSI (600) 에서 액세스요구관리논리 (804) 에 액세스요구신호 (808) 과 동일어드레스지시신호 (609) , 다이나믹메모리의 동작모드설정요요구신호 (815) 가 전달된다.

신호 (815) 가 논리값0일 때의 액세스관리논리 (804) 의 동작은 다음과 같이 된다. 첫번째로 액세스요구가 신호 (808) 에 있고, 동일어드레스지시신호 (609) 가 논리값0일 때에는 RAS-n (809) 를 주기억LSI (402) 에 대해서 발행하고, 동시에 로우어드레스 (805) 를 시스템어드레스버스 (811) 에 부여한다.

계속해서 CAS-n (810) 을 주기억LSI (402) 에 대해서 발행하고, 동시에 컬럼어드레스 (805) 를 시스템어드레스버스 (811) 에 부여한다.

두번째로 액세스요구가 신호 (808) 에 있고, 동일어드레스지시신호가 논리값1일 때에는 첫번째의 경우와 비교해서 RAS-n (809) 와 로우어드레스 (805) 의 발행을 생략한다.

프로세서 (600)에서 앞서 기술한 특정의 명령 (레지스터 (617) 의 설명에서 기술한 명령) 을 실행하면 동작모드설정요구신호 (815) 가 논리값1로 된다. 신호 (815) 가 논리값0일 때, 액세스요구관리논리 (804) 에서는 RAS-n (809) , CAS-n (810) , WE-n (816) 을 모두 위치L로 설정한다. 또 그것과 동시에 동작모드레지스터 (617) 의 값이 시스템어드레스버스 (811) 을 경유해서 주기억LSI (402) 에 전달된다. 이렇게 해서 주기억LSI (402) 의 동작모드의 설정처리가 달성된다. 이 처리는 전원온의 초기처리, 또 리세트시에 실행된다. 프로세서 (600)이 동작모드설정요구신호 (815)를 구비하므로 주기억LSI (402) 의 동작모드의 설정처리기동신호를 생성하는 신호를 작성하기 위해 종래 필요로 되는 논리, 예를들면 어드레스디코드논리가 불필요하게 된다. 본 발명에 의한 데이타처리시스템은 (주)히다찌제작소의 HM5241605 시리즈 131072 -워드×16비트×2-뱅크동기형 다이나믹램액세스메모리 (1994. 2. )에 실장되어 있다. 본 발명은 상기의 구체적인 실시예에 한정되는 것은 아니고, 그 기술사상의 범위내에서 여러가지의 변형이 가능하다.

예를들면 로우어드레스레지스터의 수와 다이나믹메모리의 뱅크수는 2이지만, 이 레지스터의 수와 뱅크수를 4 , 8 , …로 증가시킬 수도있다.

또 로우어드레스레지스터, 일치비교기는 반드시 프로세서LSI중에 존재할 필요는 없고, 프로세서LSI 외부에서, 예를들면 외부회로컨트롤LSI (801) 에서 본 실시예와 같은 처리를 실행하는 것도 가능하다. 본 발명의 실시예에 따르면 블럭카피처리와 같은 경우, 소오스/데스터네이션의 각각에 관해서 로우어드레스레지스터에 유지하는 것에 의해 로우어드레스의 전송을 생략하는 다이나믹메모리의 고속동작모드를 사용할 수 있다.

또 본 발명의 실시예에는 로우어드레스의 히트정보 (609) 를 프로세서LSI (600) 의 출력신호로써 구비하는 것에 의해 다이나믹메모리 때문에 다중화되어 있지 않은 어드레스단자를 갖는 프로세서에서 또한 프로세서LSI의 외부논리량을 최소로 해서 로우어드레스의 전송을 생략하는 다이나믹메모리의 고속동작모드의 사용을 가능하게 하고 있다.

또 본 발명의 실시예에서는 프로세서LSI (600) 이 동작모드설정요구신호 (815) 를 구비하는 것에 의해 주기억LSI (402) 의 동작모드의 설정처리기동신호를 생성하는 신호를 작성하기 위해 종래 필요로 되는 논리, 예를들면 어드레스디코드논리를 불필요하게 할 수 있다.

Claims

데이타처리부, 여러개의 뱅크로 분할된 메모리, 상기 메모리의 상기 뱅크내에 최근의 액세스 어드레스를 유지하는 여러개의 어드레스레지스터, 현재의 액세스 어드레스내의 특정의 비트정보에 따라서 상기 여러개의 어드레스 레지스터중의 하나를 선택하는 선택수단, 상기 데이타처리부가 버스 액세스를 발행할 때, 버스액세스를 위한 액세스어드레스와 상기 선택수단에 의해서 선택된 상기 어드레스 레지스트의 내용을 비교하는 비교수단 및 상기 비교수단의 비교결과가 일치할 때, 상기 메모리로의 상기 액세스어드레스 송출의 생략동작을 실행하는 제어수단을 포함하는 것을 특징으로 하는 데이타처리시스템.
제1항에 있어서, 상기 특정의 비트정보는 상기 여러개의 뱅크중의 하나를 지정하는 뱅크비트이고, 상기 메모리로 송출되지 않는 상기 액세스 어드레스는 상기 메모리의 로우어드레스인 것을 특징으로 하는 데이타처리시스템.
제1항에 있어서, 상기 데이타처리부, 상기 여러개의 어드레스 레지스터 및 상기 선택수단은 단일의 프로세서LSI의 내부에 집적되는 것을 특징으로 하는 데이타처리시스템.
제 1항에 있어서, 상기 데이타처리부는 데이타를 리드하기 위해 상기 뱅크중의 하나를 액세스하고, 데이타를 라이트하기 위해 상기 뱅크중의 다른 하나를 액세스하는 것을 특징으로 하는 데이타처리시스템.
제1항에 있어서, 상기 여러개의 어드레스 레지스터는 상기 여러개의 뱅크에 대응해서 마련되고, 상기 특정의 비트정보는 액세스될 현재의 어드레스내의 뱅크를 지정하기 위한 정보이고, 상기 비교수단은 상기 데이타처리부가 외부로 버스액세스를 발행할 때, 비교를 실행하고, 상기 제어수단은 상기 비교수단의 출력에 따라서 상기 메모리의 해당 뱅크로의 액세스 어드레스의 송출여부를 제어하는 것을 특징으로 하는 데이타처리시스템.
제1항에 있어서, 상기 메모리는 다이나믹 메모리LSI인 것을 특징으로 하는 데이타처리시스템.
데이타처리부, 여러개의 뱅크로 분할된 메모리, 상기 메모리의 여러개의 뱅크를 위한 최근의 액세스 어드레스를 유지하고 상기 여러개의 뱅크에 대응해서 마련된 여러개의 어드레스 레지스터, 액세스될 현재의 어드레스내의 뱅크를 지정하기 위한 특정의 비트정보에 따라서 상기 여러개의 어드레스 레지스터중의 하나를 선택하는 제1 셀렉터, 상기 데이타처리부에 결합된 제2 셀렉터, 상기 데이타처리부가 외부로 버스액세스를 발행할 때, 상기 버스액세스를 위한 액세스어드레스와 상기 제1 셀렉터에 의해서 선택된 상기 어드레스 레지스터의 내용을 비교하는 비교기 및 상기 비교기의 출력에 따라서 상기 메모리의 해당 뱅크로의 액세스 어드레스의 송출여부를 제어하는 제어기를 포함하고, 상기 제어기는 상기 비교기가 일치를 나타내는 출력에 응답해서, 액세스될 액세스 뱅크로의 현재의 액세스 어드레스의 송출을 생략하고, 상기 제2 셀렉터는 액세스 요구 어드레스중 로우 어드레스부 또는 컬럼 어드레스부중의 어느 하나를 선택하는 것을 특징으로 하는 데이타처리시스템.
제7항에 있어서, 상기 메모리의 여러개의 뱅크는 단일의 LSI내에 집적되는 것을 특징으로 하는 데이타처리시스템.
제7항에 있어서, 상기 메모리는 클럭 입력단자와 클럭을 내부로 전달할지 전달하지 않을지를 제어하는 클럭 인에이블단자를 구비하는 것을 특징으로 하는 데이타처리시스템.
제7항에 있어서, 상기 데이타처리부는 데이타를 리드하기 위해 상기 뱅크중의 하나를 액세스하고, 데이타를 라이트하기 위해 상기 뱅크중의 다른 하나를 액세스하는 것을 특징으로 하는 테이타처리시스템.
제7항에 있어서, 상기 뱅크중의 하나가 동시에 액세스되고, 상기 여러개의 어드레스 레지스터는 상기 데이타처리부에 결합되고, 상기 제1 셀렉터는 상기 여러개의 어드레스 레지스터에 결합되고, 상기 비교기는 상기 제1 셀렉터와 상기 데이타처리부에 결합되고, 상기 제어기는 상기 비교기에 결합되는 것을 특징으로 하는 데이타처리시스템.
제7항에 있어서, 상기 데이타처리부에 결합되고 상기 어드레스레지스터에 대응하는 여러개의 유효비트 레지스터를 더 포함하고, 상기 메모리는 단일의 LSI내에 집적되고, 상기 여러개의 어드레스 레지스터는 상기 데이타처리부에 결합되고, 상기 제1 셀렉터는 상기 여러개의 어드레스 레지스터에 결합되고, 상기 제2 셀렉터는 또 상기 여러개의 유효비트 레지스터에 결합되고, 상기 비교기는 상기 제1 셀렉터와 상기 데이타처리부에 결합되고, 상기 제어기는 상기 비교기와 상기 제2 셀렉터에 결합되고, 각각의 상기 유효비트 레지스터는 대응하는 어드레스 레지스터내에 유지된 최근의 액세스 어드레스의 유효성을 나타내는 유효비트를 유지하고, 상기 제2 셀렉터는 상기 현재의 액세스 어드레스내의 상기 특정의 비트정보에 따라서 상기 유효비트 레지스터중의 하나를 선택하고, 상기 제어기는 상기 비교기에 의한 상기 최근의 액세스 어드레스와 상기 현재의 액세스 어드레스의 일치의 지시와 상기 최근의 액세스 어드레스가 상기 제2 셀렉터에 의해서 선택된 유효비트 레지스터의 내용에 따라 유효인 것을 나타내는 지시에 따라서 상기 현재의 액세스 어드레스의 송출여부를 제어하며, 상기 제어기는 또 유효성을 나타내는 상기 제2 셀렉터로부터의 출력에 따라서 상기 송출을 생략하고, 상기 메모리는 클럭 입력단자와 내부로 상기 클럭을 전송할지 전송하지 않을지를 제어하는 클럭 인에이블단자를 구비하는 것을 특징으로 하는 데이타처리시스템.
데이타처리부, 여러개의 뱅크로 분할되고 단일의 LSI내에 집적되는 메모리, 상기 데이타처리부에 결합되고 상기 여러개의 뱅크에 대응해서 마련되는 여러개의 어드레스 레지스터, 상기 여러개의 어드레스 레지스터에 결합되는 제1 셀렉터, 액세스 요구 어드레스 중 로우 어드레스부 또는 컬럼 어드레스부중의 하나를 선택하는 제2 셀렉터, 상기 제1 셀렉터와 상기 데이타처리부에 결합되는 비교기 및 상기 비교기에 결합되는 제어기를 포함하고, 상기 여러개의 어드레스 레지스터는 최근의 액세스 어드레스를 유지하고, 상기 제1 셀렉터는 현재의 액세스될 어드레스내의 뱅크를 지정하기 위한 특정의 비트정보에 따라서 상기 여러개의 어드레스 레지스터중의 하나를 선택하고, 상기 데이타처리부가 외부로 버스액세스를 발행할 때, 상기 비교기는 버스액세스를 위한 액세스 어드레스와 상기 제1 셀렉터에 의해서 선택된 상기 어드레스 레지스터의 내용을 비교하고, 상기 제어기는 일치를 나타내는 상기 비교기의 출력에 따라서 상기 메모리의 해당 뱅크로의 상기 액세스 어드레스의 송출여부를 제어하고, 액세스될 액세스뱅크로 최근의 액세스될 액세스 어드레스의 송출을 생략하고, 상기 메모리는 클럭 입력단자와 내부로 상기 클럭을 전송할지 전송하지 않을지를 제어하는 클럭 인에이블단자를 구비하는 것을 특징으로 하는 데이타처리시스템.
제13항에 있어서, 상기 데이타처리부는 데이타를 리드하기 위해 상기 뱅크중의 하나를 액세스하고, 데이타를 라이트하기 위해 상기 뱅크중의 다른 하나를 액세스하는 것을 특징으로 하는 데이타처리시스템.
제13항에 있어서, 상기 데이타처리시스템은 단일의 LSI내에 집적되는 데이타 프로세서인 것을 특징으로 하는 데이타처리시스템.
제13항에 있어서, 상기 어드레스 레지스터에 대응하고, 그의 각각이 대응하는 어드레스 레지스터내에 유지된 최근의 액세스 어드레스의 유효성을 나타내는 유효비트를 유지하는 여러개의 유효비트 레지스터를 더 포함하고, 상기 제2 셀렉터는 상기 최근의 액세스 어드레스내의 특정의 비트정보에 따라서 상기 여러개의 유효비트 레지스터중의 하나를 선택하고, 상기 제어기는 상기 비교기에 의한 상기 최근의 액세스 어드레스와 상기 현재의 액세스어드레스의 일치의 지시와 상기 최근의 액세스 어드레스가 상기 제2 셀렉터에 의해서 선택된 상기 유효비트 레지스터의 내용에 따라 유효인 것을 나타내는 지시에 따라서 상기 메모리로의 상기 액세스 어드레스의 송출의 생략동작을 실행하는 것을 특징으로 하는 데이타처리시스템.
제16항에 있어서, 상기 특정의 비트정보는 상기 여러개의 뱅크중의 하나를 지정하는 뱅크비트이고, 상기 메모리로 송출되지 않는 상기 현재의 액세스 어드레스는 상기 메모리의 로우어드레스인 것을 특징으로 하는 데이타처리시스템.
제13항에 있어서, 상기 데이타 처리부에 결합되는 제3 셀렉터를 더 포함하고, 상기 제3 셀렉터는 상기 현재의 액세스 어드레스중 로우 어드레스부 또는 컬럼 어드레스부중의 하나를 선택하는 것을 특징으로 하는 데이타처리시스템.
데이타처리부, 여러개의 뱅크로 분할되어 동시에 상기 뱅크중의 하나로 액세스가 실행되는 메모리, 상기 데이타처리부에 결합되고 상기 여러개의 뱅크에 대응하는 여러개의 어드레스 레지스터, 상기 어드레스 레지스터로부터의 출력중의 적어도 하나에 결합되는 비교기 및 상기 비교기에 결합되는 제어기를 포함하고, 상기 데이타처리부는 데이타를 리드하기 위해 상기 뱅크중의 하나를 액세스하고, 데이타를 라이트하기 위해 상기 뱅크중의 다른 하나를 액세스하고, 상기 여러개의 어드레스 레지스터의 각각은 상기 여러개의 뱅크에 대응하는 최근의 액세스 어드레스를 유지하고, 상기 데이타처리부가 버스액세스를 발행할 때, 상기 비교기는 버스액세스를 위한 액세스 어드레스와 상기 어드레스 레지스터중의 적어도 하나의 내용을 비교하고, 버스 액세스 후, 상기 버스액세스가 다른 뱅크로의 다음의 버스액세스일 때, 상기 제어기는 상기 비교기의 일치의 지시에 응답하여 상기 메모리로의 상기 액세스 어드레스의 송출을 생략하고, 상기 지시는 상기 액세스 어드레스와 어드레스 시스템의 적어도 하나의 내용의 일치를 나타내는 것을 특징으로 하는 데이타처리시스템.
제19항에 있어서, 상기 데이타처리부 및 상기 여러개의 어드레스 레지스터는 단일의 프로세서LSI내에 집적되는 것을 특징으로 하는 데이타처리시스템.
제19항에 있어서, 상기 액세스 어드레스는 로우 어드레스인 것을 특징으로 하는 데이타처리시스템.
제19항에 있어서, 상기 메모리는 다이나믹 메모리 LSI인 것을 특징으로 하는 데이타처리시스템.