JPH0778106A - データ処理システム - Google Patents

データ処理システム

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JPH0778106A
JPH0778106A JP5223079A JP22307993A JPH0778106A JP H0778106 A JPH0778106 A JP H0778106A JP 5223079 A JP5223079 A JP 5223079A JP 22307993 A JP22307993 A JP 22307993A JP H0778106 A JPH0778106 A JP H0778106A
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address
dynamic memory
access
bank
memory
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Withdrawn
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JP5223079A
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English (en)
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Osamu Nishii
修 西井
Nobuyuki Hayashi
信幸 林
Noriharu Hiratsuka
憲晴 平塚
Tetsuhiko Okada
哲彦 岡田
Hiroshi Takeda
博 武田
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Priority to US09/641,913 priority patent/US6292867B1/en
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
    • G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison

Abstract

(57)【要約】 【目的】 プロセッサＬＳＩ（１００）とバンク分けさ
れたＤＲＡＭを含むシステムでＤＲＡＭのローアドレス
を省略する高速動作モードを使用する比率を高める。同
時に１００の外部論理量を最小化する。 【構成】 １００の内部に存在し、最近のローアドレス
を保持するレジスタ１０１、１０２をバンクに対応して
もつ。ローレジスタ１０１、１０２とアクセスアドレス
を比較し、各バンクで高速動作モードのチェックを行
う。 【効果】 各バンクについてローアドレスが変化しない
限りは高速動作モードが使用でき、例えばブロックコピ
ー処理で処理高速化の効果をもたらす。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ処理システムに関
し、特にマイクロプロセッサＬＳＩ、およびマイクロプ
ロセッサ周辺回路のうちメモリを制御する部分に関する
ものである。
【０００２】
【従来の技術】ダイナミックメモリは一般にはDRAM (Dy
namic Random Access Memory)と呼ばれる。典型的なダ
イナミックメモリLSIの仕様は「日立ICメモリデータブ
ック3 (DRAM, DRAMモジュール, 第445ページから第464
ページ」に記載されている。該文献のダイナミックメモ
リはA0-A9なる10本のアドレス入力端子を備えるが、そ
の入力端子を経由して与えるアドレスはロー／カラムと
多重化されている(第448ページ)。また該文献のリード
／ライトアクセスではロー、カラムの順にアドレスをダ
イナミックメモリLSIに与える必要があり(第454ペー
ジ)、その時の外部アドレス確定からのリードアクセス
時間は70ナノ秒である（1ナノ秒＝10の(-9)乗秒）。そ
れとは別に、高速ページモード(第461ページ)を用いる
と第1回目のロー、カラムアドレス転送の後、第2回目以
降のアクセスが同一ローアクセスに行われる限りはロー
アドレスの転送を省略でき、該第2回目以降の外部アド
レス確定からのリードアクセス時間は20ナノ秒と小さく
抑さえられる。
【０００３】従来のマイクロプロセッサ（以下単にプロ
セッサとよぶ）の有するDRAM制御機能の一例は「第4回
ホットチップス講演資料集, 第4.2.1ページから第4.2.1
2ページ, 1992年8月」(Hot Chips IV, pp. 4.2.1-4.2.1
2, Aug. 1992, held in Stanford Univ)に記載されてい
る。該講演資料集の第4.2.3ページにはプロセッサLSIと
2バンクのDRAMチップが直接接続されている図が記載さ
れている。また該講演資料集の第4.2.8ページのタイミ
ング図には"Check fast page cache-hit"(高速ページの
キャッシュヒット)なる記述があり、プロセッサ内部の
何らかのヒット条件でダイナミックメモリの高速ページ
モードを使用すると推測できる。この動作は例えば前回
のダイナミックメモリをアクセスした際のローアドレス
を記憶しておけば可能である。しかし、2バンクのDRAM
の用いられ方、また高速ページのキャッシュヒットと2
バンクのDRAMの関係については全く述べられていない。
【０００４】
【発明が解決しようとする課題】従来のプロセッサLSI
でプロセッサの端子のうちにダイナミックメモリのため
のロー／カラムと多重化されたアドレスを備えるものを
想定する。そのプロセッサLSIで行われたアクセスの例
を図2に示す。ただし図2で横方向は時間軸であるとし、
201はプロセッサのアクセス要求を、202はプロセッサの
ダイナミックアドレス端子A0-9を、203はダイナミック
メモリのロー・アドレス・ストローブ(RAS-n)信号を、2
04はダイナミックメモリのカラム・アドレス・ストロー
ブ(CAS-n)信号を示すものとする。また信号線の最後に
付した"-n"は負極性信号を示す。本アクセスは、例えば
ブロックコピー、すなわちある領域のメモリの内容を、
別の領域のメモリに複写する時に起こる。図2ではA000
番地から始まる領域を、7040番地から始まる領域に複写
する。ただし本願内、番地は16進数で表示する。また20
5は32ビットの物理アドレスの用いられ方を示す説明図
である。物理アドレスのビット(30〜31)がワード内アド
レスに、ビット(21〜29)がダイナミックメモリのカラム
アドレスに、ビット(11〜20)がダイナックメモリのロー
アドレスに割り当てられている。ビット(i)は左端をビ
ット0とした場合の第iビットを示す。その時に時間順に
動作を追っていくと、下記のようになる。 動作1:A000番地にリード。ローアドレス／カラムアドレ
スをダイナミックメモリに転送する。ローアドレスはア
ドレスのビット(11〜20)なので14となる。カラムアドレ
スははアドレスのビット(21〜29)なので0となる。 動作2:A004番地にリード。ローアドレスは前回のローア
ドレスと等しいのでダイナミックメモリへの転送を省略
する。カラムアドレスをダイナミックメモリに転送す
る。 動作3:7040番地にライト。ローアドレス／カラムアドレ
スをダイナミックメモリに転送する。 動作4:7044番地にリード。ローアドレスは前回のローア
ドレスと等しいのでダイナミックメモリへの転送を省略
する。カラムアドレスをダイナミックメモリに転送す
る。 続く4回のアクセスは同様の動作をするので省略する。
本例で示されたように、従来の技術例ではブロックコピ
ー処理でリード(ソース)側、ライト(デスティネーショ
ン)側のローアドレスが異なる時には、アクセスのソー
スとデスティネーションが切り替わるたびにダイナミッ
クメモリのローアドレスを省略する高速モードの使用が
できなくなるという問題点がある。
【０００５】本発明の目的はそのダイナミックメモリの
ローアドレスを省略する高速モードの使用ができなくな
るという問題点を解決することにある。
【０００６】本発明の他の目的はダイナミックメモリ用
の多重化されたアドレス端子をもたないプロセッサにお
いてダイナミックメモリのローアドレスを省略する高速
モードの使用を可能とし、同時にプロセッサLSIの外部
の論理量を最小にするためのプロセッサLSIの信号線イ
ンターフェースを提供することにある。
【０００７】本発明の他の目的は同期型ダイナミックメ
モリの動作モードに関する情報をプロセッサLSIから設
定でき、かつプロセッサLSIの外部の論理量を最小にす
るためのプロセッサLSIの信号線インターフェースを提
供することにある。
【０００８】
【課題を解決するための手段】本発明を用いるプロセッ
サの内部構成を図1に示す。図1の内容は詳しくは実施例
の項で説明する。本発明ではプロセッサLSI100内部に複
数のローアドレスレジスタ(レジスタ＝記憶部)101,102
をもつ。さらにアドレスの複数ビットのうち１ないし複
数の特定ビットを定める。その定めたビットを、以下バ
ンクビットと称する。該複数のローアドレスレジスタ10
1,102は各バンクに関する前回のアクセスローアドレス
を保持する。またダイナミックメモリはバンクビットに
よって複数のバンク分割され、1回のアクセスではひと
つのバンクのメモリがアクセスされる。プロセッサLSI
が外部にバスアクセスを発行する際に、該アクセスアド
レスのバンクビットを用いてローアドレスレジスタの出
力値101,102を選択したものとアクセスアドレスのロー
部分との比較を一致比較器107で行う。比較の結果113が
真なる時には、ダイナミックメモリLSIのローアドレス
送出を省略する動作を行う。
【０００９】
【作用】本発明を用いた情報処理装置のアクセスパタン
を図3に示す。301,114,117,116,305はそれぞれ図2での2
01-205に相当するものであり、説明は省略する。205に
示すように本例では32ビットの物理アドレスのうちビッ
ト(30〜31)が最下位2ビットがワード内アドレスに、ビ
ット(21〜29)がダイナミックメモリのカラムアドレス
に、ビット(20)がダイナミックメモリのバンクアドレス
に、ビット(9〜19)がダイナミックメモリのローアドレ
スに割り当てられている。115はバンクビットを示すプ
ロセッサLSI端子である。1回のアクセスではバンクビッ
トによって指定されるダイナミックメモリLSIだけがア
クセスされる。ダイナミックメモリは1回のアクセスで
はバンクビットによって分けられた部分のみがアクセス
される。そのメモリの構成の具体例については、実施例
の項で詳細に説明する。A000,A004番地のアクセス期間
中はバンク0に相当するダイナミックメモリLSIがアクセ
スされる。7040,7044番地のアクセス期間中はバンク1に
相当するダイナミックメモリLSIがアクセスされるが、
バンク0に相当するダイナミックメモリLSIはアクセスさ
れない。その後A008番地にリードする時、バンク0に相
当するダイナミックメモリLSIに関して前回とローアド
レスは等しいので、ローアドレスの転送が省略できる。
またその期間バンク1に相当するダイナミックメモリLSI
はアクセスされない。その後7048番地にリードする時、
バンク1に相当するダイナミックメモリLSIに関して前回
とローアドレスは等しいので、ローアドレスの転送が省
略できる。図3と図2を比較するとA008,7048番地へのア
クセスの時のローアドレス転送が省略できる。そのケー
スでのアクセス時間は先に述べたように短くてすみ、結
果として処理速度の向上に役立つものである。このブロ
ックコピー処理がさらに続く場合、ソース／デスティネ
ーションとも同一ローへのアクセスが続く限りは、高速
ページモードを使用し、ローアドレスの転送を省略でき
る。本発明のその他の目的に対する効果は、以下の実施
例を通じて説明する。
【００１０】
【実施例】本発明の実施例による情報処理装置のプロセ
ッサの例を図1に示す。100はプロセッサである。101、1
02はローアドレスレジスタ(レジスタ＝記憶部)である。
103、104はそれぞれ101、102の有効性を示すビットであ
りバリッド・ビット(ValidBit)とよぶ。105、106は選択
回路である。105は103と104の出力のいずれか1つを選択
し、選択結果を制御回路108に伝達する。106は101と102
の出力のいずれか1つを選択し、信号線112に出力する。
107はアクセス要求アドレス110のうちローアドレスと選
択回路106によって選択されたローアドレスレジスタ10
1、102の一方のローアドレスとを比較する一致比較器で
ある。108は制御回路である。109は選択回路である。プ
ロセッサ100は外部のダイナミックメモリにアクセスを
起こすときにはアクセス要求アドレス110のうちローア
ドレス、カラムアドレス部のいずれかを選択回路109を
用いて選択しダイナミックメモリ用アドレス端子A(0:1
0) (114)に出力する。制御回路108には、選択回路105の
バリッド・ビットの出力と、一致比較器107のローアド
レスの比較の出力信号113を入力する。また制御回路108
には、アドレスバス110のバンクビットの部分を入力す
る。また制御回路108はBANK(115)、 RAS-n (117) (-nは
負極性の信号を示す)、 CAS-n (116)の3つの外部端子の
信号値を出力する。32ビットの物理アドレスは図3に記
載したようにローアドレス、カラムアドレス、バンクア
ドレスが割り当てられている。プロセッサ100がアクセ
ス要求を起こしたときの処理の流れは、次のようにな
る。まず第1にプロセッサ内部の命令処理部とオペラン
ド処理部とからなるデータ処理部(関係は薄いので記載
しない)よりのアクセス要求信号が信号線111を経由して
制御回路108に伝えられる。同時にアドレスバスPA(0〜3
1) (110)を経由して要求アクセスアドレスが伝えられ
る。制御回路108は要求アドレスのうちバンクアドレス
(ビット20)を用いてローアドレスレジスタ101、 102の
出力の一方を選択回路106で選択する。またバンクアド
レスを用いてバリッド・ビット103、 104の一方も選択
回路105で選択する。選択回路106で選択されたローアド
レスが要求アドレスのロー部分と等しく、バリッド・ビ
ットが１であることをヒットすると称する。もしヒット
ならば該バンクに関して前回のアクセスと同一のローア
ドレスでアクセスすることになるので、そのときにはダ
イナミックメモリのローアドレスの送出を省略する動作
モードでダイナミックメモリをアクセスする。もしヒッ
トでないならば、第１にダイナミックメモリのローとカ
ラムの両方のアドレスを転送する動作モードでダイナミ
ックメモリをアクセスする。第２に要求アドレスのロー
部分を101、 102のうちバンクアドレスで選択される側
に登録し、同じ側のバリッド・ビット(103または104)を
1に書き換える。なお、バリッド・ビット103、 104は電
源投入後の初期状態では値0となっていて、電源投入後
の第1回目のアクセスで偶然ローアドレスが一致する場
合に誤ってヒットさせない機能を持つ。
【００１１】図4にプロセッサ100を含むシステム図を示
す。401、 402は同期型ダイナミックメモリLSIである。
プロセッサLSI 100の制御信号A(0:10) (114)、 BANK (1
15)、 RAS-n (117)、 CAS-n (116)は401、 402に接続さ
れている。ただし同期型ダイナミックメモリLSI401の内
部のメモリは403、 404と2バンク構成に分けられてお
り、メモリ404はBANK (115)＝0のとき、メモリ403はBAN
K (115)＝1のときアクセスされる。ただし信号線の0は
電位ローを、信号線の1は電位ハイを意味するものとす
る。BANK (115)信号が0のときにはインバータ (論理反
転器)407の出力に論理値1が発生し、バンク0メモリ制御
回路406に伝えられる。このことはバンク0メモリをアク
セスすることの指示に変換される。BANK (115)信号が1
のときにはバンク0メモリ制御回路405に論理値1が伝え
られる。このことはバンク1メモリをアクセスすること
の指示に変換される。その他にダイナミックメモリは次
の端子を有する。i/Ｏ0-7(409、410)は8ビットのデータ
入出力信号である。WE-n(411、412)は負極性の書き込み
指示信号であり、書き込み時に論理値0になる。CLK(41
3、414)はクロック入力端子である。CKE(415、 416)は
クロックイネーブル信号であり、クロックを内部に伝達
するかしないかを制御する。DQM(407)はアクセスマスク
信号であり、リードアクセス時にはデータ入出力信号i/
Ｏ0-7の出力イネーブルとして、ライトアクセス時には
クロック単位のライトイネーブル信号として機能する。
またダイナミックメモリ401、402には同期動作する場合
のいくつかの動作モードがある。それらはＲＡＳ遅延
（ＲＡＳからデータアクセスまでのクロックサイクル
数）、ＣＡＳ遅延（ＣＡＳからデータアクセスまでのク
ロックサイクル数）、バースト長（アドレスのカウント
アップが一周してもとに戻るまでの周期）である。これ
らのモード情報はRAS-n(117)、 CAS-n(116)、 WE-n(41
1)の3つがともに電位Ｌのときにアドレス端子A0-10を経
由して書かれる。
【００１２】図5にプロセッサ100を含む別のシステム図
の中のダイナミックメモリとその制御回路を示す。50
1、 503内のそれぞれはインバータ (論理反転器)であ
る。502内のそれぞれは2入力AND回路であり、入力値の
両方が1のときにのみ、出力値が1になる。504はバンク0
のダイナミックメモリであり、505はバンク1のダイナミ
ックメモリである。506、 507はそれぞれバンク0のダイ
ナミックメモリ504の負極性のローアドレスストロー
ブ、カラムアドレスストローブ信号である。508、 509
はそれぞれバンク1のダイナミックメモリ505の負極性の
ローアドレスストローブ、カラムアドレスストローブ信
号である。信号BANK (115)が0のときにはRAS-n(117)、
CAS-n(116) 上に現れる負極性のパルス(図3の303、 304
を参照されたい)は、それぞれ506、 507に伝えられ、50
8、 509には伝えられない。結果としてバンク0のダイナ
ミックメモリ504がアクセスされる。BANK (115)が1のと
きにはRAS-n(117)、 CAS-n(116) 上に現れる負極性のパ
ルスは、それぞれ508、 509に伝えられ、506、 507には
伝えられない。結果としてバンク1のダイナミックメモ
リ505がアクセスされる。
【００１３】本発明を用いた別のプロセッサの例を図6
に示す。600はプロセッサである。601-608、 610、 611
-613は図１の101-108、 110、 111-113と同様のもので
できているので、説明は省略する。プロセッサ600はダ
イナミックメモリ用にロー／カラムが多重化されたアド
レス端子を有せず、ローアドレスとカラムアドレスとを
含む32ビットのアドレス端子A(0:31) (614)を有する。6
15は２入力選択器でありアクセス要求アドレス610かレ
ジスタ617のいずれかを選択してアドレス端子A(0:31)
(614)に出力する。616はLSIの出力バッファであり、そ
の入力と出力の論理値は同一である。２入力選択器615
がアクセス要求アドレス610を選択する場合は、図１で
説明した動作と類似している。以下アクセス要求アドレ
ス610を選択する場合について説明する。プロセッサ600
がアクセス要求を起こしたときの処理の流れは次のよう
になる。まず第1にプロセッサ内部の命令処理部とオペ
ランド処理部とを含む処理部よりアクセス要求信号が信
号線611を経由して制御回路608に伝えられる。同時にア
ドレスバスPA(0:31) (610)を経由してアクセスアドレス
が伝えられる。制御論理608は要求アドレスのうちバン
クアドレスを用いてローアドレスレジスタ601、 602の
出力の一方を選択する。またバンクアドレスを用いてバ
リッド・ビット603、 604の一方を選択回路605により選
択する。もしヒットならば制御回路608は出力端子SAR
(609)を1にする。SARは同一ロー領域へのアクセスを意
味する出力信号である。またヒットの定義は図1の説明
での定義と同じである。もしヒットでないならば制御回
路608はSAR (609)を0にする。また601、 602、603、 60
4への情報の登録をプロセッサ100の例と同様に行う。プ
ロセッサLSI600の外部回路ではSAR (609)が1なることを
検出して、ダイナミックメモリのローアドレスの送出を
省略する高速動作モードを使用することができる。
【００１４】プロセッサLSI600ではプロセッサLSI100と
異なりバンクビットの位置が固定されていない。バンク
ビットの選択方法に関する部分の構成図を図７に示す。
図７の中で601、 602、 606、 608、 612はすでに説明
済みであるので新たな説明は省略する。図７の２入力選
択器606はバンクビット制御信号703によって制御され
る。702は２１入力選択器であり、入力信号704、 705、
…、 706、 707のうちの１つを制御論理608からの制御
信号701に従いバンクビット制御信号703に出力する。な
お、704、 705、 706、 707は図6のアドレスバス610の
要求アドレスPA(0:31)の個別のアドレス信号である。プ
ロセッサ600では特定の命令を使用することによって制
御信号701を任意に設定することができる。以上を総合
すると要求アドレスのうちのビット位置0から20の間の
任意のビットをバンクアドレスとして使用することが可
能となる。次いで、図６の２入力選択器615がレジスタ6
17を選択する場合について説明する。レジスタ617には
同期型ダイナミックメモリの動作モード（ＲＡＳ遅延、
ＣＡＳ遅延、バースト長）の情報が設定される。プロセ
ッサ600で特定の命令を実行することによって２入力選
択器615はレジスタ617を選択し、アドレス端子A(0:31)
(614)に出力する。適切な外部回路と組み合わせること
によってプロセッサ600の外部に接続された同期型ダイ
ナミックメモリの動作モード設定動作が達成される。
【００１５】図８にプロセッサLSI600を用いた情報処理
装置の構成図を示す。図８を大別するとプロセッサLSI6
00、外部回路コントロールLSI801、同期型ダイナミック
メモリを用いる主記憶LSI402からなる。まずプロセッサ
LSI600のアドレス信号614の伝達経路について説明す
る。アドレス信号614は外部回路コントロールLSI801に
入力して、まずアドレスレジスタ802に格納される。805
はアドレスのうち主記憶LSI402のローアドレス、806は
主記憶LSI402カラムアドレスである。２入力選択器803
で805、806のいずれかが選択されシステムアドレスバス
811に送られる。システムアドレスバス811のアドレスは
さらに主記憶LSI402のアドレス端子へ転送される。ま
た、アドレスレジスタ802のアドレスのうち上位アドレ
ス807はアドレスデコ−ダ814でデコードされ、デコード
の結果は主記憶LSI402のチップセレクト端子813へ伝達
される。812は32ビットのシステムデータバスであり、
プロセッサLSI600と主記憶LSI402のデータ授受は812を
介して行われる。なお、LSI402のデータ端子は8ビット
幅なので32ビットのデータ授受を行うために本装置は最
小で4つのLSI402を含む。外部回路コントロールLSI801
の中にアクセス要求管理論理804がある。804はアクセス
に関する状態を管理するものである。プロセッサLSI600
からアクセス要求管理論理804にアクセス要求信号808
と、同一アドレス指示信号609、ダイナミックメモリの
動作モード設定要求信号815が伝達される。信号815が論
理値０のときのアクセス要求管理論理804の動作は次の
ようになる。第1にアクセス要求が信号808にあり、同一
アドレス指示信号609が論理値0のときには、RAS-n(809)
を主記憶LSI402に対して発行し、同時にローアドレス80
5をシステムアドレスバス811に与える。続いてCAS-n(80
9)を主記憶LSI402に対して発行し、同時にカラムアドレ
ス805をシステムアドレスバス811に与える。第２にアク
セス要求が信号808にあり、同一アドレス指示信号が論
理値1のときには、第1のケ−スと比較してRAS-n(809)と
ローアドレス805の発行を省略する。プロセッサ600で先
に述べた特定の命令(レジスタ617の説明のところで述べ
た命令)を実行すると動作モード設定要求信号815が論理
値1になる。信号815が論理値０のとき、アクセス要求管
理論理804ではRAS-n(809)、CAS-n(810)、WE-n(816)をみ
な電位Ｌに設定する。またそれと同時に動作モードレジ
スタ617の値がシステムアドレスバス811を経由して主記
憶LSI402に伝達される。こうして主記憶LSI402の動作モ
ードの設定処理が達成される。この処理は電源オンの初
期処理、またリセット時に行われる。プロセッサ600が
動作モード設定要求信号815を備えるため主記憶LSI402
の動作モードの設定処理起動信号を生成する信号を作成
するため従来必要とされる論理、例えばアドレスデコー
ド論理が不要となる。
【００１６】本発明は上記の具体的な実施例に限定され
るものではなく、その技術思想の範囲内で種々の変形が
可能である。例えば、ローアドレスレジスタの数とダイ
ナミックメモリのバンク数は2であるが、このレジスタ
の数とバンク数を4、 8、 ... と増加させることもでき
る。またローアドレスレジスタ、一致比較器は必ずしも
プロセッサLSIの中に存在する必要はなく、プロセッサL
SI外部で、例えば外部回路コントロールLSI801で本実施
例と同等の処理を行うことも可能である。
【００１７】本発明の実施例によれば、ブロックコピー
処理のような場合、ソース／デスティネーションのそれ
ぞれについてローアドレスレジスタに保持することによ
り、ローアドレスの転送を省略するダイナミックメモリ
の高速動作モードの使用ができる。また、本発明の実施
例では、ローアドレスのヒット情報609をプロセッサLSI
600の出力信号として備えることにより、ダイナミック
メモリのために多重化されていないアドレス端子をもつ
プロセッサで、かつプロセッサLSIの外部論理量を最小
にしてローアドレスの転送を省略するダイナミックメモ
リの高速動作モードの使用を可能にしている。また、本
発明の実施例では、プロセッサ600が動作モード設定要
求信号815を備えることにより、主記憶LSI402の動作モ
ードの設定処理起動信号を生成する信号を作成するため
従来必要とされる論理、例えばアドレスデコード論理が
不要とすることができる。
【００１８】
【発明の効果】ダイナミックメモリのアドレス情報の転
送を省略する高速モードの使用ができなくなるという問
題点を解決することができる。
【図面の簡単な説明】
【図１】本発明を用いた情報処理装置のプロセッサＬＳ
Ｉの構成図である。
【図２】従来の情報処理装置でのアクセスのパタン(時
間変化)である。
【図３】本発明を用いた情報処理装置でのアクセスのパ
タン(時間変化)である。
【図４】２バンク構成の同期型ダイナミックメモリを含
むシステム図である。
【図５】本発明を用いた情報処理装置でのダイナミック
メモリとその制御回路である。
【図６】本発明を用いた別の情報処理装置のプロセッサ
ＬＳＩの構成図である。
【図７】図６に示したプロセッサのバンク選択回路およ
びバンクビット選択回路である。
【図８】図６に示したプロセッサを用いた情報処理装置
の構成図である。
【符号の説明】
100…プロセッサLSI、101、102…ローアドレスレジスタ
（記憶部）、103、104…バリッド・ビット、105、106…
選択回路、107…一致比較器、108…制御回路、109…選
択回路、110…アドレスバス、111…アクセス要求信号、
112…選択されたローアドレス、113…比較結果、114…
ダイナミックメモリ用アドレス端子、115…バンク制御
信号、116…ロー・アドレス・ストローブ信号、117…カ
ラム・アドレス・ストローブ信号、201…プロセッサの
アクセス要求、202…ダイナミックメモリ用アドレス信
号、203…ロー・アドレス・ストローブ信号、204…カラ
ム・アドレス・ストローブ信号、205…物理アドレスの
アドレス割り当て図、301…プロセッサのアクセス要
求、302…ダイナミックメモリ用アドレス信号、303…ロ
ー・アドレス・ストローブ信号、304…カラム・アドレ
ス・ストローブ信号、305…物理アドレスのアドレス割
り当て図、306…バンク制御信号、401、402…２バンク
構成の同期型ダイナミックメモリ、403、404…メモリ、
405、406…メモリのアクセス制御回路、407…インバー
タ（論理反転器）、408…入出力データマスク制御信
号、409、410…データ端子、411、412…ライト（書き込
み）イネーブル信号、413、414…クロック信号、415、4
16…クロックイネーブル信号、501、503…インバータ
（論理反転器）、502…２入力ＡＮＤゲート、504、505
…ダイナミックメモリ、506、508…ロー・アドレス・ス
トローブ信号、507、509…カラム・アドレス・ストロー
ブ信号、600…プロセッサLSI、601、602…ローアドレス
レジスタ、603、604…バリッド・ビット、605、606、61
5…選択回路、607…一致比較器、608…制御回路、609…
同一ロー領域指示信号、610…アドレスバス、611…アク
セス要求信号、612…選択されたローアドレス、613…比
較結果、614…アドレス端子、616…出力バッファ、617
…ダイナミックメモリの動作モードレジスタ、701…バ
ンクビットのビット位置選択信号、702…選択回路、703
…バンクビット信号、704、705、706、707…要求アドレ
スの個別ビット信号線、801…外部回路コントロールLS
I、802…アドレスレジスタ、803…選択回路、804…アク
セス要求管理論理、805…ローアドレス、806…カラムア
ドレス、807…上位アドレス、808…アクセス要求信号、
809…ローアドレスストローブ信号、810…カラムアドレ
スストローブ信号、811…システムアドレスバス、812…
システムデータバス、813…チップセレクト信号、814…
アドレスデコ…ダ、815…同期型ダイナミックメモリの
動作モード設定要求信号、８１６…ライト（書き込み）
イネーブル信号。
フロントページの続き (72)発明者 岡田 哲彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 武田 博 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】データ処理部と、 メモリと、 最近のアクセスアドレスを保持する複数のアドレスレジ
    スタと、 現在のアクセスアドレスの中の特定のビット情報を用い
    上記複数のアドレスレジスタの１つを選択する選択手段
    と、 上記データ処理部が外部にバスアクセスを発行する際
    に、該バスアクセスのアクセスアドレスと上記特定のビ
    ット情報に従って上記選択手段によって選択された上記
    アドレスレジスタの内容とを比較する比較手段とを具備
    してなり、 上記比較手段による比較の結果が真なる時に上記メモリ
    へのアクセスアドレスの送出を省略する動作を行うこと
    を特徴とするデータ処理システム。
  2. 【請求項２】上記メモリは複数のバンクに分割されてア
    クセスされるダイナミックメモリであり、 上記特定のビット情報は上記複数のバンクのひとつを指
    定するバンクビットであり、 上記比較手段の上記比較の結果は上記複数のバンクに分
    割された上記ダイナミックメモリに伝達され、 上記省略されるアクセスアドレスは上記ダイナミックメ
    モリのローアドレスであることを特徴とする請求項１に
    記載のデータ処理システム。
  3. 【請求項３】上記データ処理部と、上記複数のアドレス
    レジスタと、上記選択手段とはプロセッサＬＳＩの内部
    に含まれたことを特徴とする請求項１に記載のデータ処
    理システム。
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