JPH0642263B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPH0642263B2 JPH0642263B2 JP59248109A JP24810984A JPH0642263B2 JP H0642263 B2 JPH0642263 B2 JP H0642263B2 JP 59248109 A JP59248109 A JP 59248109A JP 24810984 A JP24810984 A JP 24810984A JP H0642263 B2 JPH0642263 B2 JP H0642263B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- data
- register
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
- Document Processing Apparatus (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、データ処理技術さらにマイクロプロセッサ
に適用して特に有効な技術に関する。
に適用して特に有効な技術に関する。
［背景技術］ マイクロコンピュータ・システムは、マイクロプロセッ
サと、ＲＯＭ（リード・オンリ・メモリ）やＲＡＭ（ラ
ンダム・アクセス・メモリ）などの記憶装置と、入出力
インタフェース（Ｉ／Ｏ）等により構成される。この場
合、ＲＡＭとしてはスタティック型のものを用いるより
もダイナミック型のものを用いた方が、システムを安価
に構成できるというメリットがある。
サと、ＲＯＭ（リード・オンリ・メモリ）やＲＡＭ（ラ
ンダム・アクセス・メモリ）などの記憶装置と、入出力
インタフェース（Ｉ／Ｏ）等により構成される。この場
合、ＲＡＭとしてはスタティック型のものを用いるより
もダイナミック型のものを用いた方が、システムを安価
に構成できるというメリットがある。
しかるに、ダイナミック型ＲＡＭにおいては、アドレス
がマルチプレクス方式が採用され、またリフレッシュ動
作が必要とされるのでその制御がＲＯＭやスタテイック
型ＲＡＭに比べて面倒である。そのため、従来のマイク
ロプロセッサは、専らＲＯＭやスタテイック型ＲＡＭを
直接アクセスできるように構成されており、ダイナミッ
ク型ＲＡＭを用いてシステムを構成する場合には、マイ
クロプロセッサから出力されるクロック信号や制御信号
に基づいて、ダイナミック型ＲＡＭを動作させるのに必
要な▲▼（行アドレス・ストローブ）信号や▲
▼（列アドレス・ストローブ）信号とともにリフレ
ッシュタイミングを示す信号▲▼を形成する回
路等の複雑な外付け回路を設けなければならなかった
（ＣＱ出版社発行「マイクロコンピュータ」１９８２年
Ｎｏ．６，第８７頁〜第８９頁参照）。
がマルチプレクス方式が採用され、またリフレッシュ動
作が必要とされるのでその制御がＲＯＭやスタテイック
型ＲＡＭに比べて面倒である。そのため、従来のマイク
ロプロセッサは、専らＲＯＭやスタテイック型ＲＡＭを
直接アクセスできるように構成されており、ダイナミッ
ク型ＲＡＭを用いてシステムを構成する場合には、マイ
クロプロセッサから出力されるクロック信号や制御信号
に基づいて、ダイナミック型ＲＡＭを動作させるのに必
要な▲▼（行アドレス・ストローブ）信号や▲
▼（列アドレス・ストローブ）信号とともにリフレ
ッシュタイミングを示す信号▲▼を形成する回
路等の複雑な外付け回路を設けなければならなかった
（ＣＱ出版社発行「マイクロコンピュータ」１９８２年
Ｎｏ．６，第８７頁〜第８９頁参照）。
このように、従来のマイクロプロセッサは、ダイナミッ
ク型ＲＡＭを用いるとシステム設計が面倒になるととも
に、システムの実装面積も大きくなってしまうという問
題点があった。
ク型ＲＡＭを用いるとシステム設計が面倒になるととも
に、システムの実装面積も大きくなってしまうという問
題点があった。
なお、従来のマイクロプロセッサには、ダイナミック型
ＲＡＭのリフレッシュ・アドレスを発生するリフレッシ
ュ・カウンタを内蔵したものがあるが、そのようなマイ
クロプロセッサにあっても▲▼信号や▲▼
信号は、外付け回路で作ってやらなければならない。
ＲＡＭのリフレッシュ・アドレスを発生するリフレッシ
ュ・カウンタを内蔵したものがあるが、そのようなマイ
クロプロセッサにあっても▲▼信号や▲▼
信号は、外付け回路で作ってやらなければならない。
［発明の目的］ この発明の目的は、ダイナミック型ＲＡＭを使用したシ
ステムの設計を容易にし、かつそのシステムの実装面積
を低減できるようなマイクロプセッサを提供することに
ある。
ステムの設計を容易にし、かつそのシステムの実装面積
を低減できるようなマイクロプセッサを提供することに
ある。
この発明の他の目的は、使用するダイナミック型ＲＡＭ
の容量や個数あるいは、アドレス空間上でのダイナミッ
クＲＡＭ領域の位置などをある程度自由に変えられるよ
うな汎用性の高いマイクロプロセッサを提供することに
ある。
の容量や個数あるいは、アドレス空間上でのダイナミッ
クＲＡＭ領域の位置などをある程度自由に変えられるよ
うな汎用性の高いマイクロプロセッサを提供することに
ある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、マイクロプロセッサ内部に、ダイナミック型
ＲＡＭのアクセスはスタティック型ＲＡＭ（若しくはＲ
ＯＭ）のアクセスかを指定するレジスタを設け、このレ
ジスタの内容に応じてアドレスの出力形式を変更できる
ように構成することにより、スタテイック型ＲＡＭはも
ちろんダイナミック型ＲＡＭを直接アクセスすることが
可能になり、システム設計を容易にし、かつシステムの
実装面積を低減させる。
ＲＡＭのアクセスはスタティック型ＲＡＭ（若しくはＲ
ＯＭ）のアクセスかを指定するレジスタを設け、このレ
ジスタの内容に応じてアドレスの出力形式を変更できる
ように構成することにより、スタテイック型ＲＡＭはも
ちろんダイナミック型ＲＡＭを直接アクセスすることが
可能になり、システム設計を容易にし、かつシステムの
実装面積を低減させる。
また、上記レジスタに、使用するダイナミックＲＡＭの
アドレス範囲および容量すなわちアドレス信号のビット
数を指定するレジスタを設けることにより、使用するダ
イナミック型ＲＡＭの容量や個数をある程度自由に変え
られるような汎用性の高いマイクロプロセッサを提供す
るものである。
アドレス範囲および容量すなわちアドレス信号のビット
数を指定するレジスタを設けることにより、使用するダ
イナミック型ＲＡＭの容量や個数をある程度自由に変え
られるような汎用性の高いマイクロプロセッサを提供す
るものである。
［実施例］ 第１図は、本発明を１６ビット・マイクロプロセッサに
適用した場合の一実施例を示す。同図において、鎖線Ａ
で囲まれた部分は、公知の半導体製造技術により、単結
晶シリコンのような一枚の半導体基板上において形成さ
れる。
適用した場合の一実施例を示す。同図において、鎖線Ａ
で囲まれた部分は、公知の半導体製造技術により、単結
晶シリコンのような一枚の半導体基板上において形成さ
れる。
第１図において、回路符号ＣＰＵで示されているのは、
マイクロプロセッサ部である。このマイクロプロセッサ
部ＣＰＵは、その詳細を図示していないが、例えば演算
論理ユニットとプログラム・カウンタやスタック・ポイ
ンタ、ステータス・レジスタのような専用レジスタおよ
びワークエリアとして使用される汎用レジスタ群とから
なる実行ユニットＥＸＥＣと、図示しない外部のメモリ
から読み出されたマクロプログラムの命令が順次に入力
される命令レジスタと各マクロ命令に対応したマイクロ
命令が格納されたマイクロＲＯＭ等からなる制御部ＣＯ
ＮＴとによって構成されている。
マイクロプロセッサ部である。このマイクロプロセッサ
部ＣＰＵは、その詳細を図示していないが、例えば演算
論理ユニットとプログラム・カウンタやスタック・ポイ
ンタ、ステータス・レジスタのような専用レジスタおよ
びワークエリアとして使用される汎用レジスタ群とから
なる実行ユニットＥＸＥＣと、図示しない外部のメモリ
から読み出されたマクロプログラムの命令が順次に入力
される命令レジスタと各マクロ命令に対応したマイクロ
命令が格納されたマイクロＲＯＭ等からなる制御部ＣＯ
ＮＴとによって構成されている。
実行ユニットＥＸＥＣは、制御部ＣＯＮＴから出力され
る制御信号によって、適当な順序をもって動作される。
これにより、所望のデータ処理が実行される。制御部Ｃ
ＯＮＴには、割込み信号やリセット信号が供給される外
部端子群ＣＴが結合されている。
る制御信号によって、適当な順序をもって動作される。
これにより、所望のデータ処理が実行される。制御部Ｃ
ＯＮＴには、割込み信号やリセット信号が供給される外
部端子群ＣＴが結合されている。
マイクロプロセッサ部ＣＰＵの動作タイミングの制御の
ために、発振回路ＯＳＣとクロック発生回路ＣＰＧとが
設けられている。発振回路ＯＳＣは、外部端子ＸＴ１と
ＸＴ２との間に結合される水晶振動子もしくはセラミッ
ク振動子のような回路素子によってその発振周波数が決
定される。クロック発生回路ＣＰＧは、発振回路ＯＳＣ
の発振出力を受け、それを適当に分周することによっ
て、システムクロックφを形成する。
ために、発振回路ＯＳＣとクロック発生回路ＣＰＧとが
設けられている。発振回路ＯＳＣは、外部端子ＸＴ１と
ＸＴ２との間に結合される水晶振動子もしくはセラミッ
ク振動子のような回路素子によってその発振周波数が決
定される。クロック発生回路ＣＰＧは、発振回路ＯＳＣ
の発振出力を受け、それを適当に分周することによっ
て、システムクロックφを形成する。
この実施例では、上記マイクロプロセッサ部ＣＰＵと同
一の半導体基板上にダイナミック型ＲＡＭのリフレッシ
ュ・アドレスを発生するリフレッシュ・カウンタＲＣ
と、このリフレッシュ・カウンタＲＣまたは上記実行ユ
ニットＥＸＥＣから出力されるアドレスのいずれか一方
を選択的に通過させるアドレス・マルチプレクサＭＰＸ
およびこのアドレス・マルチプレクサＭＰＸの動作を制
御するコントロール信号発生回路ＣＳＧとが設けられて
いる。
一の半導体基板上にダイナミック型ＲＡＭのリフレッシ
ュ・アドレスを発生するリフレッシュ・カウンタＲＣ
と、このリフレッシュ・カウンタＲＣまたは上記実行ユ
ニットＥＸＥＣから出力されるアドレスのいずれか一方
を選択的に通過させるアドレス・マルチプレクサＭＰＸ
およびこのアドレス・マルチプレクサＭＰＸの動作を制
御するコントロール信号発生回路ＣＳＧとが設けられて
いる。
上記リフレッシュ・カウンタＲＣは、システムの動作ク
ロック信号φによって動作され、約２ｍ秒に１回ずつリ
フレッショのタイミングを示す同期信号▲▼を
出力する。リフレッシュカウンタＲＣは、また同期信号
▲▼の周期内において、ダイナミック型ＲＡＭ
の各行をアクセスさせるようなアドレス信号を形成す
る。同期信号▲▼は、マイクロプロセッサ部Ｃ
ＰＵとコントロール信号発生回路ＣＳＧに対供給され
る。
ロック信号φによって動作され、約２ｍ秒に１回ずつリ
フレッショのタイミングを示す同期信号▲▼を
出力する。リフレッシュカウンタＲＣは、また同期信号
▲▼の周期内において、ダイナミック型ＲＡＭ
の各行をアクセスさせるようなアドレス信号を形成す
る。同期信号▲▼は、マイクロプロセッサ部Ｃ
ＰＵとコントロール信号発生回路ＣＳＧに対供給され
る。
同期信号▲▼が発生されると、マイクロプロセ
ッサ部ＣＰＵは、アドレスバスＡ−ＢＵＳをアクセスす
るのを禁止される。これとともに、コントロール信号発
生回路ＣＳＧからアドレス・マルチプレクサＭＰＸに対
して切換え制御信号が供給される。この切換え制御信号
によって、マルチプレクサＭＰＸは、アドレスバスＡ−
ＢＵＳ上のアドレス信号の代わりに、リフレッシュ・カ
ウンタＲＣから供給されるリフレッシュ・アドレスを通
過させ、アドレスバッファＡ−ＢＦＦを介して外部アド
レスバスへ出力させるようになっている。
ッサ部ＣＰＵは、アドレスバスＡ−ＢＵＳをアクセスす
るのを禁止される。これとともに、コントロール信号発
生回路ＣＳＧからアドレス・マルチプレクサＭＰＸに対
して切換え制御信号が供給される。この切換え制御信号
によって、マルチプレクサＭＰＸは、アドレスバスＡ−
ＢＵＳ上のアドレス信号の代わりに、リフレッシュ・カ
ウンタＲＣから供給されるリフレッシュ・アドレスを通
過させ、アドレスバッファＡ−ＢＦＦを介して外部アド
レスバスへ出力させるようになっている。
また、上記リフレッシュ・カウンタＲＣからコントロー
ル信号発生回路ＣＳＧへ供給される同期信号は、外部に
対しリフレッシュ・タイミングを示す信号▲▼
として出力されるようになっている。
ル信号発生回路ＣＳＧへ供給される同期信号は、外部に
対しリフレッシュ・タイミングを示す信号▲▼
として出力されるようになっている。
この実施例に従うと、特に制限されないが、外部アドレ
ス端子ＡＴに複数種類のメモリを同時に結合させること
ができるようにするためと、各メモリに対応されるべき
複数のアドレス空間、各メモリの属性を示すデータとが
設定される。
ス端子ＡＴに複数種類のメモリを同時に結合させること
ができるようにするためと、各メモリに対応されるべき
複数のアドレス空間、各メモリの属性を示すデータとが
設定される。
特に制限されないが、複数のアドレス空間の識別のため
に、２つのアドレス設定レジスタＡＲ１，ＡＲ２と、こ
のアドレス設定レジスタＡＲ１およびＡＲ２の内容と上
記マイクロプロセッサ部ＣＰＵからアドレスバスＡ−Ｂ
ＵＳ上に出力されたアドレスとをそれぞれ比較し、その
大小を判定する２つの端回路ＣＯＭＰ１，ＣＯＭＰ
２と、この２つの比較回路ＣＯＭＰ１とＣＯＭＰ２の出
力状態からアドレスバスＡ−ＢＵＳ上のアドレス信号が
どのアドレス範囲に入っている判定する判定回路ＤＣＤ
とが設けられている。アドレス設定レジスタＡＲ１およ
びＡＲ２のそれぞれは、マイクロプロセッサ部ＣＰＵに
よって、データバスＤ−ＢＵＳを介してアドレスデータ
が書き込まれる。アドレス設定レジスタＡＲ１およびＡ
Ｒ２のそれぞれの内容は、またデータバスＤ−ＢＵＳを
介して読出し可能とされている。
に、２つのアドレス設定レジスタＡＲ１，ＡＲ２と、こ
のアドレス設定レジスタＡＲ１およびＡＲ２の内容と上
記マイクロプロセッサ部ＣＰＵからアドレスバスＡ−Ｂ
ＵＳ上に出力されたアドレスとをそれぞれ比較し、その
大小を判定する２つの端回路ＣＯＭＰ１，ＣＯＭＰ
２と、この２つの比較回路ＣＯＭＰ１とＣＯＭＰ２の出
力状態からアドレスバスＡ−ＢＵＳ上のアドレス信号が
どのアドレス範囲に入っている判定する判定回路ＤＣＤ
とが設けられている。アドレス設定レジスタＡＲ１およ
びＡＲ２のそれぞれは、マイクロプロセッサ部ＣＰＵに
よって、データバスＤ−ＢＵＳを介してアドレスデータ
が書き込まれる。アドレス設定レジスタＡＲ１およびＡ
Ｒ２のそれぞれの内容は、またデータバスＤ−ＢＵＳを
介して読出し可能とされている。
２つのアドレス設定レジスタＡＲ１およびＡＲ２によっ
て、全体のメモリ空間は、３つに分割することができる
ようになる。特に制限されないが、アドレス設定レジス
タＡＲ１のアドレスデータが、第２アドレス空間の先頭
アドレスを意味し、アドレス設定レジスタＡＲ２のそれ
は、第３アドレス空間の先頭アドレスを意味するように
される。
て、全体のメモリ空間は、３つに分割することができる
ようになる。特に制限されないが、アドレス設定レジス
タＡＲ１のアドレスデータが、第２アドレス空間の先頭
アドレスを意味し、アドレス設定レジスタＡＲ２のそれ
は、第３アドレス空間の先頭アドレスを意味するように
される。
すなわち、レジスタＡＲ１のデータによって、第１アド
レス空間と第２アドレス空間との境界が識別可能にさ
れ、レジスタＡＲ２のそれによって、第２アドレス空間
と第３アドレス空間との境界が識別可能にされる。
レス空間と第２アドレス空間との境界が識別可能にさ
れ、レジスタＡＲ２のそれによって、第２アドレス空間
と第３アドレス空間との境界が識別可能にされる。
例えば、アドレス設定レジスタＡＲ１およびＡＲ２のア
ドレスデータが、それぞれ１６進数で“４００００
０”，“Ｂ０００００”であるなら、第１アドレス空間
は、“００００００”から“３ＦＦＦＦＦ”までのアド
レス範囲とされ、第２アドレス空間は、“４００００
０”から“ＡＦＦＦＦＦ”までの範囲とされる。同様
に、第３アドレス空間は、“Ｂ０００００”から“ＦＦ
ＦＦＦＦ”までの範囲とされる。
ドレスデータが、それぞれ１６進数で“４００００
０”，“Ｂ０００００”であるなら、第１アドレス空間
は、“００００００”から“３ＦＦＦＦＦ”までのアド
レス範囲とされ、第２アドレス空間は、“４００００
０”から“ＡＦＦＦＦＦ”までの範囲とされる。同様
に、第３アドレス空間は、“Ｂ０００００”から“ＦＦ
ＦＦＦＦ”までの範囲とされる。
上記アドレス設定レジスタＡＲ１，ＡＲ２に設定された
アドレスにより分割される３つのアドレス空間もしくは
範囲に対応して、それぞれそのアドレス範囲に対応され
るメモリの属性を示すデータが書き込まれるＢ０〜Ｂ２
を含むレジスタ（以下コンフィグレーション・レジスタ
と称する）ＣＲ１〜ＣＲ３が設けられている。
アドレスにより分割される３つのアドレス空間もしくは
範囲に対応して、それぞれそのアドレス範囲に対応され
るメモリの属性を示すデータが書き込まれるＢ０〜Ｂ２
を含むレジスタ（以下コンフィグレーション・レジスタ
と称する）ＣＲ１〜ＣＲ３が設けられている。
これらのコンフィグレーション・レジスタＣＲ１〜ＣＲ
３において、ビットＢ０は、外付けされるメモリのアド
レス指定方式に対応されたデータが書き込まれ、ビット
Ｂ１およびＢ２は、外付けされるメモリの記憶容量に対
応するデータが書き込まれる。
３において、ビットＢ０は、外付けされるメモリのアド
レス指定方式に対応されたデータが書き込まれ、ビット
Ｂ１およびＢ２は、外付けされるメモリの記憶容量に対
応するデータが書き込まれる。
すなわち、ビットＢ０は、ダイナミック型ＲＡＭのよう
なアドレスマルチプレクス方式のメモリ、すなわちロウ
系アドレスとカラム系アドレスのような２種類のアドレ
スデータが時分割的に供給されるべきメモリのときに、
“１”にされ、ＲＯＭセスタテイックＲＡＭのような２
種類のアドレスデータが同時に供給されるべきメモリの
ときに、“０”にされる。
なアドレスマルチプレクス方式のメモリ、すなわちロウ
系アドレスとカラム系アドレスのような２種類のアドレ
スデータが時分割的に供給されるべきメモリのときに、
“１”にされ、ＲＯＭセスタテイックＲＡＭのような２
種類のアドレスデータが同時に供給されるべきメモリの
ときに、“０”にされる。
ビットＢ１およびＢ２からなる２ビットは、４種類の記
憶容量と対応される。例えば、ビットＢ１およびＢ２の
組合せ“００”，“０１”，“１０”および“１１”
は、１６ｋビット、６４ｋビット、２５６ｋビットおよ
び１Ｍビットの記憶容量とそれぞれ対応される。
憶容量と対応される。例えば、ビットＢ１およびＢ２の
組合せ“００”，“０１”，“１０”および“１１”
は、１６ｋビット、６４ｋビット、２５６ｋビットおよ
び１Ｍビットの記憶容量とそれぞれ対応される。
これによって、例えば、上記アドレス設定レジスタＡＲ
１とＡＲ２が、それぞれ１６進数で“４０００００”と
“Ｂ０００００”に設定され、かつコンフィグュレーシ
ョン・レジスタＣＲ１〜ＣＲ３のビットＢ０がそれぞれ
「０」，「１」，「０」に設定された場合を考える。た
だし、ここでビットＢ０の「０」はダイナミック型ＲＡ
Ｍ以外のアドレス範囲であることを、またビットＢ０の
「１」はダイナミック型ＲＡＭのアドレス範囲であるこ
とを示しているものとする。すると、このようなレジス
タの設定により、第２図に示すように、アドレス“００
００００”〜“３ＦＦＦＦＦ”は、スタティック型ＲＡ
ＭもしくはＲＯＭのアドレス領域で、アドレス“４００
０００”〜“ＡＦＦＦＦＦ”はダイナミック型ＲＡＭの
アドレス領域、またアドレス“Ｂ０００００”〜“ＦＦ
ＦＦＦＦ”はＲＯＭもしくはスタティック型ＲＡＭのア
ドレス領域であることを設定できる。
１とＡＲ２が、それぞれ１６進数で“４０００００”と
“Ｂ０００００”に設定され、かつコンフィグュレーシ
ョン・レジスタＣＲ１〜ＣＲ３のビットＢ０がそれぞれ
「０」，「１」，「０」に設定された場合を考える。た
だし、ここでビットＢ０の「０」はダイナミック型ＲＡ
Ｍ以外のアドレス範囲であることを、またビットＢ０の
「１」はダイナミック型ＲＡＭのアドレス範囲であるこ
とを示しているものとする。すると、このようなレジス
タの設定により、第２図に示すように、アドレス“００
００００”〜“３ＦＦＦＦＦ”は、スタティック型ＲＡ
ＭもしくはＲＯＭのアドレス領域で、アドレス“４００
０００”〜“ＡＦＦＦＦＦ”はダイナミック型ＲＡＭの
アドレス領域、またアドレス“Ｂ０００００”〜“ＦＦ
ＦＦＦＦ”はＲＯＭもしくはスタティック型ＲＡＭのア
ドレス領域であることを設定できる。
上記コンフィグュレーション・レジスタＣＲ１〜ＣＲ３
の各ビットＢ０の情報は、上記判定回路ＤＣＤの判定出
力信号によって切り換えが行なわれる選択回路ＳＥＬ１
を通して、そのうち１つが選択的に上記コントロール信
号発生回路ＣＳＧに供給される。すなわち、アドレスバ
スＡ−ＢＵＳ上に出力されたアドレスが“０００００
０”〜“３ＦＦＦＦＦ”の間に入っていると、判定回路
ＤＣＤの出力によって制御される選択回路ＳＥＬ１によ
って、コンフィグュレーション・レジスタＣＲ１のビッ
トＢ０の内容がコントロール信号発生回路ＣＳＧに供給
される。一方、アドレスバス上のアドレスが４００００
０”〜“ＡＦＦＦＦＦ”の間に入っていると、コンフィ
グュレーション・レジスタＣＲ２のビットＢ０の内容
を、また、アドレスバス上のアドレスが“Ｂ００００
０”〜“ＦＦＦＦＦＦ”の間に入っているとコンフィグ
ュレーション・レジスタＣＲ３の内容がそれぞれコント
ロール信号発生回路ＣＳＧに供給される。
の各ビットＢ０の情報は、上記判定回路ＤＣＤの判定出
力信号によって切り換えが行なわれる選択回路ＳＥＬ１
を通して、そのうち１つが選択的に上記コントロール信
号発生回路ＣＳＧに供給される。すなわち、アドレスバ
スＡ−ＢＵＳ上に出力されたアドレスが“０００００
０”〜“３ＦＦＦＦＦ”の間に入っていると、判定回路
ＤＣＤの出力によって制御される選択回路ＳＥＬ１によ
って、コンフィグュレーション・レジスタＣＲ１のビッ
トＢ０の内容がコントロール信号発生回路ＣＳＧに供給
される。一方、アドレスバス上のアドレスが４００００
０”〜“ＡＦＦＦＦＦ”の間に入っていると、コンフィ
グュレーション・レジスタＣＲ２のビットＢ０の内容
を、また、アドレスバス上のアドレスが“Ｂ００００
０”〜“ＦＦＦＦＦＦ”の間に入っているとコンフィグ
ュレーション・レジスタＣＲ３の内容がそれぞれコント
ロール信号発生回路ＣＳＧに供給される。
上記判定回路ＤＣＤとコンフィグュレーション・レジス
タＣＲ１〜ＣＲ３と選択回路ＳＥＬ１とによって、アド
レス判定手段が構成されている。
タＣＲ１〜ＣＲ３と選択回路ＳＥＬ１とによって、アド
レス判定手段が構成されている。
コントロール信号発生回路ＣＳＧは、供給されたビット
Ｂ０の情報が「０」のときは、アドレスバス上のアドレ
スデータＡ０〜Ａ２３をそのままアドレス・マルチプレ
クサＭＰＸを通してアドレスバッファＡ−ＢＦＦに供給
させるような制御信号を形成してそれをアドレス・マル
チプレクサＭＰＸに出力する。一方、コントロール信号
発生回路ＣＳＧに供給されたビットＢ０の情報が「１」
であるときは、マイクロプロセッサ部ＣＰＵからアドレ
スバスＡ−ＢＵＳ上に出力されたアドレスデータのうち
ダイナミック型ＲＡＭのアクセスに必要な上位ビット
（もしくは下位ビット）に相当する部分の信号をアドレ
ス・マルチプレクサＭＰＸ内にラッチ回路（図示しな
い）の取り込ませるとともに、アドレスの下位ビット
（もしくは上位ビット）に相当する部分の信号をアドレ
ス・マルチプレクサＭＰＸをそのまま通過させて行アド
レス信号として出力させる。続いて、既にアドレス・マ
ルチプレクサＭＰＸ内のラッチ回路に保持されているア
ドレスの上位ビット（もしくは下位ビット）をアドレス
・マルチプレクサＭＰＸからアドレスバッファＡ−ＢＦ
Ｆへ送って同じアドレス端子から列アドレス信号として
外部へ出力させる。
Ｂ０の情報が「０」のときは、アドレスバス上のアドレ
スデータＡ０〜Ａ２３をそのままアドレス・マルチプレ
クサＭＰＸを通してアドレスバッファＡ−ＢＦＦに供給
させるような制御信号を形成してそれをアドレス・マル
チプレクサＭＰＸに出力する。一方、コントロール信号
発生回路ＣＳＧに供給されたビットＢ０の情報が「１」
であるときは、マイクロプロセッサ部ＣＰＵからアドレ
スバスＡ−ＢＵＳ上に出力されたアドレスデータのうち
ダイナミック型ＲＡＭのアクセスに必要な上位ビット
（もしくは下位ビット）に相当する部分の信号をアドレ
ス・マルチプレクサＭＰＸ内にラッチ回路（図示しな
い）の取り込ませるとともに、アドレスの下位ビット
（もしくは上位ビット）に相当する部分の信号をアドレ
ス・マルチプレクサＭＰＸをそのまま通過させて行アド
レス信号として出力させる。続いて、既にアドレス・マ
ルチプレクサＭＰＸ内のラッチ回路に保持されているア
ドレスの上位ビット（もしくは下位ビット）をアドレス
・マルチプレクサＭＰＸからアドレスバッファＡ−ＢＦ
Ｆへ送って同じアドレス端子から列アドレス信号として
外部へ出力させる。
これによって、ダイナミック型ＲＡＭのアドレス範囲が
アクセスされたときは、アドレスの上位ビットと下位ビ
ットが別々にすなわちアドレス・マルチプレクス方式で
外部へ出力されるようになる。しかも、上記の場合、ア
ドレス・マルチプレクサＭＰＸから行アドレス信号が出
力されるときは、コントロール信号発生回路ＣＳＧで、
これに同期して第３図に示すようにロウレベルの▲
▼信号が形成されて出力され、またアドレス・マルチ
プレクサＭＰＸから列アドレス信号が出力されるときは
ロウレベルの▲▼信号が形成されて出力されるよ
うにされている。
アクセスされたときは、アドレスの上位ビットと下位ビ
ットが別々にすなわちアドレス・マルチプレクス方式で
外部へ出力されるようになる。しかも、上記の場合、ア
ドレス・マルチプレクサＭＰＸから行アドレス信号が出
力されるときは、コントロール信号発生回路ＣＳＧで、
これに同期して第３図に示すようにロウレベルの▲
▼信号が形成されて出力され、またアドレス・マルチ
プレクサＭＰＸから列アドレス信号が出力されるときは
ロウレベルの▲▼信号が形成されて出力されるよ
うにされている。
この実施例のマイクロプロセッサに接続されるダイナミ
ック型ＲＡＭは、この▲▼信号と▲▼信号
の立ち下がりに同期して、そのときアドレスバッファＡ
−ＢＦＦより出力されているアドレスを取り込んでアク
セスされ、所望のデータを読み出すことができる。
ック型ＲＡＭは、この▲▼信号と▲▼信号
の立ち下がりに同期して、そのときアドレスバッファＡ
−ＢＦＦより出力されているアドレスを取り込んでアク
セスされ、所望のデータを読み出すことができる。
なお、上記データバスＤ−ＢＵＳには、図示のように外
部データ端子ＤＴを介して図示しない外部のメモリとの
間でデータの入出力を行なうデータバッファＤ−ＢＦＦ
が接続されている。
部データ端子ＤＴを介して図示しない外部のメモリとの
間でデータの入出力を行なうデータバッファＤ−ＢＦＦ
が接続されている。
一方、ダイナミック型ＲＡＭのアドレス範囲以外のアド
レス信号がマイクロプロセッサ部ＣＰＵから出力される
と、そのアドレス信号がアドレス・マルチプレクサＭＰ
Ｘを素通りしてそのまま外部へ出力される。
レス信号がマイクロプロセッサ部ＣＰＵから出力される
と、そのアドレス信号がアドレス・マルチプレクサＭＰ
Ｘを素通りしてそのまま外部へ出力される。
さらに、上記コンフィグュレーション・レジスタＣＲ１
〜ＣＲ３のビットＢ１，Ｂ２の情報は、判定回路ＤＣＤ
の出力によってその切換え状態が制御される選択回路Ｓ
ＥＬ２を通って、そのうち１組がコントロール信号発生
回路ＣＳＧに送られる。コンフィグュレーション・レジ
スタＣＲ１〜ＣＲ３のビットＢ１とＢ２は、前述のよう
に例えばそれが「０，０」にセットされていると対応す
るダイナミック型ＲＡＭの容量が１６ｋビットであるこ
とを示し、また「０，１」のときは６４ｋビット、
「１，０」のときは２５６ｋビット、「１，１」のとき
は１Ｍビットであることを示すようにされている。
〜ＣＲ３のビットＢ１，Ｂ２の情報は、判定回路ＤＣＤ
の出力によってその切換え状態が制御される選択回路Ｓ
ＥＬ２を通って、そのうち１組がコントロール信号発生
回路ＣＳＧに送られる。コンフィグュレーション・レジ
スタＣＲ１〜ＣＲ３のビットＢ１とＢ２は、前述のよう
に例えばそれが「０，０」にセットされていると対応す
るダイナミック型ＲＡＭの容量が１６ｋビットであるこ
とを示し、また「０，１」のときは６４ｋビット、
「１，０」のときは２５６ｋビット、「１，１」のとき
は１Ｍビットであることを示すようにされている。
コントロール信号発生回路ＣＳＧは、コンフィグュレー
ション・レジスタＣＲ１〜ＣＲ３のビットＢ１，Ｂ２の
情報が供給されると、それが「０，０」のときは、アド
レスバスＡ−ＢＵＳ上の信号のうち１４ビット（例えば
Ａ１〜Ａ１４）をダイナミック型ＲＡＭの正規のアドレ
スとして認識してアドレス・マルチプレクサＭＰＸにそ
のうち先ず半分（Ａ８〜Ａ１４）をラッチし、残りの半
分（Ａ１〜Ａ７）は素通りさせ、その後、半分（Ａ８〜
Ａ１４）を同じ外部端子に出力させる。
ション・レジスタＣＲ１〜ＣＲ３のビットＢ１，Ｂ２の
情報が供給されると、それが「０，０」のときは、アド
レスバスＡ−ＢＵＳ上の信号のうち１４ビット（例えば
Ａ１〜Ａ１４）をダイナミック型ＲＡＭの正規のアドレ
スとして認識してアドレス・マルチプレクサＭＰＸにそ
のうち先ず半分（Ａ８〜Ａ１４）をラッチし、残りの半
分（Ａ１〜Ａ７）は素通りさせ、その後、半分（Ａ８〜
Ａ１４）を同じ外部端子に出力させる。
また、ビットＢ１，Ｂ２が「０，１」のときは、アドレ
スバス上のうち１６ビット（例えばＡ１〜Ａ１６）を正
規のアドレスとして認識して、マルチプレクサＭＰＸに
そのうち半分（Ａ９〜Ａ１６）をラッチし、残りの半分
（Ａ１〜Ａ８）は素通りさせる。ビットＢ１，Ｂ２が
「１，０」のとき、および「１，１」のときも、同様に
して１８ビットと２０ビットの信号が半分にされ、２回
に分けて出力されるようにされる。
スバス上のうち１６ビット（例えばＡ１〜Ａ１６）を正
規のアドレスとして認識して、マルチプレクサＭＰＸに
そのうち半分（Ａ９〜Ａ１６）をラッチし、残りの半分
（Ａ１〜Ａ８）は素通りさせる。ビットＢ１，Ｂ２が
「１，０」のとき、および「１，１」のときも、同様に
して１８ビットと２０ビットの信号が半分にされ、２回
に分けて出力されるようにされる。
なお、マイクロプロセッサ部ＣＰＵから出力されたアド
レスＡ０〜Ａ２３のうちダイナミック型ＲＡＭのアクセ
スに使用されなかった残りのビットは、一旦アドレスマ
ルチプレクサＭＰＸにラッチされ、上記のごとく下位ビ
ットと上位ビットが順番に出力されている間連続して外
部へ出力され、これに基づいて例えばメモリボード上に
設けられたアドレスデコーダがチップセレクト信号を形
成し、ダイナミック型ＲＡＭの選択を行なうようにされ
る。
レスＡ０〜Ａ２３のうちダイナミック型ＲＡＭのアクセ
スに使用されなかった残りのビットは、一旦アドレスマ
ルチプレクサＭＰＸにラッチされ、上記のごとく下位ビ
ットと上位ビットが順番に出力されている間連続して外
部へ出力され、これに基づいて例えばメモリボード上に
設けられたアドレスデコーダがチップセレクト信号を形
成し、ダイナミック型ＲＡＭの選択を行なうようにされ
る。
さらに、この実施例では、選択回路ＳＥＬ１からコント
ロール信号発生回路ＣＳＧに供給されるダイナミック型
ＲＡＭのアドレス範囲か否かの情報を示す信号を▲
▼信号として外部へ出力するようにされている。こ
の▲▼信号によって、マイクロプロセッサがダ
イナミック型ＲＡＭをアクセスする状態にあるか否かを
知ることができるとともに、例えばこの信号をダイナミ
ック型ＲＡＭのチップセレクト信号として使用したり、
ＲＯＭもしくはスタティック型ＲＡＭを非選択にさせる
こともできる。
ロール信号発生回路ＣＳＧに供給されるダイナミック型
ＲＡＭのアドレス範囲か否かの情報を示す信号を▲
▼信号として外部へ出力するようにされている。こ
の▲▼信号によって、マイクロプロセッサがダ
イナミック型ＲＡＭをアクセスする状態にあるか否かを
知ることができるとともに、例えばこの信号をダイナミ
ック型ＲＡＭのチップセレクト信号として使用したり、
ＲＯＭもしくはスタティック型ＲＡＭを非選択にさせる
こともできる。
第４図は、外部メモリの接続図である。特に制限されな
いが、外部メモリＤＭ１およびＤＭ２は、アドレス端子
Ａ０〜Ａ７、データ出力端子ＤＯＵＴ、カラムアドレス
ストローブ端子▲▼、基準電位端子（アース端
子）Ｖss、リフレッシュ制御端子▲▼、データ
入力端子ＤＩＮ、ライトイネーブル端子▲▼、ロウ
アドレスストローブ端子▲▼および電源端子Ｖcc
を持つ６４ｋビットのダイナミック型ＲＡＭから構成さ
れる。メモリＤＭ１およびＤＭ２は、一ビットずつのデ
ータの入出力が可能とされている。なお、この場合、同
時に複数ビットのデータの入出力が必要な場合、複数個
ずつのメモリが必要となる。
いが、外部メモリＤＭ１およびＤＭ２は、アドレス端子
Ａ０〜Ａ７、データ出力端子ＤＯＵＴ、カラムアドレス
ストローブ端子▲▼、基準電位端子（アース端
子）Ｖss、リフレッシュ制御端子▲▼、データ
入力端子ＤＩＮ、ライトイネーブル端子▲▼、ロウ
アドレスストローブ端子▲▼および電源端子Ｖcc
を持つ６４ｋビットのダイナミック型ＲＡＭから構成さ
れる。メモリＤＭ１およびＤＭ２は、一ビットずつのデ
ータの入出力が可能とされている。なお、この場合、同
時に複数ビットのデータの入出力が必要な場合、複数個
ずつのメモリが必要となる。
同図において、外部アドレスバスＡ−ＢＵＳＥは、第１
図の外部アドレス端子ＡＴに結合され、外部データバス
Ｄ−ＢＵＳＥは、第１図の外部データ端子ＤＴに結合さ
れる。
図の外部アドレス端子ＡＴに結合され、外部データバス
Ｄ−ＢＵＳＥは、第１図の外部データ端子ＤＴに結合さ
れる。
デコーダＤＥＣは、外部アドレスバスＡ−ＢＵＳＥを介
して供給されるアドレス信号と、第１図の端子▲
▼を介して供給されるロウアドレスストローブ信号とに
よって、メモリＤＭ１およびＤＭ２に供給すべきロウア
ドレスストローブ信号▲▼１および▲▼２
を形成する。
して供給されるアドレス信号と、第１図の端子▲
▼を介して供給されるロウアドレスストローブ信号とに
よって、メモリＤＭ１およびＤＭ２に供給すべきロウア
ドレスストローブ信号▲▼１および▲▼２
を形成する。
メモリＤＭ１およびＤＭ２のアドレス端子Ａ０〜Ａ７に
は、外部アドレスバスＡ−ＢＵＳＥを介して共通のアド
レス信号が与えられる。
は、外部アドレスバスＡ−ＢＵＳＥを介して共通のアド
レス信号が与えられる。
これによって、メモリＤＭ１は、信号ＲＡＳ１とアドレ
ス端子Ａ０〜Ａ７に加えられるアドレス信号とによって
選択され、同様にメモリＤＭ２は、信号ＲＡＳ２とアド
レス端子Ａ０〜Ａ７の信号とによって選択される。
ス端子Ａ０〜Ａ７に加えられるアドレス信号とによって
選択され、同様にメモリＤＭ２は、信号ＲＡＳ２とアド
レス端子Ａ０〜Ａ７の信号とによって選択される。
メモリＤＭ１およびＤＭ２のカラムアドレスストローブ
端子▲▼、リフレッシュ制御端子▲▼、
およびライトイネーブル端子▲▼は、それぞれ第１
図の端子▲▼、▲▼および▲▼に共
通接続される。
端子▲▼、リフレッシュ制御端子▲▼、
およびライトイネーブル端子▲▼は、それぞれ第１
図の端子▲▼、▲▼および▲▼に共
通接続される。
メモリＤＭ１およびＤＭ２のデータ出力端子ＤＯＵＴ
は、バスドライバＴＳＣの入力端子に共通接続され、デ
ータ入力端子ＤＩＮは、バスドライバＴＳＣの出力端子
とともに、外部データバスＤ−ＢＵＳＥに接続されてい
る。
は、バスドライバＴＳＣの入力端子に共通接続され、デ
ータ入力端子ＤＩＮは、バスドライバＴＳＣの出力端子
とともに、外部データバスＤ−ＢＵＳＥに接続されてい
る。
バスドライバＴＳＣは、トライステート回路から構成さ
れ、それに供給される読出し制御信号▲▼がロウレ
ベルなら、その入力端子に供給される入力信号と対応さ
れるレベルの出力信号をその出力端子に出力する。バス
ドライバＴＳＣの出力は、信号▲▼がハイレベルな
ら、高インピーダンス状態にされる。
れ、それに供給される読出し制御信号▲▼がロウレ
ベルなら、その入力端子に供給される入力信号と対応さ
れるレベルの出力信号をその出力端子に出力する。バス
ドライバＴＳＣの出力は、信号▲▼がハイレベルな
ら、高インピーダンス状態にされる。
この実施例によると、リフレッシュカウンタＲＣが内蔵
され、しかもこのリフレッシュカウンタＲＣのリフレッ
シュアドレスが外部へ出力されるときには、そのタイミ
ングを示す信号▲▼が出力される。そのため、
ダイナミック型ＲＡＭのリフレッシュ信号を形成する複
雑なリフレッシュコントロール回路を外付け回路で構成
する必要がない。
され、しかもこのリフレッシュカウンタＲＣのリフレッ
シュアドレスが外部へ出力されるときには、そのタイミ
ングを示す信号▲▼が出力される。そのため、
ダイナミック型ＲＡＭのリフレッシュ信号を形成する複
雑なリフレッシュコントロール回路を外付け回路で構成
する必要がない。
また、この実施例のマイクロプロセッサは、内部にダイ
ナミック型ＲＡＭのアドレス範囲を設定するレジスタを
備え、ダイナミック型ＲＡＭのアドレスをアクセスする
ときは、チップ内部で自動的にアドレスがマルチプレク
スされるようになっている。
ナミック型ＲＡＭのアドレス範囲を設定するレジスタを
備え、ダイナミック型ＲＡＭのアドレスをアクセスする
ときは、チップ内部で自動的にアドレスがマルチプレク
スされるようになっている。
そのため、スタティック型ＲＡＭとダイナミック型ＲＡ
Ｍを混在させてシステムを構成した場合にも、何ら外付
け回路を設けることなく、ダイナミック型ＲＡＭをスタ
ティック型ＲＡＭと同じように簡単にアクセスしてやる
ことができる。
Ｍを混在させてシステムを構成した場合にも、何ら外付
け回路を設けることなく、ダイナミック型ＲＡＭをスタ
ティック型ＲＡＭと同じように簡単にアクセスしてやる
ことができる。
その場合、マイクロプロセッサ部ＣＰＵから出力される
読出し制御信号▲▼と書込み制御信号▲▼とに
よってダイナミック型ＲＡＭの読出し、書込み制御が行
なわれる。
読出し制御信号▲▼と書込み制御信号▲▼とに
よってダイナミック型ＲＡＭの読出し、書込み制御が行
なわれる。
しかも、この実施例では、アドレス設定レジスタＡ
Ｒ１，ＡＲ２に適当なアドレスを設定してやることによ
り、ダイナミック型ＲＡＭのアドレス範囲を任意に設定
することができる。
Ｒ１，ＡＲ２に適当なアドレスを設定してやることによ
り、ダイナミック型ＲＡＭのアドレス範囲を任意に設定
することができる。
なお、上記実施例の場合、リセット状態でコンフィグュ
レーション・レジスタＣＲ１〜ＣＲ３のビットＢ０を
「０」にリセットすることにより、最初はＲＯＭアクセ
ス状態にして、ＲＯＭ内のプログラムを実行することに
より、そのシステム構成に合わせてアドレス設定レジス
タＡＲ１，ＡＲ２の設定を行なっておくようにする使い
方が一般的である。ただし、プログラムの途中でアドレ
ス設定レジスタＡＲ１，ＡＲ２の設定値を変更して、ダ
イナミック型ＲＡＭのアドレス範囲を変更させるような
ことも可能である。
レーション・レジスタＣＲ１〜ＣＲ３のビットＢ０を
「０」にリセットすることにより、最初はＲＯＭアクセ
ス状態にして、ＲＯＭ内のプログラムを実行することに
より、そのシステム構成に合わせてアドレス設定レジス
タＡＲ１，ＡＲ２の設定を行なっておくようにする使い
方が一般的である。ただし、プログラムの途中でアドレ
ス設定レジスタＡＲ１，ＡＲ２の設定値を変更して、ダ
イナミック型ＲＡＭのアドレス範囲を変更させるような
ことも可能である。
これによって、例えばＲＯＭのアドレスエリアとダイナ
ミック型ＲＡＭのアドレスエリアの重複したシステムを
構成し、必要に応じてＲＯＭを使用したりＲＡＭ領域と
して使用したりするようなことが可能になる。なお、ア
ドレス設定レジスタＡＲ１およびＡＲ２によって設定さ
れるそれぞれのアドレス空間は、複数種のメモリと対応
されてよい。例えば、同じアドレス指定方式をもつＲＯ
ＭとスタティックＲＡＭは、一つのアドレス空間内に対
応されることがきる。この場合、一つのアドレス空間内
の一つの部分アドレス空間は、ＲＡＭと対応され、他の
一つの部分アドレス空間はスタティックＲＡＭに対応さ
れる。
ミック型ＲＡＭのアドレスエリアの重複したシステムを
構成し、必要に応じてＲＯＭを使用したりＲＡＭ領域と
して使用したりするようなことが可能になる。なお、ア
ドレス設定レジスタＡＲ１およびＡＲ２によって設定さ
れるそれぞれのアドレス空間は、複数種のメモリと対応
されてよい。例えば、同じアドレス指定方式をもつＲＯ
ＭとスタティックＲＡＭは、一つのアドレス空間内に対
応されることがきる。この場合、一つのアドレス空間内
の一つの部分アドレス空間は、ＲＡＭと対応され、他の
一つの部分アドレス空間はスタティックＲＡＭに対応さ
れる。
さらに、上記実施例では、コンフィグュレーション・レ
ジスタＣＲ１〜ＣＲ３にダイナミック型ＲＡＭの容量を
示すビットＢ１，Ｂ２が設けられているため、１６ｋ〜
１Ｍビットの任意の容量を持つＲＡＭを使用してシステ
ムを構成することができる。ただし、ダイナミック型Ｒ
ＡＭの容量を示すコンフィグュレーション・レジスタＣ
Ｒ１〜ＣＲ３のビットＢ１，Ｂ２は、上記実施例のごと
く２つに限定されるものでなく、１ビットあるいは３ビ
ット以上設けるようにしてもよい。
ジスタＣＲ１〜ＣＲ３にダイナミック型ＲＡＭの容量を
示すビットＢ１，Ｂ２が設けられているため、１６ｋ〜
１Ｍビットの任意の容量を持つＲＡＭを使用してシステ
ムを構成することができる。ただし、ダイナミック型Ｒ
ＡＭの容量を示すコンフィグュレーション・レジスタＣ
Ｒ１〜ＣＲ３のビットＢ１，Ｂ２は、上記実施例のごと
く２つに限定されるものでなく、１ビットあるいは３ビ
ット以上設けるようにしてもよい。
同様に、ダイナミック型ＲＡＭのアドレス範囲であるか
否かの情報を示すビットＢ０も、１ビットでなく２ビッ
トにして、ＲＯＭとスタティック型ＲＡＭのアドレス範
囲の区別を行なえるようにしてもよい。また、コンフィ
グュレーション・レジスタＣＲ１〜ＣＲ３に、上記以外
の情報を担うビット（例えば対応するアドレス領域がリ
ードオンリかリード／ライトかを示すビットやプログラ
ムはデーかを示すビット、システム領域かユーザー領域
かを示すビットなど）を設けてもよい。
否かの情報を示すビットＢ０も、１ビットでなく２ビッ
トにして、ＲＯＭとスタティック型ＲＡＭのアドレス範
囲の区別を行なえるようにしてもよい。また、コンフィ
グュレーション・レジスタＣＲ１〜ＣＲ３に、上記以外
の情報を担うビット（例えば対応するアドレス領域がリ
ードオンリかリード／ライトかを示すビットやプログラ
ムはデーかを示すビット、システム領域かユーザー領域
かを示すビットなど）を設けてもよい。
上記実施例では、アドレス設定レジスタを２つ設けて、
マイクロプロセッサの持つアドレス空間を３つに分割で
きるようにしているが、このレジスタの数も２つに限定
されるものでなく、１つあるいは３つ以上設けるように
することもできる。
マイクロプロセッサの持つアドレス空間を３つに分割で
きるようにしているが、このレジスタの数も２つに限定
されるものでなく、１つあるいは３つ以上設けるように
することもできる。
なお、上記実施例では、この発明を１６ビット・マイク
ロプロセッサに適用したものについて説明したが、８ビ
ット・マイクロプロセッサにも適用することができる。
ロプロセッサに適用したものについて説明したが、８ビ
ット・マイクロプロセッサにも適用することができる。
［効果］ （１）アドレスマルチプレクス方式のダイナミック型Ｒ
ＡＭへのアドレスとアドレスマルチプレクス方式でない
スタティック型ＲＡＭ（又はＲＯＭ）へのアドレスが共
通の端子から供給されるため、アドレス端子が増大せず
（本願発明を適用しない場合は、アドレス端子数は本願
発明の１．５倍になりる。）、半導体装置の出力回路及
びボンディングパッドが増加することがないので（出力
回路及びボンディングパッドは半導体チップ内に占める
割合が非常に大きい。）、半導体装置のチップ面積の増
大を防止することができる。
ＡＭへのアドレスとアドレスマルチプレクス方式でない
スタティック型ＲＡＭ（又はＲＯＭ）へのアドレスが共
通の端子から供給されるため、アドレス端子が増大せず
（本願発明を適用しない場合は、アドレス端子数は本願
発明の１．５倍になりる。）、半導体装置の出力回路及
びボンディングパッドが増加することがないので（出力
回路及びボンディングパッドは半導体チップ内に占める
割合が非常に大きい。）、半導体装置のチップ面積の増
大を防止することができる。
また、該チップを封止するパッケージのピン数の増大も
防止でき、パッケージ自身も大きくならないので、シス
テム面積の増大を防止できる。
防止でき、パッケージ自身も大きくならないので、シス
テム面積の増大を防止できる。
（２）マルチプレクサから出力されるアドレスがダイナ
ミック型ＲＡＭとスタティック型ＲＡＭ（又はＲＯＭ）
のどちらに供給されるかを指定する情報が書き込まれる
レジスタと該レジスタの内容に応答して上記マルチプレ
クサを制御する回路とを有しているため、システム立ち
上げ時のみＲＯＭ内のプログラムに従って動作し、その
プログラムの中で、上記レジスタを書き替えて、その
後、同一のアドレス空間をダイナミック型ＲＡＭに変更
することができる。これによって、システム設計の融通
性が増大いたします。
ミック型ＲＡＭとスタティック型ＲＡＭ（又はＲＯＭ）
のどちらに供給されるかを指定する情報が書き込まれる
レジスタと該レジスタの内容に応答して上記マルチプレ
クサを制御する回路とを有しているため、システム立ち
上げ時のみＲＯＭ内のプログラムに従って動作し、その
プログラムの中で、上記レジスタを書き替えて、その
後、同一のアドレス空間をダイナミック型ＲＡＭに変更
することができる。これによって、システム設計の融通
性が増大いたします。
（３）アドレスマルチプレクサが、レジスタの内容に従
ってアドレスマルチプレクスしてアドレスを出力するか
アドレスマルチプレクスしないでアドレスを出力するか
制御されるため、該アドレスマルチプレクサを半導体チ
ップに内蔵しても、該アドレスマルチプレクサの出力
は、アドレスマルチプレクス方式のダイナミック型ＲＡ
Ｍ及びアドレスマルチプレクス方式でないスタティック
型ＲＡＭ（又はＲＯＭ）の両方に供給することができ
る。
ってアドレスマルチプレクスしてアドレスを出力するか
アドレスマルチプレクスしないでアドレスを出力するか
制御されるため、該アドレスマルチプレクサを半導体チ
ップに内蔵しても、該アドレスマルチプレクサの出力
は、アドレスマルチプレクス方式のダイナミック型ＲＡ
Ｍ及びアドレスマルチプレクス方式でないスタティック
型ＲＡＭ（又はＲＯＭ）の両方に供給することができ
る。
すなわち、半導体チップ内の信号遅延は、半導体チップ
間の信号遅延に比べて非常に小さいので、ダイナミック
型ＲＡＭ及びスタティック型ＲＡＭ（又はＲＯＭ）のど
ちらも、アドレス信号が遅延せず、メモリのアドレス端
子に入力されるため、メモリの最大限の特性（スピー
ド）を引き出すことができる。
間の信号遅延に比べて非常に小さいので、ダイナミック
型ＲＡＭ及びスタティック型ＲＡＭ（又はＲＯＭ）のど
ちらも、アドレス信号が遅延せず、メモリのアドレス端
子に入力されるため、メモリの最大限の特性（スピー
ド）を引き出すことができる。
（４）また、アドレスマルチプレクサのアドレスマルチ
プレクスするビット数を更可能にするレジスタ及びその
制御手段を有しているため、メモリ容量、すなわち、１
個のダイナミック型メモリのアドレス端子数に対応する
アドレスビット数が異なるメモリの接続が可能でありま
す。すなわち、例えば２５６Ｋ×１のダイナミック型メ
モリでは、１８ビットのアドレスを９ビットずつに分割
し、１Ｍ×１のダイナミック型メモリでは、２０ビット
のアドレスを１０ビットずつに分割してアドレスを出力
する必要がありますが、本願発明では、上記レジスタの
内容に従って自動的にアドレスを出力することができ
る。
プレクスするビット数を更可能にするレジスタ及びその
制御手段を有しているため、メモリ容量、すなわち、１
個のダイナミック型メモリのアドレス端子数に対応する
アドレスビット数が異なるメモリの接続が可能でありま
す。すなわち、例えば２５６Ｋ×１のダイナミック型メ
モリでは、１８ビットのアドレスを９ビットずつに分割
し、１Ｍ×１のダイナミック型メモリでは、２０ビット
のアドレスを１０ビットずつに分割してアドレスを出力
する必要がありますが、本願発明では、上記レジスタの
内容に従って自動的にアドレスを出力することができ
る。
さらに、当初、２５６Ｋのダイナミック型メモリを使用
していたシステムにおいて、メモリの世代が変わり１Ｍ
のダイナミック型メモリを使用する場合でも、システム
立ち上げ時のプログラムにおいて、上記レジスタを書き
替えるだけで、対応することができる。
していたシステムにおいて、メモリの世代が変わり１Ｍ
のダイナミック型メモリを使用する場合でも、システム
立ち上げ時のプログラムにおいて、上記レジスタを書き
替えるだけで、対応することができる。
（５）マイクロプロセッサ内部に、ダイナミック型ＲＡ
Ｍのアクセスかスタティック型ＲＡＭ（若しくはＲＯ
Ｍ）のアクセスかを指定するレジスタを設け、このレジ
スタの内容に応じてアドレスの出力形式を変更できるよ
うにしたので、スタティック型ＲＡＭはもちろんダイナ
ミック型ＲＡＭを直接アクセスすることが可能になると
いう作用により、ダイナミック型ＲＡＭを使用したシス
テムの設計が容易になるとともにそのシステムの実装面
積を低減されるという効果がある。
Ｍのアクセスかスタティック型ＲＡＭ（若しくはＲＯ
Ｍ）のアクセスかを指定するレジスタを設け、このレジ
スタの内容に応じてアドレスの出力形式を変更できるよ
うにしたので、スタティック型ＲＡＭはもちろんダイナ
ミック型ＲＡＭを直接アクセスすることが可能になると
いう作用により、ダイナミック型ＲＡＭを使用したシス
テムの設計が容易になるとともにそのシステムの実装面
積を低減されるという効果がある。
（６）マイクロプロセッサ内部に、ダイナミック型ＲＡ
Ｍのアクセスかスタティック型ＲＡＭ（若しくはＲＯ
Ｍ）のアクセスかを指定するレジスタを設け、このレジ
スタの内容に応じてアドレスの出力形式を変更できるよ
うにするとともに、上記レジスタに、使用するダイナミ
ック型ＲＡＭのアドレス範囲および容量すなわちアドレ
ス信号のビット数を指定するレジスタを設けるようにし
たので、使用するダイナミック型ＲＡＭの容量や個数を
ある程度自由に変えるようになるという作用により、マ
イクロプロセッサの汎用性が向上されるという効果があ
る。
Ｍのアクセスかスタティック型ＲＡＭ（若しくはＲＯ
Ｍ）のアクセスかを指定するレジスタを設け、このレジ
スタの内容に応じてアドレスの出力形式を変更できるよ
うにするとともに、上記レジスタに、使用するダイナミ
ック型ＲＡＭのアドレス範囲および容量すなわちアドレ
ス信号のビット数を指定するレジスタを設けるようにし
たので、使用するダイナミック型ＲＡＭの容量や個数を
ある程度自由に変えるようになるという作用により、マ
イクロプロセッサの汎用性が向上されるという効果があ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例で
は、レジスタによりダイナミック型ＲＡＭのアドレス範
囲を可変としているが、レジスタの代わりに一定のアド
レスを発生する手段を設け、アドレス空間の分割を固定
的にすることも可能である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例で
は、レジスタによりダイナミック型ＲＡＭのアドレス範
囲を可変としているが、レジスタの代わりに一定のアド
レスを発生する手段を設け、アドレス空間の分割を固定
的にすることも可能である。
さらに、コンフィグュレーション・レジスタＣＲ１〜Ｃ
Ｒ３自体を省略して、アドレス設定レジスタＡＲ１，Ａ
Ｒ２で分割されたアドレス範囲がいずれのメモリに属す
るか判定回路ＤＣＤの判定出力により一義的に指定し
て、それに応じてアドレス・マルチプレクサＭＰＸを動
作させるようにしてもよい。
Ｒ３自体を省略して、アドレス設定レジスタＡＲ１，Ａ
Ｒ２で分割されたアドレス範囲がいずれのメモリに属す
るか判定回路ＤＣＤの判定出力により一義的に指定し
て、それに応じてアドレス・マルチプレクサＭＰＸを動
作させるようにしてもよい。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるワンチップ化された
マイクロプロセッサに適用したものについて説明した
が、それに限定されるものでなく、マルチチップのマイ
クロプロセッサを構成する場合にも利用できる。
をその背景となった利用分野であるワンチップ化された
マイクロプロセッサに適用したものについて説明した
が、それに限定されるものでなく、マルチチップのマイ
クロプロセッサを構成する場合にも利用できる。
第１図は、本発明に係るマイクロプロセッサの一実施例
を示すブロック図、 第２図は、アドレス設定レジスタによるアドレス空間の
分割状態の一例を示すメモリマップ、 第３図は、ダイナミック型ＲＡＭをアクセスする場合の
アドレス信号と制御信号のタイミングを示すタイミング
チャート、 第４図は、外部メモリの接続図である。 ＣＰＵ……マイクロプロセッサ部、ＣＯＮＴ……制御
部、ＥＸＥＣ……実行ユニット、ＭＰＸ……アドレス切
換手段（アドレス・マルチプレクサ）、ＲＣ……リフレ
ッシュ・アドレス形成手段（リフレッシュ・カウン
タ）、ＣＳＧ……コントロール信号形成手段、ＡＲ１，
ＡＲ２……アドレス設定手段（アドレス設定レジス
タ）、ＣＯＭＰ１，ＣＯＭＰ２……比較回路、ＤＣＤ…
…判定回路、ＣＲ１〜ＣＲ３……コンフィグュレーショ
ン・レジスタ、ＳＥＬ１，ＳＥＬ２……選択回路、Ａ−
ＢＵＳ……アドレスバス、Ｄ−ＢＵＳ……データバス。
を示すブロック図、 第２図は、アドレス設定レジスタによるアドレス空間の
分割状態の一例を示すメモリマップ、 第３図は、ダイナミック型ＲＡＭをアクセスする場合の
アドレス信号と制御信号のタイミングを示すタイミング
チャート、 第４図は、外部メモリの接続図である。 ＣＰＵ……マイクロプロセッサ部、ＣＯＮＴ……制御
部、ＥＸＥＣ……実行ユニット、ＭＰＸ……アドレス切
換手段（アドレス・マルチプレクサ）、ＲＣ……リフレ
ッシュ・アドレス形成手段（リフレッシュ・カウン
タ）、ＣＳＧ……コントロール信号形成手段、ＡＲ１，
ＡＲ２……アドレス設定手段（アドレス設定レジス
タ）、ＣＯＭＰ１，ＣＯＭＰ２……比較回路、ＤＣＤ…
…判定回路、ＣＲ１〜ＣＲ３……コンフィグュレーショ
ン・レジスタ、ＳＥＬ１，ＳＥＬ２……選択回路、Ａ−
ＢＵＳ……アドレスバス、Ｄ−ＢＵＳ……データバス。
Claims (14)
- 【請求項１】単一の半導体基板上に形成され、外部にメ
モリが結合されるデータ処理装置において、 上記メモリへアドレス信号を供給するためのアドレスバ
スと、 上記メモリから読み出すあるいは書き込むデータが供給
されるデータバスと、 アドレス切り換え回路と、 上記アドレス切り換え回路を介して上記アドレスバスに
結合される外部アドレス端子と、 上記メモリの種類に対応されたデータが書き込まれるレ
ジスタと、 上記レジスタ内のデータに応答して、上記メモリがアド
レスマルチプレクス方式でアクセスされるべきか否かを
識別する制御回路とを具備し、 上記アドレス切り換え回路は、上記制御回路の出力信号
に応答して、上記メモリがアドレスマルチプレクス方式
のメモリであることを上記レジスタ内のデータが示して
いるとき、上記アドレス信号を第１の部分と第２の部分
とに時分割して上記外部アドレス端子に出力するように
され、上記メモリがアドレスマルチプレクス方式でない
メモリであることを上記レジスタ内のデータが示してい
るとき、上記アドレス信号を時分割しないで上記外部ア
ドレス端子に出力するようにされてなることを特徴とす
るデータ処理装置。 - 【請求項２】上記レジスタは、上記データバスに結合す
るようにされてなることを特徴とする特許請求の範囲第
１項記載のデータ処理装置。 - 【請求項３】上記レジスタには、上記メモリの容量に対
応したデータが書き込むようにされてなることを特徴と
する特許請求の範囲第１項若しくは第２項記載のデータ
処理装置。 - 【請求項４】単一の半導体基板上に形成され、外部にメ
モリが結合されるデータ処理装置において、 上記メモリへアドレス信号を供給するためのアドレスバ
スと、 上記メモリから読み出すあるいは書き込むデータが供給
されるデータバスと、 アドレス切り換え回路を介して上記アドレスバスに結合
される外部アドレス端子と、 上記データバスと上記アドレスバスに結合されるＣＰＵ
と、 上記メモリの種類に対応されたデータが上記ＣＰＵによ
って上記データバスを介して書き込まれるレジスタと、 上記レジスタ内のデータに応答して、上記メモリがアド
レスマルチプレクス方式でアクセスされるべきか否かを
識別する制御回路とを具備し、 上記アドレス切り換え回路は、上記制御回路の出力信号
に応答して、上記メモリがアドレスマルチプレクス方式
でアクセスされるべきであることを上記レジスタ内のデ
ータが示しているとき、アドレスマルチプレクス方式に
従って上記アドレス信号を上記外部アドレス端子に出力
するようにされ、上記メモリがアドレスマルチプレクス
方式でアクセスされるべきでないことを上記レジスタ内
のデータが示しているとき、アドレスマルチプレクスし
ないで上記アドレス信号を上記外部アドレス端子に出力
するようにされてなることを特徴とするデータ処理装
置。 - 【請求項５】上記レジスタには、上記メモリの容量に対
応したデータを書き込むようにされてなることを特徴と
する特許請求の範囲第４項記載のデータ処理装置。 - 【請求項６】マイクロプロセッサ部と、 該マイクロプロセッサ部から出力されるアドレスを複数
回に分けて外部アドレス端子に出力可能なアドレス切り
換え手段と、 上記マイクロプロセッサがアクセスするアドレス空間を
複数に分割するアドレス設定手段と、 外部へ出力されるアドレスがダイナミック型メモリのア
ドレスか否かを判定するアドレス判定手段とを単一の半
導体基板上に備え、 上記アドレス判定手段は、アドレス領域がダイナミック
型メモリのアドレス範囲であるかそれ以外のアドレス範
囲かを示す情報が上記マイクロプロセッサによって書き
込まれるレジスタを備え、その情報の示す内容に応じ
て、上記アドレス切り換え手段におけるアドレスの出力
形式が変更されるようにされ、 上記マイクロプロセッサ部から出力されるアドレス信号
がダイナミック型メモリに割り当てられたアドレス範囲
に入っているとき、上記アドレス信号は行アドレスと列
アドレスに分割された上記外部アドレス端子に出力さ
れ、 それ以外のときは上記アドレス信号が分割されないで外
部アドレス端子へ出力されるようにされてなることを特
徴とするデータ処理装置。 - 【請求項７】上記レジスタは、上記メモリの容量に対応
したデータを書き込むようにされてなることを特徴とす
る特許請求の範囲第６項記載のデータ処理装置。 - 【請求項８】上記アドレス設定手段は、レジスタを有
し、分割されるアドレス空間のアドレス範囲が上記マイ
クロプロセッサによって設定することが可能にされてな
ることを特徴とする特許請求の範囲第６項若しくは第７
項記載のデータ処理装置。 - 【請求項９】単一の半導体基板に形成され、ダイナミッ
ク型メモリに割り当てられた第１アドレス空間とダイナ
ミック型メモリ以外のメモリに割り当てられた第２アド
レス空間とを含む外部メモリ用アドレス空間をアクセス
することが可能なデータ処理装置であって、 上記外部メモリ用アドレス空間のアドレスを指定するた
めのアドレス信号が供給されるアドレスバスと、 外部に接続されるダイナミック型メモリ及びダイナミッ
ク型メモリ以外のメモリに供給されるデータバスと、 上記第１アドレス空間のアドレスをアクセスするとき、
上記アドレスバス上のアドレス信号を行アドレス信号と
列アドレス信号とに分割して上記ダイナミック型メモリ
に供給するアドレス切り換え手段と、 上記ダイナミック型メモリの容量に対応するデータを保
持するレジスタと、 上記レジスタに書き込まれたデータに応答して上記アド
レス切り換え手段を制御する制御手段とを含み、 上記ダイナミック型メモリに供給される列アドレス信号
と行アドレス信号のそれぞれのビット数は、上記レジス
タに書き込まれたデータに基づいて変更可能にされるこ
とを特徴とするデータ処理装置。 - 【請求項１０】上記レジスタは、上記データバスに結合
され、上記レジスタのデータは、上記データバスを介し
て書き込まれることを特徴とする特許請求の範囲第９項
記載のデータ処理装置。 - 【請求項１１】上記レジスタは、上記データを記憶する
ための複数の記憶ビットを含むことを特徴とする特許請
求の範囲第９項若しくは第１０項記載のデータ処理装
置。 - 【請求項１２】単一の半導体基板に形成され、ダイナミ
ック型メモリに割り当てられた第１アドレス空間とダイ
ナミック型メモリ以外のメモリに割り当てられた第２ア
ドレス空間とを含む外部メモリ用アドレス空間をアクセ
スすることが可能なデータ処理装置であって、 ＣＰＵと、 上記ＣＰＵに結合され、上記外部メモリ用アドレス空間
のアドレスを指定するためのアドレス信号が供給される
アドレスバスと、 上記ＣＰＵに結合され、外部に接続されるダイナミック
型メモリ及びダイナミック型メモリ以外のメモリに供給
されるデータバスと、 上記第１アドレス空間のアドレスをアクセスするとき、
上記アドレスバス上のアドレス信号を行アドレス信号と
列アドレス信号とに分割して上記ダイナミック型メモリ
に供給するアドレス切り換え手段と、 上記ダイナミック型メモリの容量に対応するデータを保
持するレジスタと、 上記レジスタに書き込まれたデータに応答して上記アド
レス切り換え手段を制御する制御手段とを含み、 上記ダイナミック型メモリに供給される列アドレス信号
と行アドレス信号のそれぞれのビット数は、上記レジス
タに書き込まれたデータに基づいて変更可能にされるこ
とを特徴とするデータ処理装置。 - 【請求項１３】上記レジスタは、上記データバスに結合
され、上記レジスタのデータは、上記ＣＰＵによって上
記データバスを介して書き込まれることを特徴とする特
許請求の範囲第９項記載のデータ処理装置。 - 【請求項１４】上記レジスタは、上記データを記憶する
ための複数の記憶ビットを含むことを特徴とする特許請
求の範囲第１２項若しくは第１３項記載のデータ処理装
置。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248109A JPH0642263B2 (ja) | 1984-11-26 | 1984-11-26 | デ−タ処理装置 |
| US06/799,795 US4792891A (en) | 1984-11-26 | 1985-11-20 | Data processor |
| KR1019850008718A KR930002323B1 (ko) | 1984-11-26 | 1985-11-21 | 데이타 처리장치 |
| DE8585115002T DE3587116T2 (de) | 1984-11-26 | 1985-11-26 | Datenprozessor. |
| SG1995905782A SG59880G (en) | 1984-11-26 | 1985-11-26 | Data processor |
| EP85115002A EP0183231B1 (en) | 1984-11-26 | 1985-11-26 | Data processor |
| US07/560,230 US5021951A (en) | 1984-11-26 | 1990-07-25 | Data Processor |
| KR1019930025389A KR950000124B1 (ko) | 1984-11-26 | 1993-11-26 | 다이나믹형 메모리의 액세스 방법 및 데이타 처리 시스템의 구축 방법과 데이타 처리 시스템 |
| KR1019930025387A KR940002086B1 (ko) | 1984-11-26 | 1993-11-26 | 데이터 처리장치 |
| KR1019930025388A KR940002076B1 (ko) | 1984-11-26 | 1993-11-26 | 데이터 처리장치 |
| HK28696A HK28696A (en) | 1984-11-26 | 1996-02-15 | Data processor |
| US08/729,132 USRE36482E (en) | 1984-11-26 | 1996-10-11 | Data processor and data processing system and method for accessing a dynamic type memory using an address multiplexing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248109A JPH0642263B2 (ja) | 1984-11-26 | 1984-11-26 | デ−タ処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273379A Division JPH0816900B2 (ja) | 1993-11-01 | 1993-11-01 | データ処理システムを構築する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61127056A JPS61127056A (ja) | 1986-06-14 |
| JPH0642263B2 true JPH0642263B2 (ja) | 1994-06-01 |
Family
ID=17173359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59248109A Expired - Lifetime JPH0642263B2 (ja) | 1984-11-26 | 1984-11-26 | デ−タ処理装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US4792891A (ja) |
| EP (1) | EP0183231B1 (ja) |
| JP (1) | JPH0642263B2 (ja) |
| KR (3) | KR930002323B1 (ja) |
| DE (1) | DE3587116T2 (ja) |
| HK (1) | HK28696A (ja) |
| SG (1) | SG59880G (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7370141B2 (en) | 2001-02-27 | 2008-05-06 | Fujitsu Limited | Memory system |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187799A (en) * | 1988-05-17 | 1993-02-16 | Calif. Institute Of Technology | Arithmetic-stack processor which precalculates external stack address before needed by CPU for building high level language executing computers |
| US5283885A (en) * | 1988-09-09 | 1994-02-01 | Werner Hollerbauer | Storage module including a refresh device for storing start and stop refresh addresses |
| US5179667A (en) * | 1988-09-14 | 1993-01-12 | Silicon Graphics, Inc. | Synchronized DRAM control apparatus using two different clock rates |
| US5193193A (en) * | 1988-09-14 | 1993-03-09 | Silicon Graphics, Inc. | Bus control system for arbitrating requests with predetermined on/off time limitations |
| JPH02260195A (ja) * | 1989-03-30 | 1990-10-22 | Mitsubishi Electric Corp | リフレッシュコントロール回路 |
| DE69132108T2 (de) * | 1990-08-31 | 2001-03-22 | Advanced Micro Devices Inc | Speicherbankvergleichseinrichtung |
| US5241665A (en) * | 1990-08-31 | 1993-08-31 | Advanced Micro Devices, Inc. | Memory bank comparator system |
| US5128563A (en) * | 1990-11-28 | 1992-07-07 | Micron Technology, Inc. | CMOS bootstrapped output driver method and circuit |
| US5206935A (en) * | 1991-03-26 | 1993-04-27 | Sinks Rod G | Apparatus and method for fast i/o data transfer in an intelligent cell |
| US5208779A (en) * | 1991-04-15 | 1993-05-04 | Micron Technology, Inc. | Circuit for providing synchronous refresh cycles in self-refreshing interruptable DRAMs |
| US5229969A (en) * | 1991-04-15 | 1993-07-20 | Micron Technology, Inc. | Method for synchronizing refresh cycles in self-refreshing DRAMs having timing circuit shutdown |
| US5229970A (en) * | 1991-04-15 | 1993-07-20 | Micron Technology, Inc. | Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown |
| JPH05113870A (ja) * | 1991-10-23 | 1993-05-07 | Mitsubishi Electric Corp | ソート処理プロセツサ |
| US6223264B1 (en) | 1991-10-24 | 2001-04-24 | Texas Instruments Incorporated | Synchronous dynamic random access memory and data processing system using an address select signal |
| JP3134450B2 (ja) * | 1992-02-17 | 2001-02-13 | 日本電気株式会社 | マイクロプロセッサ |
| US5402384A (en) * | 1992-04-24 | 1995-03-28 | Citizen Watch Co., Ltd. | Dynamic ram |
| US5363337A (en) * | 1992-07-15 | 1994-11-08 | Micron Technology, Inc. | Integrated circuit memory with variable addressing of memory cells |
| US5379400A (en) * | 1992-08-07 | 1995-01-03 | International Business Machines Corp. | Method and system for determining memory refresh rate |
| US5278801A (en) * | 1992-08-31 | 1994-01-11 | Hewlett-Packard Company | Flexible addressing for drams |
| JPH06150023A (ja) | 1992-11-06 | 1994-05-31 | Hitachi Ltd | マイクロコンピュータ及びマイクロコンピュータシステム |
| JP3244340B2 (ja) * | 1993-05-24 | 2002-01-07 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JPH0778106A (ja) | 1993-09-08 | 1995-03-20 | Hitachi Ltd | データ処理システム |
| JP3904244B2 (ja) * | 1993-09-17 | 2007-04-11 | 株式会社ルネサステクノロジ | シングル・チップ・データ処理装置 |
| KR950014089B1 (ko) * | 1993-11-08 | 1995-11-21 | 현대전자산업주식회사 | 동기식 디램의 히든 셀프 리프레쉬 방법 및 장치 |
| JPH07153266A (ja) * | 1993-11-26 | 1995-06-16 | Mitsubishi Electric Corp | Ｄｒａｍ制御回路 |
| JP3563768B2 (ja) * | 1994-05-31 | 2004-09-08 | 株式会社ルネサステクノロジ | Ｒｏｍプログラム変更装置 |
| US5557578A (en) * | 1995-05-01 | 1996-09-17 | Apple Computer, Inc. | Dynamic memory refresh controller and method |
| US5557577A (en) * | 1995-05-01 | 1996-09-17 | Apple Computer, Inc. | System and method for performing wake-up operations to a memory |
| GB2309559B (en) * | 1996-01-27 | 2000-01-26 | Motorola Israel Ltd | Microprocessor and system |
| US5946703A (en) * | 1997-02-07 | 1999-08-31 | Silicon Integrated Systems Corp. | Method for reading data in data reading and writing system |
| US6327640B1 (en) * | 1997-03-07 | 2001-12-04 | Advanced Micro Devices, Inc. | Overlapping peripheral chip select space with DRAM on a microcontroller with an integrated DRAM controller |
| CN100357923C (zh) * | 2002-02-06 | 2007-12-26 | 皇家飞利浦电子股份有限公司 | 设备系统 |
| US7117398B2 (en) * | 2002-11-22 | 2006-10-03 | Texas Instruments Incorporated | Program counter range comparator with equality, greater than, less than and non-equal detection modes |
| KR100653686B1 (ko) * | 2003-12-31 | 2006-12-04 | 삼성전자주식회사 | 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법 |
| US7512029B2 (en) * | 2006-06-09 | 2009-03-31 | Micron Technology, Inc. | Method and apparatus for managing behavior of memory devices |
| KR100881196B1 (ko) * | 2007-05-29 | 2009-02-05 | 삼성전자주식회사 | 선택 가능한 두개의 비트 구조를 갖는 메모리 장치 및 이를구비하는 시스템 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2212922B2 (de) * | 1972-03-17 | 1976-02-05 | Karl Schmidt Gmbh, 7107 Neckarsulm | Gebauter kolben fuer verbrennungskraftmaschinen |
| US4332008A (en) * | 1976-03-09 | 1982-05-25 | Zilog, Inc. | Microprocessor apparatus and method |
| JPS53136924A (en) * | 1977-05-06 | 1978-11-29 | Fujitsu Ltd | Control system for memory device |
| DE2842548A1 (de) * | 1978-09-29 | 1980-04-10 | Siemens Ag | Programmierbare speicherschutzlogik fuer mikroprozessorsysteme |
| JPS5798600U (ja) * | 1980-12-09 | 1982-06-17 | ||
| JPS57143651A (en) * | 1981-03-02 | 1982-09-04 | Nec Corp | Control system using in common the same test panel |
| JPS57143652A (en) * | 1981-03-02 | 1982-09-04 | Fuji Electric Co Ltd | Extension system for memory unit |
| JPS57203276A (en) * | 1981-06-09 | 1982-12-13 | Nippon Telegr & Teleph Corp <Ntt> | Information storage device |
| US4433378A (en) * | 1981-09-28 | 1984-02-21 | Western Digital | Chip topography for MOS packet network interface circuit |
| IT1142074B (it) * | 1981-11-24 | 1986-10-08 | Honeywell Inf Systems | Sistema di elaborazione dati con allocazione automatica dell'indirizzo in una memoria modulare |
| JPS58192148A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 演算処理装置 |
| JPS59162691A (ja) * | 1983-03-07 | 1984-09-13 | Hitachi Ltd | ダイナミツクｒａｍ |
| US4613953A (en) * | 1983-04-22 | 1986-09-23 | Ncr Corporation | Paging register for memory devices |
| US4755964A (en) * | 1985-04-19 | 1988-07-05 | American Telephone And Telegraph Company | Memory control circuit permitting microcomputer system to utilize static and dynamic rams |
| US4835733A (en) * | 1985-09-30 | 1989-05-30 | Sgs-Thomson Microelectronics, Inc. | Programmable access memory |
| JPH0458675A (ja) * | 1990-06-28 | 1992-02-25 | Toshiba Corp | ２値イメージ伸張方式 |
-
1984
- 1984-11-26 JP JP59248109A patent/JPH0642263B2/ja not_active Expired - Lifetime
-
1985
- 1985-11-20 US US06/799,795 patent/US4792891A/en not_active Expired - Lifetime
- 1985-11-21 KR KR1019850008718A patent/KR930002323B1/ko not_active IP Right Cessation
- 1985-11-26 EP EP85115002A patent/EP0183231B1/en not_active Expired - Lifetime
- 1985-11-26 SG SG1995905782A patent/SG59880G/en unknown
- 1985-11-26 DE DE8585115002T patent/DE3587116T2/de not_active Expired - Lifetime
-
1990
- 1990-07-25 US US07/560,230 patent/US5021951A/en not_active Ceased
-
1993
- 1993-11-26 KR KR1019930025387A patent/KR940002086B1/ko not_active IP Right Cessation
- 1993-11-26 KR KR1019930025388A patent/KR940002076B1/ko not_active IP Right Cessation
-
1996
- 1996-02-15 HK HK28696A patent/HK28696A/xx not_active IP Right Cessation
- 1996-10-11 US US08/729,132 patent/USRE36482E/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7370141B2 (en) | 2001-02-27 | 2008-05-06 | Fujitsu Limited | Memory system |
| US7386659B2 (en) | 2001-02-27 | 2008-06-10 | Fujitsu Limited | Memory system |
| US8886897B2 (en) | 2001-02-27 | 2014-11-11 | Fujitsu Semiconductor Limited | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US8972686B2 (en) | 2001-02-27 | 2015-03-03 | Fujitsu Semiconductor Limited | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US8972688B2 (en) | 2001-02-27 | 2015-03-03 | Fujitsu Semiconductor Limited | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US8972687B2 (en) | 2001-02-27 | 2015-03-03 | Fujitsu Semiconductor Limited | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US8977832B2 (en) | 2001-02-27 | 2015-03-10 | Fujitsu Semiconductor Limited | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US9418029B2 (en) | 2001-02-27 | 2016-08-16 | Socionext Inc. | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US10133498B2 (en) | 2001-02-27 | 2018-11-20 | Socionext Inc. | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US10318195B2 (en) | 2001-02-27 | 2019-06-11 | Socionext Inc. | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930002323B1 (ko) | 1993-03-29 |
| KR940002086B1 (ko) | 1994-03-17 |
| USRE36482E (en) | 2000-01-04 |
| KR860004356A (ko) | 1986-06-20 |
| US5021951A (en) | 1991-06-04 |
| SG59880G (en) | 1995-09-01 |
| EP0183231A3 (en) | 1989-02-15 |
| JPS61127056A (ja) | 1986-06-14 |
| US4792891A (en) | 1988-12-20 |
| KR940002076B1 (ko) | 1994-03-16 |
| DE3587116T2 (de) | 1993-06-09 |
| DE3587116D1 (de) | 1993-04-01 |
| HK28696A (en) | 1996-02-23 |
| EP0183231B1 (en) | 1993-02-24 |
| EP0183231A2 (en) | 1986-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0642263B2 (ja) | デ−タ処理装置 | |
| US4316247A (en) | Low power consumption data processing system | |
| US5832251A (en) | Emulation device | |
| US20020032829A1 (en) | Microprocessor memory device controller | |
| US5781746A (en) | Microprocessor with multiple bus configurations | |
| US5056008A (en) | Data processor having expanded operating functions | |
| JPS6045828A (ja) | シングルチツプマイコン | |
| JP2003044303A (ja) | コンピュータ装置 | |
| JP2007299227A (ja) | 情報処理装置及び情報処理装置のブート方法 | |
| US5781492A (en) | System and method for mapping memory to DRAM after system boot from non-volatile memory | |
| US5179676A (en) | Address selection circuit including address counters for performing address selection | |
| JPH07152721A (ja) | マイクロコンピュータ | |
| JPH0682324B2 (ja) | 半導体集積回路装置 | |
| EP1164490B1 (en) | Re-configurable memory map for a system on a chip | |
| JPH0816900B2 (ja) | データ処理システムを構築する方法 | |
| EP0157341B1 (en) | Memory interface circuit | |
| JPH0628243A (ja) | 半導体集積回路 | |
| JP3182906B2 (ja) | マイクロコンピュータ | |
| KR950000124B1 (ko) | 다이나믹형 메모리의 액세스 방법 및 데이타 처리 시스템의 구축 방법과 데이타 처리 시스템 | |
| JPH0462648A (ja) | 記憶装置 | |
| KR0161487B1 (ko) | 메모리 컨트롤 회로 | |
| JPS61169923A (ja) | デ−タ処理システム | |
| JP2005078305A (ja) | 記憶装置及びその制御方法 | |
| JPH08194658A (ja) | マイクロコンピュータシステム | |
| JPS62224855A (ja) | デ−タ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |