JPS58192148A - 演算処理装置 - Google Patents

演算処理装置

Info

Publication number
JPS58192148A
JPS58192148A JP57075208A JP7520882A JPS58192148A JP S58192148 A JPS58192148 A JP S58192148A JP 57075208 A JP57075208 A JP 57075208A JP 7520882 A JP7520882 A JP 7520882A JP S58192148 A JPS58192148 A JP S58192148A
Authority
JP
Japan
Prior art keywords
signal
path
mpu
address signal
cycle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57075208A
Other languages
English (en)
Inventor
Tsuguji Tateuchi
舘内　嗣治
Toyota Honda
豊太 本多
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP57075208A priority Critical patent/JPS58192148A/ja
Priority to US06/491,227 priority patent/US4628482A/en
Priority to EP83104433A priority patent/EP0094042A3/en
Publication of JPS58192148A publication Critical patent/JPS58192148A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/287—Multiplexed DMA
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Bus Control (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、システムパスｔ２つ以上の回路か共有使用す
る演算処理装置に関するものである。
中央演算処理回路（以下ＭＰＵと記す）には。
大別してモトローラ社ｆｉ６８００で代表さｎる６８系
ＭＰＵと、インテル社製８０８ｏや８ｏ８６で代表さｎ
る８０糸ＭＰＵとがある。６Ｂ糸ＭＰＵではＭＰＵクロ
ック１クロツグでＩ　ＭＰＵサイグルを行ない、後半の
半グロックでメモリ等とデータの授受を行なう、このよ
うにＩ　ＭＰＵサイクルがｌＭＰＵグロックと定まって
お凱かつデータ授受の期間もグロック後手と決まってい
るため、６８糸ＭＰＵＩＩ柑いた演算処理装置ではＭＰ
ＵクロックＡｎでリフレッシュＹ行なうサイクルスチー
ルリフレッシュが行なゎｎている。
一万、８０糸ＭＰＵではＭＰＵグロックが複数個でＩ　
ＭＰＵサイクルを行なっており、ＭＰυ動作内容によっ
て９にのグロック数１１している。
そのため６８糸ＭＰＵのようにクロッグ前半ですフレッ
シュＹ行なうなどのサイクルスチールリフレッシュがで
きなかつ友。そこで８ｏ糸ＭＰＵ’に用いた演算処理装
置では例えば特開昭５４−４５３２「あき時間探索型自
動リフレッシュ装置」のよりに、メモリの読み出しデー
タ乞一時保持するラッチ回路馨設け、ＭＰＬＩのメモリ
に対する読み出し時間を知縮し、ＭＰＣサイクルにあき
時間を作り、その期間にリフレッシュを行なう方式もと
らｎ−ｃい友、シかし７この方式ではＭＰＵサイクルが
少ない命令の実行待には上記あき時間が得らｎず、その
ためにリフレッシュが正常に行なわｎないという欠点を
有している。
本発明の目的は従来技術の欠虞ンな（Ｌ、ＭＰＵｒ停止
させることなく他の回路がシステムパス乞共有使用でき
る演算処理装置Ｙ提供することにある。
上記目的娶達成すべく１本発明ではＭＰＬ）の一連のサ
イクルを２分し、１ずＭＰＵがアドレス信号を出してい
る期間、その初期においてアドレス信号をラッチし、ラ
ッチ後システムパスＹ他の回路ＫＭ放し、その後再びＭ
ＰＵがシステムバスｒ専有する構成により、システムパ
スの共有使用化を計ったものである。
以下１図面とともに本発明を説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において１はＭＰＵ（インテル社シ１６ビツトマ
イクロコンピユータ８０８６　）、２はリフレッシュカ
ウンタ、３はデータバスバッフハ４はアドレスラッチ（
ロ）路、５はＭＰＵ１からのアドレス信号とリフレッシ
ュカウンタ２からのりフレッシュアドレス１５とＹ切換
えるパス切換回路、６は一定時間毎にリフレッシュ？要
する読みＩｍ！可能な記憶装置（以下ＲＡＭと記す）、
７はプロダラム等を記憶する読み出し専用記憶装置（以
下ＲＯＭと記す）、１ｏはＭＰＵ１のグロックを発生ず
るグ・・り発生回路である。　　　　　　　　　　　　
′ＭＰＵ１はグロック発生回路１ｏからのクロック信号
１６によって動作している。Ｔ１サイクルでＭＰＵ１は
システムパス１１にアドレス信号馨出ヵするとともにこ
のアドレス信号ケラフチすぺく、アドレスラッチ信号１
７を出力する。アドレスラッチ回路４はＴ４サイクル壕
で続くアドレス信号１３を出力し、パス切換回路５Ｙ介
してＲＡＭ６　。
ＲＡＭ７に供給する。
次にＴ２サイクルに入るとＭＰＵ１は読み書き制御信号
１８Ｙ出力し、ＲＡＭ＋Ｓ、ＲＯＭ７にデータ読み出し
を指示する。ＲＡＭ６は、アドレス及び読み書き制御信
号１８ン受けてデータをデータバス１２に出力する。Ｍ
ＰＵ１はＴ５サイクルの後半でこのデータｌｌＭＰＵ内
部に取り込む。上述の手順で、ＲＡＭｄ、ＲＯＭ７とデ
ータの授受乞行なっているがＲＡＭｄ、ＲＯＭ７等は、
＠み書き制御信号１８の出力期間にのみＭＰＵ１と接続
すｎばよく、Ｔ４サイクル及びＴ１サイクルはＭＰＵ１
から切り放なしても良い。そこで、アドレスラッチ信号
１７の立ち下がりでリセット、絖み１ｉｉ−き制御信号
１８でセットさｎるよう麦パス切換信号２０を検出回路
２２で発生させ、パス切換回路５ン制御した。すなわ、
ち、アドレスラッチ信号１７の立ち下がりから読み書き
制御信号１８の立ち上がりまでの間はパス切換回路５を
第３図の位置に切換え一、ＭＰＵＩと、ＲＡＭ６．ＲＯ
Ｍ７と接続しデータの授受乞行ない。
上記期間以外ではパス切換回路５Ｙ図の位置とは逆に切
換え、リフレッシュカウンタ２からのりフレッνユアド
レ、ｃ１５ｉ７ＲＡＭ６に供給し、リフレッシュＹ行な
っている。
このように、システムパス’２ＭＰＵ１とリフレッシュ
カウンタ２とか時分割で共有使用することでＭＰＵ１は
処理速度の低下なく、又ＲＡＭ６のリフレッシュを竹な
うことができる。したがって実質上ＭＰＵ１の処理速度
同上が可能となる。ま几、高速データ転送においてもバ
ッファＹ必要とせず１装置の簡略化が可能となった。
以上、システムパスと共有する回路としてリフレッシュ
カウンタ２の場合で１本発明馨説明した。
Ｌ、かじリフレッシュカウンタ２の代りに第２のＶＰＵ
ン用い、かつデータバスにアドレスバスと同様パス切侯
回路？設け、アドレスバス、データバスを切換えること
Ｋより、マルチＭＰＵシステムン構成することができる
。また上述の説明ではパス切換信号２０の発生手段とし
てアドレスラッチ信号１７及び読み１′ｆ！制御信号１
８によって作り出したが、上記２信号のうちいずｎか一
万だけで四等のパス切換信号を発生させることができる
。
すなわち、アドレスラッチ信号１７ｔ’検出し、その後
クロブク信号１６の２サイクル間％　ＭＰＵ１［にパス
が切換わるようにパス切換信号を発生させｆ′ＬＦｉ良
い。
以上のように本発明に工ＡｉｊＭｐｕ１と他の回路によ
ってシステムバスン共有便用することによって１例えは
ＭＰＵの演算処理速度の低下な（ＲＡＭのリフレッシュ
が行なえる演算処理装置ン達成できる。又、もう一つの
ＭＰ　ＵＷｔ’用いることで容易にマルチＭＰＵシステ
ムの演算処理装置？達成できる。
【図面の簡単な説明】
第１図は本発明による演算処理装置の一実施例？示すブ
ロック因、第２図は第を図のタイミング町Δ−トである
。 １・・・中央演算処理回路、 ２・・−第２のパスマスタであるリフレッシュカウンタ
。 ５・・・パス切換え回路。 ２２・・・パスの状態Ｙ検出する検出回路、１７・・・
アドレスラッチ信号、 １８・・・読みＩＩき制御信号。 ′［ す　ｌｙＪ 才　２　図

Claims (1)

  1. 【特許請求の範囲】 １、メモリと、中央演算処理装置と、これ【接続するパ
    スと、中央演算処理装置から発生されるアドレス信号を
    ラッチするラッチ手段とからなり、ラッチされたアドレ
    ス信号によって指定されるアドレス馨弔するメモリと中
    央演算処理装置とが上記パスを介してデータ授受を行な
    う接続期間が変化する演算処理装置において、上記パス
    上にアドレス信号が専有した事を検出する検出手段と、
    パスを前記中央演算処理手段と共有使用する他のパスマ
    スタ手段？有し、上記検出手段によってアドレス信号が
    パスを専有し几１＃ン検出した時に上記他のパスマスタ
    手段が上記中央演算処理手段に代ってパスを使用するこ
    とを特徴としまた演算処理装置。 ２　上記メモリはリフレッシュが必賛なダイナミックメ
    モリからなり、上記他のパスマスタ＋ｉがリフレッシュ
    カウンタからなることを特徴とする特許請求の範１ｆｆ
    ｌ＠１項記載の演算処理装置６
JP57075208A 1982-05-07 1982-05-07 演算処理装置 Pending JPS58192148A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP57075208A JPS58192148A (ja) 1982-05-07 1982-05-07 演算処理装置
US06/491,227 US4628482A (en) 1982-05-07 1983-05-03 Common memory control system with two bus masters
EP83104433A EP0094042A3 (en) 1982-05-07 1983-05-05 Data processing apparatus wherein a system bus is shared by two or more circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57075208A JPS58192148A (ja) 1982-05-07 1982-05-07 演算処理装置

Publications (1)

Publication Number Publication Date
JPS58192148A true JPS58192148A (ja) 1983-11-09

Family

ID=13569542

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57075208A Pending JPS58192148A (ja) 1982-05-07 1982-05-07 演算処理装置

Country Status (3)

Country Link
US (1) US4628482A (ja)
EP (1) EP0094042A3 (ja)
JP (1) JPS58192148A (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4723204A (en) * 1982-07-07 1988-02-02 Gte Automatic Electric Incorporated Dynamic RAM refresh circuit
FR2561414B1 (fr) * 1984-03-16 1986-09-19 Thomson Csf Systeme a microprocesseur et memoire vive dynamique avec rafraichissement par logiciel. application a un enregistreur de perturbations
JP2618223B2 (ja) * 1984-07-27 1997-06-11 株式会社日立製作所 シングルチツプマイクロコンピユータ
JPH0642263B2 (ja) * 1984-11-26 1994-06-01 株式会社日立製作所 デ−タ処理装置
US4754425A (en) * 1985-10-18 1988-06-28 Gte Communication Systems Corporation Dynamic random access memory refresh circuit selectively adapted to different clock frequencies
DE3542281A1 (de) * 1985-11-29 1987-06-04 Siemens Ag Verfahren und schaltungsanordnung zur steuerung des speicherzugriffs fuer einen hauptprozessor und wenigstens einen nebenprozessor
GB8608776D0 (en) * 1986-04-10 1986-05-14 Sinclair Res Ltd Video memory contention mechanism
JPS63140490A (ja) * 1986-12-03 1988-06-13 Sharp Corp ダイナミツクｒａｍ
US4870620A (en) * 1987-01-06 1989-09-26 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory device with internal refresh
US4837735A (en) * 1987-06-09 1989-06-06 Martin Marietta Energy Systems, Inc. Parallel machine architecture for production rule systems
JPH0221490A (ja) * 1988-07-07 1990-01-24 Oki Electric Ind Co Ltd ダイナミック・ランダム・アクセス・メモリ
JPH03194633A (ja) * 1989-12-25 1991-08-26 Nec Corp 制御記憶の再書き込み方式
KR940000377B1 (ko) * 1990-05-10 1994-01-19 캐논 가부시끼가이샤 Cpu를 사용한 데이타 처리장치
US5465339A (en) * 1991-02-27 1995-11-07 Vlsi Technology, Inc. Decoupled refresh on local and system busses in a PC/at or similar microprocessor environment
US5396606A (en) * 1991-07-31 1995-03-07 Franklin Electronic Publishers, Incorporated Address bus switching between sequential and non-sequential ROM searches
FR2687487B1 (fr) * 1992-02-19 1996-12-20 Alcatel Business Systems Systeme de partage de temps d'acces a une memoire partagee entre un processeur et d'autres applications.
US6389497B1 (en) * 1999-01-22 2002-05-14 Analog Devices, Inc. DRAM refresh monitoring and cycle accurate distributed bus arbitration in a multi-processing environment

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49122231A (ja) * 1973-03-22 1974-11-22
JPS5178941A (en) * 1974-12-31 1976-07-09 Shimadzu Corp Konpyuutano ram rifuretsushuhoshiki

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1296067A (ja) * 1969-03-21 1972-11-15
US3858184A (en) * 1973-01-22 1974-12-31 Monolithic Syst Corp Automatic non-interrupting refresh technique
JPS5255337A (en) * 1975-10-31 1977-05-06 Hitachi Ltd Refresh control system
US4332008A (en) * 1976-03-09 1982-05-25 Zilog, Inc. Microprocessor apparatus and method
US4218753A (en) * 1977-02-28 1980-08-19 Data General Corporation Microcode-controlled memory refresh apparatus for a data processing system
US4164787A (en) * 1977-11-09 1979-08-14 Bell Telephone Laboratories, Incorporated Multiple microprocessor intercommunication arrangement
US4344157A (en) * 1978-06-26 1982-08-10 Texas Instruments Incorporated On-chip refresh address generator for dynamic memory
US4292676A (en) * 1978-11-15 1981-09-29 Lockheed Electronics Co., Inc. Refresh cycle minimizer in a dynamic semiconductor memory
US4347589A (en) * 1979-05-15 1982-08-31 Mostek Corporation Refresh counter test
GB2053537B (en) * 1979-07-10 1983-08-10 Lucas Industries Ltd Digital computing apparatus
US4333167A (en) * 1979-10-05 1982-06-01 Texas Instruments Incorporated Dynamic memory with on-chip refresh invisible to CPU
DE3009872C2 (de) * 1980-03-14 1984-05-30 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Regenerieren von in einem dynamischen MOS-Speicher gespeicherten Daten unter Berücksichtigung von Schreib- und Lesezyklen und Schaltungsanordnung zur Durchführung des Verfahrens
US4412314A (en) * 1980-06-02 1983-10-25 Mostek Corporation Semiconductor memory for use in conjunction with error detection and correction circuit
US4328566A (en) * 1980-06-24 1982-05-04 Pitney Bowes Inc. Dynamic memory refresh system with additional refresh cycles
JPS58155596A (ja) * 1982-03-10 1983-09-16 Hitachi Ltd ダイナミツク型ｍｏｓｒａｍ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49122231A (ja) * 1973-03-22 1974-11-22
JPS5178941A (en) * 1974-12-31 1976-07-09 Shimadzu Corp Konpyuutano ram rifuretsushuhoshiki

Also Published As

Publication number Publication date
US4628482A (en) 1986-12-09
EP0094042A2 (en) 1983-11-16
EP0094042A3 (en) 1984-12-19

Similar Documents

Publication Publication Date Title
JPS58192148A (ja) 演算処理装置
KR0169288B1 (ko) 컴퓨터 시스템 및 그 메모리를 리프레싱하기 위한 방법
EP0242879B1 (en) Data processor with wait control allowing high speed access
EP0592165A2 (en) Pulse generation/sensing arrangement for use in a microprocessor system
KR920006826A (ko) 프로그램 가능 컨트롤러 및 그 제조방법
US5487157A (en) Microprogrammed microcomputer with high-speed interrupt for DRAM refresh
US6098164A (en) Microprocessor with common bus for memory and peripheral circuit having data latch generator
JPS58159292A (ja) メモリリフレツシユ方法
JPH05109269A (ja) ダイナミツクメモリのリフレツシユ制御回路
KR0183813B1 (ko) 디알에이엠 리프레쉬 제어기
JPS59229662A (ja) 共有メモリ制御回路
JP2628588B2 (ja) Ｄｒａｍのリフレッシュ回路
JPS6320798A (ja) リフレツシユ自動切替制御方式
JPS63311553A (ja) 同期制御方式のマイクロプロセツサ周辺回路
JPH0748192B2 (ja) 記憶装置
JPH02294863A (ja) ダイレクトメモリアクセス方式
JPS5999522A (ja) 入出力制御方式
JP3450667B2 (ja) データプロセッサ
JPS63292350A (ja) メモリ回路
JPH06266658A (ja) マルチプロセッサ用バスシステム
JPH03183095A (ja) マイクロプロセッサシステムのｒａｍリフレッシュ方式
JPH02310886A (ja) メモリリフレッシュ制御方式
JPH0581445A (ja) マイクロコンピユータｌｓｉ
JPH04254985A (ja) Ｄｒａｍ制御装置
JPS61253480A (ja) パタ−ン発生器