JPS63311553A - 同期制御方式のマイクロプロセツサ周辺回路 - Google Patents
同期制御方式のマイクロプロセツサ周辺回路Info
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- JPS63311553A JPS63311553A JP62148688A JP14868887A JPS63311553A JP S63311553 A JPS63311553 A JP S63311553A JP 62148688 A JP62148688 A JP 62148688A JP 14868887 A JP14868887 A JP 14868887A JP S63311553 A JPS63311553 A JP S63311553A
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- 230000015654 memory Effects 0.000 claims abstract description 38
- 230000001360 synchronised effect Effects 0.000 claims abstract description 19
- 230000004044 response Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は応答時間の異なるメモリや入出力装置を同一
のマイクロプロセッサ・システム中に採用しても該シス
テムの演算速度やデータ転送速度を必要以上に低下させ
ることのない同期制御方式のマイクロプロセッサ周辺回
路に関するものである。
のマイクロプロセッサ・システム中に採用しても該シス
テムの演算速度やデータ転送速度を必要以上に低下させ
ることのない同期制御方式のマイクロプロセッサ周辺回
路に関するものである。
従来のこの種同期制御方式のマイクロプロセッサとして
、たとえば岩波書店発行、森下巌著、「マイクロコンピ
ュータのハードウェアＪＰ１１〜Ｐ１６がある。同書に
よれば、マイクロプロセッサには入力クロックに同期し
てバス（制御バス。
、たとえば岩波書店発行、森下巌著、「マイクロコンピ
ュータのハードウェアＪＰ１１〜Ｐ１６がある。同書に
よれば、マイクロプロセッサには入力クロックに同期し
てバス（制御バス。
データバス、アドレスバス）の動作を制御する同期制御
方式のマイクロプロセッサと、メモリまたは入出力装置
側がサイクル終了時刻を定める制御信号、つまりサイク
ルを終了しても良いという確認信号を出して動作をする
非同期式のマイクロプロセッサの２種類がある。
方式のマイクロプロセッサと、メモリまたは入出力装置
側がサイクル終了時刻を定める制御信号、つまりサイク
ルを終了しても良いという確認信号を出して動作をする
非同期式のマイクロプロセッサの２種類がある。
よって前記同期制御方式のマイクロプロセッサは、メモ
リや入出力装置等の周辺回路に対して、データを出力ま
たは入力するためにアドレス信号のほかにリード信号お
よびライト信号を出力する。
リや入出力装置等の周辺回路に対して、データを出力ま
たは入力するためにアドレス信号のほかにリード信号お
よびライト信号を出力する。
この時に同期制御方式のマイクロプロセッサ周辺回路に
与えるリードまたはライト信号のタイミングは該マイク
ロプロセッサが完全に読出し、書込みのタイミングを決
定している。すなわち、リードまたはライト信号の期間
がマイクロプロセッサを駆動するクロック信号の周期に
よって定まる。
与えるリードまたはライト信号のタイミングは該マイク
ロプロセッサが完全に読出し、書込みのタイミングを決
定している。すなわち、リードまたはライト信号の期間
がマイクロプロセッサを駆動するクロック信号の周期に
よって定まる。
従来の同期制御方式のマイクロプロセッサ周辺回路は以
上のように構成されているので、同期式バスを有するマ
イクロプロセッサシステムでは、メモリや入出力装置中
に応答の遅いものがあるとその応答の最も遅いものに対
して、リードおよびライト信号の出力期間を合わせなけ
ればならないためにマイクロプロセッサを駆動するクロ
ック信号の周波数をリード／ライト応答時間に見合うよ
うに下げる必要がある。その結果としてマイクロプロセ
ッサの演算速度が低下したり、高速のメモリや入出力装
置に対するデータ転送速度も低下してしまうという問題
点があった。
上のように構成されているので、同期式バスを有するマ
イクロプロセッサシステムでは、メモリや入出力装置中
に応答の遅いものがあるとその応答の最も遅いものに対
して、リードおよびライト信号の出力期間を合わせなけ
ればならないためにマイクロプロセッサを駆動するクロ
ック信号の周波数をリード／ライト応答時間に見合うよ
うに下げる必要がある。その結果としてマイクロプロセ
ッサの演算速度が低下したり、高速のメモリや入出力装
置に対するデータ転送速度も低下してしまうという問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、同期式バスを有するマイクロプロセッサが本
来のクロック周波数での演算速度を維持しつつ、かつ応
答の異なるメモリまたは入出力装置に対しては該メモリ
または入出力装置の応答速度に適応したクロックで動作
し、データ転送速度が必要以上に低下しない同期制御方
式のマイクロプロセッサ周辺回路を得ることを目的とす
る。
たもので、同期式バスを有するマイクロプロセッサが本
来のクロック周波数での演算速度を維持しつつ、かつ応
答の異なるメモリまたは入出力装置に対しては該メモリ
または入出力装置の応答速度に適応したクロックで動作
し、データ転送速度が必要以上に低下しない同期制御方
式のマイクロプロセッサ周辺回路を得ることを目的とす
る。
この発明に係る同期制御方式のマイクロプロセッサ周辺
回路はデータバス及びアドレスバスを介して前記マイク
ロプロセッサに接続されたメモリ、または入出力装置内
にビジー発生手段を内蔵して設け、そのビジー発生手段
より出力されたビジー信号を入力とする条件一致手段を
備え、該条件一致手段の出力信号を分周手段に入力して
クロック信号を分周制御するようにしたものである。
回路はデータバス及びアドレスバスを介して前記マイク
ロプロセッサに接続されたメモリ、または入出力装置内
にビジー発生手段を内蔵して設け、そのビジー発生手段
より出力されたビジー信号を入力とする条件一致手段を
備え、該条件一致手段の出力信号を分周手段に入力して
クロック信号を分周制御するようにしたものである。
この発明における同期制御方式のマイクロプロセッサ周
辺回路は同期式バスを有し、前記マイクロプロセッサが
備えている本来のバス・サイクルで演算速度を実行し、
メモリ、あるいは入出力装置に対してデータ転送する時
には該メモリ、または入出力装置の応答速度に合せてク
ロックを一時停止させるように前記複数のメモリまたは
入出力装置内にビジー発生手段を設け、該ビジ発生手段
からの複数のビジー信号によって条件一致手段を制御す
る。そして、引続き該条件一致手段の出力信号によって
分周手段を作動させマイクロプロセッサに与えるクロッ
クを制御する。
辺回路は同期式バスを有し、前記マイクロプロセッサが
備えている本来のバス・サイクルで演算速度を実行し、
メモリ、あるいは入出力装置に対してデータ転送する時
には該メモリ、または入出力装置の応答速度に合せてク
ロックを一時停止させるように前記複数のメモリまたは
入出力装置内にビジー発生手段を設け、該ビジ発生手段
からの複数のビジー信号によって条件一致手段を制御す
る。そして、引続き該条件一致手段の出力信号によって
分周手段を作動させマイクロプロセッサに与えるクロッ
クを制御する。
以下、この発明の一実施例を図について説明する。
第１図において、１は同期式バスを有するマイクロプロ
セッサ、２は発振器、３はＪ−にフリップフロップ（分
周手段と略称する）で前記発振器２の出力をトリガ入力
として入力し、その出力をマイクロプロセッサ１を駆動
するクロック信号として該マイクロプロセッサ１へ出力
する。５．６はマイクロプロセッサ１のバスであり、５
はデータバス、６はアドレスバス、また、７はリードま
たはライト信号である。ＩＩＡ、ＩＩＢ・・・・・・は
マイクロプロセッサ１の各バス５．６に接続された、メ
モリまたは入出力装置である。４はアンド回路（条件一
致手段と略称する）であり、全てのメモリまたは入出力
装置１１Ａ、ＩＩＢ・・・・・・からのビジー信号２１
．２２・・・・・・を入力信号として前記Ｊ−にフリッ
プフロップ３のＪ−に入力端子に与えられる（アンド回
路４とＪ−にフリップフロップ３のＪ−に端子を総称し
てクロック停止手段８という）。
セッサ、２は発振器、３はＪ−にフリップフロップ（分
周手段と略称する）で前記発振器２の出力をトリガ入力
として入力し、その出力をマイクロプロセッサ１を駆動
するクロック信号として該マイクロプロセッサ１へ出力
する。５．６はマイクロプロセッサ１のバスであり、５
はデータバス、６はアドレスバス、また、７はリードま
たはライト信号である。ＩＩＡ、ＩＩＢ・・・・・・は
マイクロプロセッサ１の各バス５．６に接続された、メ
モリまたは入出力装置である。４はアンド回路（条件一
致手段と略称する）であり、全てのメモリまたは入出力
装置１１Ａ、ＩＩＢ・・・・・・からのビジー信号２１
．２２・・・・・・を入力信号として前記Ｊ−にフリッ
プフロップ３のＪ−に入力端子に与えられる（アンド回
路４とＪ−にフリップフロップ３のＪ−に端子を総称し
てクロック停止手段８という）。
また、第２図の４１は各メモリまたは入出力装置１１Ａ
、１１Ｂに含まれる一部の回路で、ビジー信号２１を発
生するビジー発生回路（ビジー発生手段と略称する）、
３１はアドレスバス６のコンパレータ、３２はコンパレ
ータ３１の出カドリードまたはライト信号７を入力信号
とするアンド回路（前記コンパレータ３１とアンド回路
３２とで信号コンパレート手段９を形成する。）、３３
はワンショットマルチバイブレータ（ワンショットパル
ス発生手段）で、アンド回路３２によってトリガされ、
出力としてビジー信号２１を出力する。前記と同様でワ
ンショット時間の異なる回路がそれぞれのメモリまたは
入出力装置１１Ａ、１１Ｂ・・・・・・に具備され、そ
れぞれビジー信号２１または２２・・・・・・を出力す
る。
、１１Ｂに含まれる一部の回路で、ビジー信号２１を発
生するビジー発生回路（ビジー発生手段と略称する）、
３１はアドレスバス６のコンパレータ、３２はコンパレ
ータ３１の出カドリードまたはライト信号７を入力信号
とするアンド回路（前記コンパレータ３１とアンド回路
３２とで信号コンパレート手段９を形成する。）、３３
はワンショットマルチバイブレータ（ワンショットパル
ス発生手段）で、アンド回路３２によってトリガされ、
出力としてビジー信号２１を出力する。前記と同様でワ
ンショット時間の異なる回路がそれぞれのメモリまたは
入出力装置１１Ａ、１１Ｂ・・・・・・に具備され、そ
れぞれビジー信号２１または２２・・・・・・を出力す
る。
次に動作について説明する。まず、Ｊ−にフリップフロ
ップ３のＪ−に入力は通常゛１“となっているので、発
振器２の出力は該Ｊ−にフリップフロップ３によって１
７２分周され、マイクロプロセッサｌを駆動するクロッ
クとする。マイクロプロセッサ１が最初にメモリまたは
入出力装置１１Ａに対してデータを転送するためアドレ
ッシングすると、アドレスバス６が前記メモリまたは入
出力装置１１Ａに割当てられているアドレス値と一致す
る場合に限りコンパレータ３１は出力を発生する。さら
に、リードまたはライト信号７が到来するとアンド回路
３２は出力を発生しワンショットマルチバイブレータ３
３をトリガする。このとき第２図［有］）のようにワン
ショットマルチバイブレータ３３はビジー信号２１とし
て一定期間Ｔ１の間“０”信号を発生する。このビジー
信号２１によって、アンド回路４の出力は０°°に反転
するので、Ｊ−にフリップフロップ３は発振器２からの
入力信号があるにもかかわらず、出力を変化させること
はない、その結果マイクロプロセッサ１は動作を停止し
てホールド状態になる。ここで期間Ｔ、は前記メモリま
たは入出力装置１１Ａが応答するまでの時間をカバーす
る値に予め選んであるので、該メモリまたは入出力装置
ｔｌｌＡが応答状態になった後、すなわちＴｔ後に再び
Ｊ−にフリップフロップ３は出力クロックをマイクロプ
ロセッサ１に供給し始める。よってマイクロプロセッサ
ｌは前記メモリまたは入出力装置１１Ａへのデータ転送
を終了する。他のメモリまたは入出力装置１１Ｂ・・・
・・・に対してもそれぞれに最適な期間のビジー信号２
２・・・・・・が設定されているので前記と同様な動作
を行なう。
ップ３のＪ−に入力は通常゛１“となっているので、発
振器２の出力は該Ｊ−にフリップフロップ３によって１
７２分周され、マイクロプロセッサｌを駆動するクロッ
クとする。マイクロプロセッサ１が最初にメモリまたは
入出力装置１１Ａに対してデータを転送するためアドレ
ッシングすると、アドレスバス６が前記メモリまたは入
出力装置１１Ａに割当てられているアドレス値と一致す
る場合に限りコンパレータ３１は出力を発生する。さら
に、リードまたはライト信号７が到来するとアンド回路
３２は出力を発生しワンショットマルチバイブレータ３
３をトリガする。このとき第２図［有］）のようにワン
ショットマルチバイブレータ３３はビジー信号２１とし
て一定期間Ｔ１の間“０”信号を発生する。このビジー
信号２１によって、アンド回路４の出力は０°°に反転
するので、Ｊ−にフリップフロップ３は発振器２からの
入力信号があるにもかかわらず、出力を変化させること
はない、その結果マイクロプロセッサ１は動作を停止し
てホールド状態になる。ここで期間Ｔ、は前記メモリま
たは入出力装置１１Ａが応答するまでの時間をカバーす
る値に予め選んであるので、該メモリまたは入出力装置
ｔｌｌＡが応答状態になった後、すなわちＴｔ後に再び
Ｊ−にフリップフロップ３は出力クロックをマイクロプ
ロセッサ１に供給し始める。よってマイクロプロセッサ
ｌは前記メモリまたは入出力装置１１Ａへのデータ転送
を終了する。他のメモリまたは入出力装置１１Ｂ・・・
・・・に対してもそれぞれに最適な期間のビジー信号２
２・・・・・・が設定されているので前記と同様な動作
を行なう。
このようにビジー発生回路（ビジー発生手段）４１はマ
イクロプロセッサｌから出力されるアドレス６とリード
またはライト＜ｉ号７によって該マイクロプロセッサ１
がメモリまたは入出力装置１１Ａ、ＩＩＢ・・・・・・
をアクセス要求していることを信号コンパレート手段９
によって検出する。そして、前記メモリまたは入出力装
置１１Ａ、ＩＩＢ・・・・・・は前記信号コンパレート
手段９に応答してアクセスが可能になるまでの間、前記
ビジー信号２１をワンショトマルチバイブレーク（ワン
ショットパルス発生手段）３３より発生する。また、前
記メモリまたは入出力装置１１Ａ、ＩＩＢ・・・・・・
が発生する全てのビジー信号２１．２２・・・・・・は
アンド回路（条件一致手段）４に与えられ最終的にＪ−
にフリップフロップ（分周手段）３を制御する。ここで
この発明では条件一致手段４と分周手段３とをクロック
停止手段８としている。
イクロプロセッサｌから出力されるアドレス６とリード
またはライト＜ｉ号７によって該マイクロプロセッサ１
がメモリまたは入出力装置１１Ａ、ＩＩＢ・・・・・・
をアクセス要求していることを信号コンパレート手段９
によって検出する。そして、前記メモリまたは入出力装
置１１Ａ、ＩＩＢ・・・・・・は前記信号コンパレート
手段９に応答してアクセスが可能になるまでの間、前記
ビジー信号２１をワンショトマルチバイブレーク（ワン
ショットパルス発生手段）３３より発生する。また、前
記メモリまたは入出力装置１１Ａ、ＩＩＢ・・・・・・
が発生する全てのビジー信号２１．２２・・・・・・は
アンド回路（条件一致手段）４に与えられ最終的にＪ−
にフリップフロップ（分周手段）３を制御する。ここで
この発明では条件一致手段４と分周手段３とをクロック
停止手段８としている。
以上のようにこの発明によれば同期制御方式のマイクロ
プロセッサにおいて、該マイクロプロセッサが有する本
来の演算速度で動作するクロック周波数を分周手段に与
えておき、夫々ビジー発生手段を有するメモリまたは入
出力装置に対してデータ転送する場合には、該メモリま
たは入出力装置の応答時間に応じてクロックを一時停止
するようにクロック停止手段を介してクロックを制御す
るように構成したので、マイクロプロセッサの本来の演
算速度を維持しつつ、かつメモリまたは入出力装置に対
してデータ転送する時にはそれぞれの応答時間に適応し
た速度でアクセスが可能となり、システムとして最高の
効率で動作することができる効果がある。
プロセッサにおいて、該マイクロプロセッサが有する本
来の演算速度で動作するクロック周波数を分周手段に与
えておき、夫々ビジー発生手段を有するメモリまたは入
出力装置に対してデータ転送する場合には、該メモリま
たは入出力装置の応答時間に応じてクロックを一時停止
するようにクロック停止手段を介してクロックを制御す
るように構成したので、マイクロプロセッサの本来の演
算速度を維持しつつ、かつメモリまたは入出力装置に対
してデータ転送する時にはそれぞれの応答時間に適応し
た速度でアクセスが可能となり、システムとして最高の
効率で動作することができる効果がある。
第１図はこの発明の一実施例によるマイクロプロセッサ
システムの構成図、第２図（ａ）は第１図のメモリまた
は入出力装置内に設けたビジー発生回路図、同図（ｂ）
は（ａ）図の要部波形図である。 図において、１はマイクロプロセッサ、２は発振器、３
はＪ−にフリップフロップ（分周手段）、４はアンド回
路（条件一致手段）、５はデータバス、６はアドレスバ
ス、７はリードまたはライト信号、ＩＩＡ、ＩＩＢはメ
モリまたは入出力装置、３１はコンパレータ、３２はア
ンド回路、３３はワンショットマルチバイブレーク（ワ
ンショット・パルス発生手段）、４１はビジー発生回路
（ビジ発生手段）である。 なお、図中、同一符号は同一または相当部分を示す。
システムの構成図、第２図（ａ）は第１図のメモリまた
は入出力装置内に設けたビジー発生回路図、同図（ｂ）
は（ａ）図の要部波形図である。 図において、１はマイクロプロセッサ、２は発振器、３
はＪ−にフリップフロップ（分周手段）、４はアンド回
路（条件一致手段）、５はデータバス、６はアドレスバ
ス、７はリードまたはライト信号、ＩＩＡ、ＩＩＢはメ
モリまたは入出力装置、３１はコンパレータ、３２はア
ンド回路、３３はワンショットマルチバイブレーク（ワ
ンショット・パルス発生手段）、４１はビジー発生回路
（ビジ発生手段）である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (3)
- （１）外部データの転送を入力クロックに同期して同期
方式で行うマイクロプロセッサと、前記マイクロプロセ
ッサにデータバス及びアドレスバスを介して接続した複
数のメモリまたは入出力装置と、前記メモリまたは前記
入出力装置内に設けられたビジー発生手段と、前記ビジ
ー発生手段より出力されたビジー信号を入力とする条件
一致手段と、前記条件一致手段の出力信号を一方の入力
とし、かつ、発振器からのクロック信号を他の入力とし
て取り込んで分周制御し、該分周制御した出力を前記マ
イクロプロセッサの同期信号とする分周手段とを備えた
同期制御方式のマイクロプロセッサ周辺回路。 - （２）前記ビジー発生手段の構成として、前記マイクロ
プロセッサから出力されるアドレスバスとリードまたは
ライト信号によって該マイクロプロセッサがメモリまた
は入出力装置をアクセス要求していることを検出する信
号コンパレート手段に応答して前記メモリまたは入出力
装置がアクセス可能な状態になるまでの間ビジー信号を
発生するワンショットパルス発生手段とよりなることを
特徴とする特許請求の範囲第１項記載の同期制御方式の
マイクロプロセッサ周辺回路。 - （３）前記クロック停止手段を複数のビジー信号の総和
によって制御する条件一致手段と、前記条件一致手段の
出力信号及び発振器からの出力信号とを入力とする分周
手段とより構成したことを特徴とする特許請求の範囲第
１項記載の同期制御方式のマイクロプロセッサ周辺回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62148688A JPS63311553A (ja) | 1987-06-15 | 1987-06-15 | 同期制御方式のマイクロプロセツサ周辺回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62148688A JPS63311553A (ja) | 1987-06-15 | 1987-06-15 | 同期制御方式のマイクロプロセツサ周辺回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311553A true JPS63311553A (ja) | 1988-12-20 |
Family
ID=15458376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62148688A Pending JPS63311553A (ja) | 1987-06-15 | 1987-06-15 | 同期制御方式のマイクロプロセツサ周辺回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311553A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283762A (ja) * | 1988-09-21 | 1990-03-23 | Matsushita Electric Ind Co Ltd | システムクロック制御装置 |
| JPH03111960A (ja) * | 1989-09-26 | 1991-05-13 | Mitsubishi Electric Corp | ワンチップマイクロコンピュータ |
| EP0459930A2 (en) * | 1990-05-31 | 1991-12-04 | International Business Machines Corporation | Digital processor clock circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101925A (en) * | 1980-12-17 | 1982-06-24 | Hitachi Ltd | Data processing system having asynchronous interface |
-
1987
- 1987-06-15 JP JP62148688A patent/JPS63311553A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101925A (en) * | 1980-12-17 | 1982-06-24 | Hitachi Ltd | Data processing system having asynchronous interface |
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| JPH03111960A (ja) * | 1989-09-26 | 1991-05-13 | Mitsubishi Electric Corp | ワンチップマイクロコンピュータ |
| EP0459930A2 (en) * | 1990-05-31 | 1991-12-04 | International Business Machines Corporation | Digital processor clock circuit |
| US5247636A (en) * | 1990-05-31 | 1993-09-21 | International Business Machines Corporation | Digital processor clock circuit |
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