JPS584468A - マイクロプロセツサシステム - Google Patents
マイクロプロセツサシステムInfo
- Publication number
- JPS584468A JPS584468A JP56102681A JP10268181A JPS584468A JP S584468 A JPS584468 A JP S584468A JP 56102681 A JP56102681 A JP 56102681A JP 10268181 A JP10268181 A JP 10268181A JP S584468 A JPS584468 A JP S584468A
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- wait
- controller
- time
- cpu
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はウェイト機能を有するマイクロプロセッサ、ｉ
１０装置及び上記マイクロプロセッサとＩ１０装置間を
インターフェイスするＩ１０制御装置より成るマイクロ
プロセッサシステムの改良に関するものであり、更に詳
細にはＩ１０リード・ライトサイクルに時間調整のため
のダミーサイクル（ウェイトサイクル）を発生させてア
クセスタイムを保証する制御信号を発生させるウェイト
信号発生手段に関するものである。
１０装置及び上記マイクロプロセッサとＩ１０装置間を
インターフェイスするＩ１０制御装置より成るマイクロ
プロセッサシステムの改良に関するものであり、更に詳
細にはＩ１０リード・ライトサイクルに時間調整のため
のダミーサイクル（ウェイトサイクル）を発生させてア
クセスタイムを保証する制御信号を発生させるウェイト
信号発生手段に関するものである。
一般にマイクロプロセッサ（以下ＣＰＵと称す）、Ｉ１
０装置ζ怪記ＣＰｔＪとＩ１０装置間をインターフェイ
スする■１０制御装置より成るＣＰＵシステムにおいて
、ＣＰＵはＷＡＩＴ端子（インテル社８０８０Ａにおい
てはＲＥＡＤＹ端子）を有しており、該端子へ与えられ
る入力信号は外部に対するＣＰＵの同期をとるためのも
のであり、アクセスタイムの遅いメモリー、ｉ１０装置
等に対してＣＰＵのフェッチやリード、またはライトの
動作を待たせることが出来るものである。
０装置ζ怪記ＣＰｔＪとＩ１０装置間をインターフェイ
スする■１０制御装置より成るＣＰＵシステムにおいて
、ＣＰＵはＷＡＩＴ端子（インテル社８０８０Ａにおい
てはＲＥＡＤＹ端子）を有しており、該端子へ与えられ
る入力信号は外部に対するＣＰＵの同期をとるためのも
のであり、アクセスタイムの遅いメモリー、ｉ１０装置
等に対してＣＰＵのフェッチやリード、またはライトの
動作を待たせることが出来るものである。
従来のシステムにおいてＷＡＩＴ信号は予め決められた
時間を保証する様にタイマーまたはＣＰＵの基本クロッ
クφをカウンスすることによりＣＰＵ側装置（基板また
はＬＳＩ）において発生させており、その構成例を第１
図に示している。
時間を保証する様にタイマーまたはＣＰＵの基本クロッ
クφをカウンスすることによりＣＰＵ側装置（基板また
はＬＳＩ）において発生させており、その構成例を第１
図に示している。
第１図において１はＷＡＩＴ機能を有するＣ Ｐ Ｕ、
２は該ＣＰＵＩの基本クロック発生器、３はアドレスデ
ータをデコードしてストローブ信号を出力するデコーダ
、４はクロック信号φをカウントするカウンタであり、
ストローブ信号により起動されてＣＰＵＩにＷＡ ＩＴ
倍信号出力し、該ＷＡＩＴ信号は予め決められた特定の
カウント値になるまで出力される。上記ＣＰＵＩ、基本
クロック発生器２、デコーダ３及びカウンタ４はＣＰＵ
側装置５を構成しており、該ＣＰＵ側装置５は同一基板
内または同−ＬＳＩ内に構成されている。また６はＩ１
０装置であり、プリンタ、ＣＲＴ、音声合成装置等の一
般的な入出力装置により構成される。これらのＩ１０装
置６はＩ１０制御装置７により制御されるようになって
おり、上記ＣＰＵＩとＩ１０制御装置７はデータバス８
．アドレスバス９．ストローブ信号１０．バス制御信号
（ＲＤ、ＷＲ）１１等により接続されている。
２は該ＣＰＵＩの基本クロック発生器、３はアドレスデ
ータをデコードしてストローブ信号を出力するデコーダ
、４はクロック信号φをカウントするカウンタであり、
ストローブ信号により起動されてＣＰＵＩにＷＡ ＩＴ
倍信号出力し、該ＷＡＩＴ信号は予め決められた特定の
カウント値になるまで出力される。上記ＣＰＵＩ、基本
クロック発生器２、デコーダ３及びカウンタ４はＣＰＵ
側装置５を構成しており、該ＣＰＵ側装置５は同一基板
内または同−ＬＳＩ内に構成されている。また６はＩ１
０装置であり、プリンタ、ＣＲＴ、音声合成装置等の一
般的な入出力装置により構成される。これらのＩ１０装
置６はＩ１０制御装置７により制御されるようになって
おり、上記ＣＰＵＩとＩ１０制御装置７はデータバス８
．アドレスバス９．ストローブ信号１０．バス制御信号
（ＲＤ、ＷＲ）１１等により接続されている。
このような構成においてＣＰＵＩ側からデータをＩ１０
制御装置７に送出する場合、または逆にＩ１０制御装置
７からＣＰＵＩヘデータを書込む場合、一般にＣＰＵＩ
は高速であるためＷＡＩＴ信号をＣＰＵＩに入力してア
クセス時間を保証するように成されており、この場合カ
ウンタ４の設定値は接続されるＩ７０装置７中の嚢低速
のものに合わせてＷＡＩＴ信号が所定期間出力されるよ
うに構成されている。
制御装置７に送出する場合、または逆にＩ１０制御装置
７からＣＰＵＩヘデータを書込む場合、一般にＣＰＵＩ
は高速であるためＷＡＩＴ信号をＣＰＵＩに入力してア
クセス時間を保証するように成されており、この場合カ
ウンタ４の設定値は接続されるＩ７０装置７中の嚢低速
のものに合わせてＷＡＩＴ信号が所定期間出力されるよ
うに構成されている。
このような従来のシステムにおいてはＷＡＩＴ時間は固
定であり、何らかの事情によりアクセス時間の長く必要
なＩ１０制御装置を接続する場合、ＣＰＵ側装置５にお
いてＷＡＩＴ時間を変更する必要が生じる。またアクセ
ス時間の異なる制御装置を複数台接続する場合には、こ
れらの周辺装置の一番低速のものの動作を保証するだけ
のＷＡＩＴ時間を設定する必要がある。また一つの制御
装置の場合であっても、この制御装置自体の状態により
アクセス時間が変化する場合、最もアクセス時間の長い
状態に合わせてＷＡＩＴ時間を設定する必要があった。
定であり、何らかの事情によりアクセス時間の長く必要
なＩ１０制御装置を接続する場合、ＣＰＵ側装置５にお
いてＷＡＩＴ時間を変更する必要が生じる。またアクセ
ス時間の異なる制御装置を複数台接続する場合には、こ
れらの周辺装置の一番低速のものの動作を保証するだけ
のＷＡＩＴ時間を設定する必要がある。また一つの制御
装置の場合であっても、この制御装置自体の状態により
アクセス時間が変化する場合、最もアクセス時間の長い
状態に合わせてＷＡＩＴ時間を設定する必要があった。
従って当初に設定されたアクセス時間と異なる制御装置
を後から追加する場合にはＣＰＵ装置５のハードウェア
を変更したり、あるいは予め追加の予想されるアクセス
時間に対応できる様にカウンタ等を余分に用意しておく
必要がある。更に従来システムにおいてはアクセス時間
の最も長い制御装置に対するＷＡＩＴ時間を設定する事
になり、システム全体の”処理速度が低下する等種々の
問題点を有している。
を後から追加する場合にはＣＰＵ装置５のハードウェア
を変更したり、あるいは予め追加の予想されるアクセス
時間に対応できる様にカウンタ等を余分に用意しておく
必要がある。更に従来システムにおいてはアクセス時間
の最も長い制御装置に対するＷＡＩＴ時間を設定する事
になり、システム全体の”処理速度が低下する等種々の
問題点を有している。
本発明は上記した種々の問題点を除去したマイクロプロ
セッサシステムを提供することを目的として成されたも
のであり、この目的を達成するため本発明のマイクロプ
ロセッサシステムは Ｉ１０リード・ライトサイクルに
時間調整のためのダミーサイクル（ＷＡ■Ｔサイクル）
を発生させてアクセスタイムを保証するための制御信号
を発生するＷＡＩＴ信号発生手段の少くともＷＡＩＴ時
間を決定するための信号を■１０制御装置側より発生せ
しめるように構成されており、各制御装置の最適長のＷ
ＡＩＴ時間を各々の選択信号に同期して出力するように
成すと共にアクセス時の１１０制御装置の状態に対応し
て最適長となるＷＡＩＴ信号をＩ１０制御装置側より発
生し得るように成されている。
セッサシステムを提供することを目的として成されたも
のであり、この目的を達成するため本発明のマイクロプ
ロセッサシステムは Ｉ１０リード・ライトサイクルに
時間調整のためのダミーサイクル（ＷＡ■Ｔサイクル）
を発生させてアクセスタイムを保証するための制御信号
を発生するＷＡＩＴ信号発生手段の少くともＷＡＩＴ時
間を決定するための信号を■１０制御装置側より発生せ
しめるように構成されており、各制御装置の最適長のＷ
ＡＩＴ時間を各々の選択信号に同期して出力するように
成すと共にアクセス時の１１０制御装置の状態に対応し
て最適長となるＷＡＩＴ信号をＩ１０制御装置側より発
生し得るように成されている。
以下図面を参照して本発明の一実施例について詳細に説
明する。
明する。
第２図は本発明の一実施例の構成を示すブロック図であ
り、第１図と同一部分は同一符号で示している。
り、第１図と同一部分は同一符号で示している。
第２図において、１はＷＡＩＴ機能を有するＣＰＵ。
２は該ＣＰＵＩの基本クロック発生器、３は上記ＣＰＵ
Ｉから導出されるアドレスデータをデコードしてストロ
ーブ信号を出力するでコーグであり、上記ＣＰＵＩ、基
本クロック発生器２．及びデコーダ８によりＣＰＵ側装
置５が構成されており、該ＣＰＵ側装置は同一基板内ま
たは同−ＬＳＩ内に構成されている。また６はＩ１０装
置であり、プリンタ、ＣＲＴ、音声合成装置等の７般的
な入出力装置により構成される。これらのＩ１０装置６
はＩ１０制御装置７により制御されるようになっており
、上記ＣＰＵＩとＩ１０制御装置７はデータバス８、ア
ドレスバス９．ストローブ信号１０．バス制御信号（Ｒ
Ｄ、ＷＲ）Ｉ １等により接続されている。
Ｉから導出されるアドレスデータをデコードしてストロ
ーブ信号を出力するでコーグであり、上記ＣＰＵＩ、基
本クロック発生器２．及びデコーダ８によりＣＰＵ側装
置５が構成されており、該ＣＰＵ側装置は同一基板内ま
たは同−ＬＳＩ内に構成されている。また６はＩ１０装
置であり、プリンタ、ＣＲＴ、音声合成装置等の７般的
な入出力装置により構成される。これらのＩ１０装置６
はＩ１０制御装置７により制御されるようになっており
、上記ＣＰＵＩとＩ１０制御装置７はデータバス８、ア
ドレスバス９．ストローブ信号１０．バス制御信号（Ｒ
Ｄ、ＷＲ）Ｉ １等により接続されている。
１２ｉｔＷＡＩＴ信号発生手段を構成しているカウント
値のプリセット可能なユニバーサルカウンタであり、基
本クロック発生器２から出力されるクロックφをカウン
トし、ストローブ信号により起動されてライン１４を介
してＣＰＵＩのＷＡＩＴ端子にＷＡＩＴ信号を出力し、
該ＷＡＩＴ信号はストローブ信号の同期してＩ１０制御
装置７よりライン１５を介して出力されるカウンタコン
トロール信号にもとずいて予め設定されるカウント値に
なるまで出力される。また上記■１０制御装置７とユニ
バーサルカウンタ１２によりＩ１０制御側装置１３が構
成されており、該Ｉ１０制御側装置１３は同一基板内ま
たは同−ＬＳＩ内に構成されている。なおユニバーサル
カウンタ１２に代えてストローブ信号により起動され、
Ｉ／Ｑ制御装置７から出力されるコントロール信号によ
りタイマ一時間がプリセットされるタイマー回路を用い
てＷＡＩＴ信号発生手段を構成してもよい。
値のプリセット可能なユニバーサルカウンタであり、基
本クロック発生器２から出力されるクロックφをカウン
トし、ストローブ信号により起動されてライン１４を介
してＣＰＵＩのＷＡＩＴ端子にＷＡＩＴ信号を出力し、
該ＷＡＩＴ信号はストローブ信号の同期してＩ１０制御
装置７よりライン１５を介して出力されるカウンタコン
トロール信号にもとずいて予め設定されるカウント値に
なるまで出力される。また上記■１０制御装置７とユニ
バーサルカウンタ１２によりＩ１０制御側装置１３が構
成されており、該Ｉ１０制御側装置１３は同一基板内ま
たは同−ＬＳＩ内に構成されている。なおユニバーサル
カウンタ１２に代えてストローブ信号により起動され、
Ｉ／Ｑ制御装置７から出力されるコントロール信号によ
りタイマ一時間がプリセットされるタイマー回路を用い
てＷＡＩＴ信号発生手段を構成してもよい。
上記の如き構成において、ＣＰＬＩ １側からデーＩ１
０制御装置７からＣＰＵＩヘデータを書込む場合、デコ
ーダ３から出力されるストローブ信号に同期してカウン
タ１２のＷＡＩＴ信号出力が導出され、またｉ１０制御
装置７より出力されるカウンタコントロール信号により
ＷＡＩＴ信号の出力時間が最適長になるようにカウンタ
１２のカウント値が設定される。
０制御装置７からＣＰＵＩヘデータを書込む場合、デコ
ーダ３から出力されるストローブ信号に同期してカウン
タ１２のＷＡＩＴ信号出力が導出され、またｉ１０制御
装置７より出力されるカウンタコントロール信号により
ＷＡＩＴ信号の出力時間が最適長になるようにカウンタ
１２のカウント値が設定される。
以上の様にしてＷＡＩＴ時間が■１０制御装置７の状態
により可変となる。またＷＡＩＴ時間を決定する信号発
生手段をＩ１０制御側装置１３に有していることになる
。
により可変となる。またＷＡＩＴ時間を決定する信号発
生手段をＩ１０制御側装置１３に有していることになる
。
本発明のマイクロプロセッサシステムは以上の如く構成
されているため、アクセス時間の異なるＩ１０制御装置
をＣＰＵ側のハードウェア等の変更無しに複数接続する
ことが可能となる。
されているため、アクセス時間の異なるＩ１０制御装置
をＣＰＵ側のハードウェア等の変更無しに複数接続する
ことが可能となる。
第３図はＣＰＵ側５にアクセス時間の異なるｉ１０制御
装置を複数接続した例を示し、ＣＰＵとして例えばＺ−
８０を用いた例を示している。第３図においてｌ１０１
〜■１０ｎは各々第２図のＩ１０装置６に対応し、また
ＣＴＵＩ−ＣＴＵｎは各々第２図のｉ１０制御側装置１
３に対応したコントロールユニットであり、ライン１４
に導出されるＷＡＩＴ信号はＮチャネルオープンドレイ
ンまたはオープコレクタ出力をワイアドＯＲしてＣＰＵ
側５に与えられる。
装置を複数接続した例を示し、ＣＰＵとして例えばＺ−
８０を用いた例を示している。第３図においてｌ１０１
〜■１０ｎは各々第２図のＩ１０装置６に対応し、また
ＣＴＵＩ−ＣＴＵｎは各々第２図のｉ１０制御側装置１
３に対応したコントロールユニットであり、ライン１４
に導出されるＷＡＩＴ信号はＮチャネルオープンドレイ
ンまたはオープコレクタ出力をワイアドＯＲしてＣＰＵ
側５に与えられる。
次に一つのＩ１０制御装置内でアクセス時間の長短が発
生する場合の本発明の実施例について説明する。
生する場合の本発明の実施例について説明する。
第４図はＩ１０コントローラをマイクロプロセッサを用
いて構成した本発明の他の実施例を示すブロック図であ
る。
いて構成した本発明の他の実施例を示すブロック図であ
る。
第４図においてＣＰＵ側２１から導出されたデータはＩ
１０コントローラ２２に入力され、またアドレスデータ
はＩ１０コントローラ２２に入力されると共にアドレス
デコーダ２３に入力される。更にＣＰＵ側２１から導出
されるメモリライト信号ＷＲがアドレスデコーダ２３に
入力され、該アドレスデコーダ２３よりストローブ信号
ＳＴＢが出力されて１１０コントローラ２２に入力され
ると共にアンドゲート２４の一方の入力端子に入力され
る。またＩ／Ｑコントローラ２２からは後述する如（Ａ
ＣＫ信号が出力されてアンドゲート２４の他方の入力端
子に入力され、該アンドゲート２４よりＷＡＩＴ信号が
出力されてＣＰＵ側２１に入力される構成になっている
。
１０コントローラ２２に入力され、またアドレスデータ
はＩ１０コントローラ２２に入力されると共にアドレス
デコーダ２３に入力される。更にＣＰＵ側２１から導出
されるメモリライト信号ＷＲがアドレスデコーダ２３に
入力され、該アドレスデコーダ２３よりストローブ信号
ＳＴＢが出力されて１１０コントローラ２２に入力され
ると共にアンドゲート２４の一方の入力端子に入力され
る。またＩ／Ｑコントローラ２２からは後述する如（Ａ
ＣＫ信号が出力されてアンドゲート２４の他方の入力端
子に入力され、該アンドゲート２４よりＷＡＩＴ信号が
出力されてＣＰＵ側２１に入力される構成になっている
。
なお■１０コントローラ２２に接続され、６Ｉ１０装置
２５はプリンタ等の出力機器を例として示している。
２５はプリンタ等の出力機器を例として示している。
次に上記第４図に示したシステムの動作を第５図に示す
タイミング信号波形図及び第６図１こ示す動作フロー図
を参照して説明する。
タイミング信号波形図及び第６図１こ示す動作フロー図
を参照して説明する。
第４図において、ストローブ信号Ｓ Ｔ Ｂ ＋ｄアド
レス信号及びＣＰＵ側２１の出力信号であるメモリライ
ト信号ＷＲをデコーダ２３によりデコードして作成され
そのタイミングチャートを第５図番こ示す。第５図にお
いて、アドレスデータ（ａ）力（安定し、信号ＷＲ（ｃ
）が出力された時点番こ同期してストローブ信号Ｓ Ｔ
Ｂ （ｅ）及びＷＡＩＴ信号（ｆ）力（共（こアクテ
ィブになる（■のタイミング）。次にＩ１０コントロー
ラ２２はＣＰＵ側２１より送られて来るデータを取り込
んだ後ＡＣＫ信号（ｄ）を低レベルにする。このＡＣＫ
信号か低レベルに変化する時点に同期してＷＡＩＴ信号
は高レベルに変化しく■のタイミング）、ＷＡＩＴが解
除される。ＷＡＩＴ信号が高レベルに変化するとＣＰＵ
側２１はＷＡＩＴサイクルを脱してライトサイクルを終
了する（■のタイミング）。この状態でＣＰＵ側２１の
ＷＲ倍信号高レベルに変化し、ストローブ信号ＳＴＢが
低レベルに変化する（■のタイミング）。ｉ１０コント
ローラ２２はストローブ信号ＳＴＢが低レベルに変化し
たことを確認後ＡＣＫ信号を高レベルに変化させて（■
のタイミング）データ転送を終了する。なおこの間のＩ
１０コントローラ２２側の動作フローを第６図に示して
いる。この場合Ｉ１０コントローラがＩ１０制御中であ
るか、スタンバイ中であるかにより、ストローブ信号Ｓ
ＴＢが高レベル（論理°“１” ）になってからアドレ
ス入力及びデータ入力の処理に移行するまでの時間が異
なり、ＳＴＢセットからデータ入力終了を知らせるＡＣ
Ｋ信号が低レベル（論理“０′′）になるまでの時間が
変化し、その結果ＷＡＩＴ信号の低レベル（論理′“１
′′）の時間も一定でなくなり、ＷＡ■Ｔ状態が解除さ
れるのはデータ入力処理を終了してＡＣＫ信号が低レベ
ル（論理“０” ）となるタイミングである。従ってＷ
ＡＩＴ信号がアクティブになっている時間は可変になる
が、必ず必要最小限の時間となる。
レス信号及びＣＰＵ側２１の出力信号であるメモリライ
ト信号ＷＲをデコーダ２３によりデコードして作成され
そのタイミングチャートを第５図番こ示す。第５図にお
いて、アドレスデータ（ａ）力（安定し、信号ＷＲ（ｃ
）が出力された時点番こ同期してストローブ信号Ｓ Ｔ
Ｂ （ｅ）及びＷＡＩＴ信号（ｆ）力（共（こアクテ
ィブになる（■のタイミング）。次にＩ１０コントロー
ラ２２はＣＰＵ側２１より送られて来るデータを取り込
んだ後ＡＣＫ信号（ｄ）を低レベルにする。このＡＣＫ
信号か低レベルに変化する時点に同期してＷＡＩＴ信号
は高レベルに変化しく■のタイミング）、ＷＡＩＴが解
除される。ＷＡＩＴ信号が高レベルに変化するとＣＰＵ
側２１はＷＡＩＴサイクルを脱してライトサイクルを終
了する（■のタイミング）。この状態でＣＰＵ側２１の
ＷＲ倍信号高レベルに変化し、ストローブ信号ＳＴＢが
低レベルに変化する（■のタイミング）。ｉ１０コント
ローラ２２はストローブ信号ＳＴＢが低レベルに変化し
たことを確認後ＡＣＫ信号を高レベルに変化させて（■
のタイミング）データ転送を終了する。なおこの間のＩ
１０コントローラ２２側の動作フローを第６図に示して
いる。この場合Ｉ１０コントローラがＩ１０制御中であ
るか、スタンバイ中であるかにより、ストローブ信号Ｓ
ＴＢが高レベル（論理°“１” ）になってからアドレ
ス入力及びデータ入力の処理に移行するまでの時間が異
なり、ＳＴＢセットからデータ入力終了を知らせるＡＣ
Ｋ信号が低レベル（論理“０′′）になるまでの時間が
変化し、その結果ＷＡＩＴ信号の低レベル（論理′“１
′′）の時間も一定でなくなり、ＷＡ■Ｔ状態が解除さ
れるのはデータ入力処理を終了してＡＣＫ信号が低レベ
ル（論理“０” ）となるタイミングである。従ってＷ
ＡＩＴ信号がアクティブになっている時間は可変になる
が、必ず必要最小限の時間となる。
以上の如く本発明のマイクロプロセッサシステムは、低
速Ｉ１０装置のアクセスのために■１０リード・ライト
サイクルに時間調整のためのダミーサイクル（ＷＡＩＴ
サイクル）を発生させてアクセスタイムを保証し得るマ
イクロプロセッサと、Ｉ１０制御のために設けられるｉ
１０制御装置をデータバス、アドレスバス、ＲＤ−ＷＲ
倍信号介してインターフェイスするに際し、ＷＡＩＴ信
号発生手段のうちの少くともＷＡＩＴ時間を決定するた
めの信号を１１０制御ｉ置側より発生させるように構成
し、ＷＡＩＴ信号発生手段をＩ１０制御装置側に持たせ
て、各ｉ１０制御装置の最適長のＷＡＩＴ時間を各々選
択信号に同期して出力するように成すと共に、アクセス
時のｉ１０制御装置の状態に対応して最適長となる可変
長ＷＡＩＴ信号発生手段を■１０制御装置側に持たせる
ように成しているため、アクセス時間の異なるｉ１０制
御装置の置き換え、または追加時にＣＰＵ側の変更を必
要としない。またアクセス時間の異なるＩ１０制御装置
を複数台ＣＰＵに接続した場合であっても不必要な処理
速度の低下が発生しない。更にアクセス時間がＩ１０制
御装置自体の状態により変化する場合にも、必要最小限
の長さのＷＡＩＴ信号を得ることが出来る等の種々の利
点を有している。
速Ｉ１０装置のアクセスのために■１０リード・ライト
サイクルに時間調整のためのダミーサイクル（ＷＡＩＴ
サイクル）を発生させてアクセスタイムを保証し得るマ
イクロプロセッサと、Ｉ１０制御のために設けられるｉ
１０制御装置をデータバス、アドレスバス、ＲＤ−ＷＲ
倍信号介してインターフェイスするに際し、ＷＡＩＴ信
号発生手段のうちの少くともＷＡＩＴ時間を決定するた
めの信号を１１０制御ｉ置側より発生させるように構成
し、ＷＡＩＴ信号発生手段をＩ１０制御装置側に持たせ
て、各ｉ１０制御装置の最適長のＷＡＩＴ時間を各々選
択信号に同期して出力するように成すと共に、アクセス
時のｉ１０制御装置の状態に対応して最適長となる可変
長ＷＡＩＴ信号発生手段を■１０制御装置側に持たせる
ように成しているため、アクセス時間の異なるｉ１０制
御装置の置き換え、または追加時にＣＰＵ側の変更を必
要としない。またアクセス時間の異なるＩ１０制御装置
を複数台ＣＰＵに接続した場合であっても不必要な処理
速度の低下が発生しない。更にアクセス時間がＩ１０制
御装置自体の状態により変化する場合にも、必要最小限
の長さのＷＡＩＴ信号を得ることが出来る等の種々の利
点を有している。
第１図は従来のシステムの構成を示すブロック図、第２
図は本発明の一実施例の構成を示すブロック図、第３図
はｉ１０制御装置を複数台接続した場合の構成例を示す
ブロック図、第４図は本発明の他の実施例の構成を示す
ブロック図、第５図はタイミング信号波形図、第６図は
動作フロー図である。 １・・・マイクロプロセッサ、６・・・Ｉ１０装置、７
・・・Ｉ１０制御ｍ装ｆｔ、１２・・・ユニバーサルカ
ウンタ（ウェイト信号発生手段）。 代理人 弁理士 福 士 愛 彦
図は本発明の一実施例の構成を示すブロック図、第３図
はｉ１０制御装置を複数台接続した場合の構成例を示す
ブロック図、第４図は本発明の他の実施例の構成を示す
ブロック図、第５図はタイミング信号波形図、第６図は
動作フロー図である。 １・・・マイクロプロセッサ、６・・・Ｉ１０装置、７
・・・Ｉ１０制御ｍ装ｆｔ、１２・・・ユニバーサルカ
ウンタ（ウェイト信号発生手段）。 代理人 弁理士 福 士 愛 彦
Claims (1)
- １、 ウェイト機能を有するマイクロプロセッサ、ｉ１
０装置及び上記マイクロプロセッサとＩ１０装置間をイ
ンターフェイスするＩ１０制御装置より成るマイクロプ
ロセッサシステムにおいて、■勾す−ド拳ライトサイク
ルに時間調整のためのダミーサイクル（ウェイトサイク
ル）を発生させてアクセスタイムを保証するための制御
信号を発生するウェイト信号発生手段の少くともウェイ
ト時間を決定するための信号を■１０制御装置側より発
生せしめるように成したことを特徴とするマイクロプロ
セッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102681A JPS584468A (ja) | 1981-06-30 | 1981-06-30 | マイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102681A JPS584468A (ja) | 1981-06-30 | 1981-06-30 | マイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS584468A true JPS584468A (ja) | 1983-01-11 |
Family
ID=14333971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102681A Pending JPS584468A (ja) | 1981-06-30 | 1981-06-30 | マイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584468A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347854A (ja) * | 1986-08-15 | 1988-02-29 | Nec Corp | アクセス制御回路 |
| EP0459930A2 (en) * | 1990-05-31 | 1991-12-04 | International Business Machines Corporation | Digital processor clock circuit |
| US6038674A (en) * | 1996-08-08 | 2000-03-14 | Fujitsu Limited | Multiprocessor, memory accessing method for multiprocessor, transmitter and receiver in data transfer system, data transfer system, and bus control method for data transfer system |
| JP2007004834A (ja) * | 2006-10-10 | 2007-01-11 | Fujitsu Ltd | マルチプロセッサ装置及びそのメモリアクセス方法 |
-
1981
- 1981-06-30 JP JP56102681A patent/JPS584468A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347854A (ja) * | 1986-08-15 | 1988-02-29 | Nec Corp | アクセス制御回路 |
| JPH0552977B2 (ja) * | 1986-08-15 | 1993-08-06 | Nippon Electric Co | |
| EP0459930A2 (en) * | 1990-05-31 | 1991-12-04 | International Business Machines Corporation | Digital processor clock circuit |
| US5247636A (en) * | 1990-05-31 | 1993-09-21 | International Business Machines Corporation | Digital processor clock circuit |
| US6038674A (en) * | 1996-08-08 | 2000-03-14 | Fujitsu Limited | Multiprocessor, memory accessing method for multiprocessor, transmitter and receiver in data transfer system, data transfer system, and bus control method for data transfer system |
| US6092173A (en) * | 1996-08-08 | 2000-07-18 | Fujitsu Limited | Multiprocessor, memory accessing method for multiprocessor, transmitter and receiver in data transfer system, data transfer system, and bus control method for data transfer system |
| JP2007004834A (ja) * | 2006-10-10 | 2007-01-11 | Fujitsu Ltd | マルチプロセッサ装置及びそのメモリアクセス方法 |
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