JPS6280755A - デ−タ伝送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、多数のマイクロプロセッサを使用するシステ
ムにおいて、周期的に発生する割込みに同期してデータ
をアクセスすることを特徴とするＣＰＵ間のインターフ
ェイス（データ転送制御方式）と、同期パルスの立上り
によりデータのアクセスを開始し、その立下りまでには
そのアクセスを終了しなければならない事を特徴とする
ＣＰｔＪ間のインターフェイス（データ転送制御方式）
とを、ひとつのＣＰＵがいずれのインターフェイスをも
そこねることなくアクセスする為の制御に関する。

（従来の技術） マイクロプロセッサが安く、容易に使えるようになって
きたので、複数のマイクロプロセッサを使用したシステ
ムが機能向上のため多く用いられている。この場合、各
ＣＰＵ間のデータ伝送のために、種々の方法が試みられ
ている。

複数のマイクロプロセッサシステムには、たとえば複写
機の動作制御を行なうために、マイクロコンピュータを
用いたホスト処理装置（以下ホストＣＰＵという。）を
設けるとともに、給紙装置、裏写倍率設定装置、ペーパ
ーサイズ選択装置その他の種々の装置毎にマイクロコン
ピュータを用いたオプションＣＰｔＪを設ける場合があ
る。

ホストＣＰＵとオプションＣＰＵとのデータの交信を行
なうために、従来は、各オプションＣＰＵ別に専用のデ
ータ転送回線を設ける方法や、各オプションＣＰＵにア
ドレスを割り当てて、アドレス指定によって所望のオプ
ションＣＰＵとの交信を行なう方法が知られている。し
かるにこれらの従来のデータ伝送方式においては、オプ
ションＣＰＵを増設するために、曲者は回線を別設しな
ければならないし、また後者においては新たなアドレス
に対する処理のためのプログラムの変更などの手間を要
するために、ホストＣＰＵを利用したオプションＣＰＵ
の増設が困難であるという欠点があった。さらに各オプ
ションＣＰＵに高価なインターフェイスが必要であると
いう欠点もあった。

本出願人が特開昭５９−１２７１３３号公報に開示した
インターフェイス（ＭＩＢと称する）においては、ホス
トＣＰＵから各オプションＣＰＵに対して特定のＣＰＵ
を指定せずに種々のデータを周期的にデータバスに送出
し、各オプションＣＰＵはすべてのデータを取り込み、
自己に必要なデータを使用する一方、自己に割り当てら
れたコードを有するデータがホストＣＰＵから送られた
とき、指定の情報をホストＣＰＵへ送出するように構成
した。

このインターフェイスを用いると、送受信可能なＣＰＵ
については一定の数まで、また受信専用ＣＰＵについて
は随意の数でそれぞれ随意に増減することができるから
、システムの縮少、拡張が容易になり、かつ特定のパス
ラインの増設やインターフェイスの増設なども不要であ
り、安価にシステムの拡張が可能となる。

一方、複数マルチプロセッサシステムには、プリンタの
ように、外部に各種の端末装置、たとえばＣＲＴ端末、
キーボード端末などの複数の端末装置が接続され、各々
にインターフェイスを介してＣＰｔＪが接続されている
ような装置かある。従来は、一対のＣＰＵ間ごとに専用
のデータ伝送ラインを設けたデータ伝送方式が知られて
いる。しかし、この方式ではＣＰＵの数が増加すればす
る程、専用のラインが多くなり、複雑化し、当然故障率
やコストが上昇するという欠点がある。

本出願人が特開昭５７−９７１３３号公報に開示したイ
ンターフェイス（ＴＳＣＩ’（と称する）においては、
各ＣＰＵからの転送要求を共通の記憶装置に占き込み、
これを各ＣＰＵが読み出して相手方のＣＰＵを判別し、
データ転送を行なうようにする。これにより、構成が簡
単になり、かつデータ処理部と出力装置との間の転送ス
ピードも容易に整合し得る。このインターフェイスの対
象とする上記の複数のＣＰＵは、それぞれ重複しないよ
うに時分割的に与えられる信号によってデータ転送が可
能であって、該複数のＣＰＵの外部データバス上に共通
に使用される１つのＲＡＭを設け、所定のＣＰ　Ｕ′か
ら上記ＲＡＭの所定のアドレスに転送すべきデータを書
きこみ、該ＣＰＵから該データを転送すべき相手側ＣＰ
Ｕを指定するアドレス信号を含む信号を出力し、該アド
レス信号を上記ＲＡＭ及び割込み信号発生器が受けて、
割込み信号発生器はアドレス信号に対応する相手側ＣＰ
Ｕに対してアドレス信号を発生し、割込み信号を受けた
ＣＰＵは、その作動タイミングにおいて上記ＲＡＭに書
き込まれた転送データを読み込み、該別込みによって転
送された命令によって、各ＣＰＵ間で直接データの転送
を行う高速データバスを制御する。

（発明の解決すべき問題点） 上に説明した２種のインターフェイスをそれぞれ備えた
複写機とプリンタとを接続したマイクロプロセッサシス
テムにおいては、ただ単純に両インターフェイスを組合
せただけでは、相互のアクセス動作をそこねることにな
る。すなわち、前者（ＭＩＢ）は、処理のため割込みを
ホストＣＰＵ内で発生する方式であり、一方、後者（Ｔ
ＳＣＲ）は、同期パルスの立上りによりデータのアクセ
スを開始し、その立下りまでにそのアクセスを終了しな
ければならず、処理中に割込みが入ると動作の保障がで
きなくなる方式である。したがって、前者（Ｍ　Ｉ　Ｂ
　）を１つのＣＰＵがアクセスする場合に生じる割込み
により、後者（ＴＳＣＲ）のホストＣＰＵに関連したア
クセス処理が妨げられることがある。

本発明の目的は、上記の２方式のインターフェイスを相
互にそこねることなくアクセスするデータ伝送制御方式
を提供することである。

（問題点を解決するための手段） 本発明に係るデータ伝送制御方式は、複数のマイクロプ
ロセッサ（以下ＣＰＵと称する）がデータ伝送に関する
情報をそれぞれアクセスできる共通のＲＡＭと、各ＣＰ
Ｌｉに対してそれぞれ重複しないように時分割的にデー
タ伝送の期間を設定するタイミング信号を送信するタイ
ミング発生手段とを備え、データ伝送の際には、ＣＰＵ
は、該ＣＰＵに割当てられたタイミング信号に時分割的
に設定された期間にデータ伝送を行う第１データ伝送制
御方式と、上記の複数のＣＰＵの中の１ｇＩのＣＰＵ（
ホストＣＰＵと称する）と上記のＣＰＵとは異なる１個
以上の他のＣＰＵとを接続する共通バスを備え、ホスト
ＣＰＵが内部で周期的に発生する割込みに同期してホス
トＣＰＵと他のＣＰＵとの間でデータ伝送が行われる第
２データ伝送制御方式とを備え、第２データ伝送システ
ムにおいて、データ送信の上記の周期内にホストＣＰＵ
による割込みが入らない時間帯を設け、かっ、この時間
帯は、第１データ伝送制御方式における１つのタイミン
グ信号に対応したデータ伝送に要する最大処理時間以上
の長さとし、その時間帯に第１データ伝送制御方式によ
るデータ伝送を行なうことを特徴とする。

（作　用） ホストＣＰＵが第２データ伝送制御方式において他のＣ
ＰＵに対してデータ伝送を行わない時間帯を設け、第１
データ伝送制御方式においては、この時間帯にデータ伝
送を行う。すなわち、両データ伝送制御方式におけるデ
ータ伝送の時期を分離した。

（実施例） 以下、添付の図面を参照して、以下の順序で本発明の詳
細な説明する。

ａ、複数ＣＰＵシステムの構成 り、第１インターフエイス Ｃ１第２インターフエイス ６３両インターフェイスの組み合わせ ｅ、データ転送のフロー （ａ）複数ｃｐｕシステムの構成 第２図において、１１，１２，１３．１４はそれぞれＣ
ＰＵであり、この実施例ではｃｐｕｚはプリンタの動作
制御用のＣＰＵ、１２ないし１４はプリンタ、ディスプ
レイ装置、文字発生装置等のプリンタに付随した端末装
置の制御用のＣＰＵである。同期パルスの立上りにより
データのアクセスを開始し、その立下りまでにそのアク
セスを終了しなければならない第２のインターフェイス
（ＴＳＣＲ）を介して、各ＣＰＵ１ｌ−１４は、相互に
データを伝送する。

各ＣＰｔＪ１１ないし１４は、タイミングクロック発生
器１５から時分割信号線を介して第３図に示すようなス
トローブパルスＴＣＩ、ＴＣ２，ＴＣ３，Ｔｅ３を各別
に受けて、それぞれのタイミングＴＣＩ、ＴＣ２，ＴＣ
３，Ｔｅ３に時分割的にデータ伝送を行うようになって
いる。

各ＣＰＵＩ　ｌ−１４と記憶装置１６と割込信号発生器
１７との間には、それぞれ双方向性の高速バッファ３１
，３２，３３．３４が設けられている。データ伝送の方
向を決めるバッファ方向選択信号が各ＣＰＵから印加さ
れて、該バッファの動作方向が選定される。

割込みは、後に説明するように、記憶装置１６に書き込
みを行うことにより、これと同一のアドレス信号が割込
み信号発生器１７に入力され、所定のタイミングで所定
アドレスに対応した信号が発生するものである。

割込み信号発生器１７はたとえばデコーダであり、ある
アドレス信号（コードパターン）が入力されると対応し
た出力を発生する。従って、割込み信号発生器１７には
アドレス信号とタイミングクロックが入力され、アドレ
ス信号に対応した出力が割込信号線を介してなされる。

各高速バッファ３１ないし３４は、それぞれ、アンドゲ
ート３５．３６，３７．３８の出力信号によって駆動状
態とされる。

アンドゲート３５〜３８の一方の入力端子にはタイミン
グクロック発生器１５からのタイミング信号ＴＣ１，Ｔ
Ｃ２，ＴＣ３，Ｔｅ３がそれぞれ各別に印加されており
、たとえばタイミングＴｅｌにはアンドゲート３５が能
動状態となって、高速バッファ３１が起動し、ＣＰＵＩ
Ｉを選択する。

他の高速バッファ３２．３３．３４についても同様であ
る。

一方、１は複写機本体の複写動作制御用のマスクＣＰＵ
、２は給紙制御用の第１オプションＣＰＵ、３は原稿搬
送制御用の第２オプシヨンＣＰＵである。なおマスクＣ
ＰＵＩもオプションＣＰＵの１つである。マスタＣＰＵ
Ｉと各オプションＣＰＵ２．３は、第２図に示すように
、共通のデータバス４を介してホストＣＰＵＩＩにデー
タ交信可能に連結される。ホストＣＰＵＩＩは、各ＣＰ
Ｕ１〜３，１１間のデータ転送を制御する。

マスタＣＰＵＩと各オプションＣＰＵ２，３は、いずれ
も、送受信可能な装置である。第２図に詳細に示すよう
に、ホストＣＰＵ１１のクロックパルス発生端子は、ホ
ストＣＰＵｌ１．マスタＣＰＵ１、オプションＣＰＵ２
，３のクロックパルス入力端子ＣＫに接続され、ホスト
ＣＰＵＩＩのシリアル出力端子ＳＯはマスタＣＰＵＩ、
オプションＣＰＵ２，３のシリアル入力端子Ｓｔに接続
され、ホストＣＰＵＩＩのＯＵＴ端子はマスクＣＰＵ１
、オプションＣＰＵ２，３の割込入力端子ｉＮＴに接続
される。

一方、マスタＣＰＵＩと各オプションＣＰＵ２゜３のシ
リアル出力端子ＳＯは、それぞれゲート５゜６．７を介
してホストＣＰＵＩ　１のシリアル入力端子ＳＩに接続
される。各ゲート５〜７は、対応するＣＰＵ　　ｔ〜３
の制御出力端子ＯＰから信号“ビが生じたときに開いて
、マスクＣＰＵＩ、オプンヨンＣＰＵ２，３のデータを
ホストＣＰ　Ｕ　ｔｌへ送る。

（ｂ）第１インターフエイス 第１インターフエイス（第２図の左側の各ＣＰＵ１〜３
．１１の間のインターフェイス）は、ホストＣＰＵＩＩ
がＯＵＴ端子から周期的に発生する割込みに同期してデ
ータをアクセスする。各ＣＰＵは、■６ピツトからなる
データフレームを周期的にシリアル伝送する。このデー
タフレームは、第４図に示すように、１ビツトのパリテ
ィ信号Ｐと、０〜６を示す３ビツトのデータ内容コード
（ＣＰＵを指定するために用いる。）と、実際の情報を
示す１２ビツトの信号Ｄｌｌ−ＤＯとで構成される。

各ＣＰＵのデータの送信と受信とは、第５図に示すよう
に各ＣＰＵ内に設けた１６ビツトのシリアルシフトレジ
スタＳＲにて行なう。即ちホストＣＰＵＩＩのＯＵＴ端
子が“Ｈ”のとき、マスタＣＰＵＩＩ或いはオプション
ＣＰＵ２，３のシリアルレジスタＳＲのシリアル出力端
子ＳＯからホストＣＰＵＩ　１のクロック信号によって
順次シフトしてデータを出力し、またシリアル入力端子
ＳＩから同様にクロック信号毎にホストＣＰＵＩＩから
のデータを書き込む。そしてホストＣＰＵＩＩのＯＵＴ
端子が“Ｌ″のとき、各オプションＣＰＵ１〜３は、そ
のシリアルレジスタＳＲに書き込まれたデータを取り込
んで演算し、必要に応じて新たな１６ビツトのデータを
シリアルレジスタＳＲに書き込み、ホストＣＰＵのＯＵ
Ｔ端子が“Ｈ”になるのを待つ。

ホストＣＰＵＩＩは、データフレームのシリアル伝送の
タイミングを決定するために、第１図（ａ）に示すよう
に、０ＵＴ（Ｉ　ＮＴ）端子から８１〜Ｓ２０のタイム
スロットに相当するパルスを発信し、周期ＴＩで繰り返
す。このうち、Ｓ　１−９１６のタイムスロットが第１
インターフエイスを介してデータ伝送に用いられる。そ
して、タイムスロットＳ１７〜Ｓ２０では、次に説明す
る第２インターフエイスによるデータ伝送が可能である
。この点が本実施例の特徴である。５ｔ−Ｓ１６の各タ
イムスロット部では、ホストＣＰＵＩＩのクロックによ
り、第１図（ｂ）に示すように、８ビツトを１単位とす
るパルス群が２回発信され、この各パルス（計１６個）
に同期してホストＣＰＵＩＩのシリアル出力端子から１
ビツト毎にデータをシリアル伝送する。

ホストＣＰＵＩＩは、この２つの信号（ＩＮＴおよびク
ロック）を発信する為に割込み処理を行なっている（第
１１図〜１４図参照）。つまりＩＮＴ信号においては、
タイムスロットを作る為のパルスのレベル“Ｈ”、“Ｌ
”が変化する際、そしてクロック信号においては、８ビ
ツトのパルス群が発信を開始する際と終了する際に割込
みが発生する。

ホストＣＰＵＩＩは、タイムスロット５ｌ−Ｓ１Ｇの期
間に、データフレーム（データブロック）を、相手先の
ＣＰＵを特定せずに、後に説明するタイミングで各オブ
ンヨンＣＰＵに対して共通のデータバス４に周期的にシ
リアル伝送する。

マスタＣＰＵ１と各オプションＣＰＵ２．３には、それ
ぞれ、０〜６のオプションコードが割り当てられている
。伝送されて来るデータフレーム（データブロック）か
らその次のデータブロックのデータ内容コードが自己の
オプションコードに対応することを識別すると、次に送
信されるデータブロックを自己のものであると判定して
、そのデータＤｌｌ〜ＤＯを読み取るとともに、端子Ｏ
Ｐをローレベルとして、該当するゲート５〜７を開いて
、送信すべき所定のデータをデータバス４を介してホス
トＣＰｔＪ１１に送出する。

たとえばマスクＣＰＵＩについては、オプションコード
０と１が割り当てられているとすると、このマスタＣＰ
ＵＩはホストＣＰＵＩＩから送信されるすべてのデータ
ブロックを受信する一方、データ内容コードを常に監視
していて、送られるデータブロックから自己のオプショ
ンコードに相当する１つ前のデータを読み取ったとき、
次回の通信で送ろうとするデータをシリアルレジスタに
セットする。そして、ホストＣＰＵＩＩがタイムスロッ
ト８１〜Ｓ３に０００と００１のデータ内容コードを有
するデータブロックを発信したときにゲート５を開いて
、マスタＣＰＵＩに特有の種々のデータをホストＣＰＵ
ＩＩに送る。なお、マスタＣＰＵ１が２つのデータ内容
コードを割り当てられているのは、伝送すべきデータが
多いためである。

またオブンヨンＣＰＵ間で直接データ伝送はできないが
、この場合にはオプションＣＰＵ→ホストＣＰＵ→オプ
ションＣＰＵの経路でアクセスを伝送できる。

（ｃ）　　第２インターフエイス 次に、ＣＰＵｌｌ−１４間のインターフェイスについて
説明する。このインターフェイスは複数のＣＰｔＪ１１
〜１４が共通ＲＡＭ＋６をタイミングクロック発生器１
５から各ＣＰＵに対して送られるクロックに同期してア
クセスをする方式である。タイミングクロック発生器１
５は、後に説明するタイムスロットＳ１７の期間に、第
２図に示すように、各ＣＰＵに対して周期ｔ２のストロ
ーブパルスを時分割的に周期Ｔ２で送信する。＠ＣＰＵ
が共通ＲＡＭｌ６をアクセスするときは、タイミングク
ロック発生５１５から送られてくるクロックＴＣＩ−Ｔ
Ｃ４の立上りを検出し、共通ＲＡＭ＋６へのアクセス処
理を開始する。この場合、アクセス処理は、同期パルス
の立上りにより開始し、クロックが立下るまでのｔ２時
間以内に終了しなければならない。たとえばホストＣＰ
ＵＩＩにおいて割込み等により、正確なりロックの立上
りを検出できなかったり、アクセス処理自体がクロック
立下りまでに終了しないことがあると、アクセスは保障
されない。

記憶装置（ＲＡＭ）＋６は各ＣＰＵＩＩないし１４に対
して共通に設けられる。この記憶装置１６には、第６図
のアドレスマツプに示すように、ｃＰＵの割込みを指示
する割込み発生テーブル２０と、ＣＰＵの使用状況を示
すステータステーブル２Ｉと、ＣＰＵの使用命令を記憶
するコマンドテーブル２２とが設けられる。

割込発生テーブル２０は０〜８番地が用いられ、割り込
もうとする相手先のＣＰＵのアドレスに対応した番地に
ダミーデータを書き込む。

ステータステーブル２１は第７図に示すように、１６進
数で示される番地４０１（から６０Ｈまでが用いられ、
１つのＣＰＵ、たとえばＣＰＵＩＩに対応するステータ
ステーブルには、番地４０Ｈから４７　Ｈまでにステー
タス（１）ないしく６）とパラメータとが書き込まれる
。

一方、コマンドテーブルは、第８図に示すように番地８
０ＨからＧＯＨに各ＣＰＵに対するコマンドが記憶され
る。コマンドテーブルは各々のＣＰＵからの要求の有無
及び要求の内容を検出するテーブルであり、コマンドの
セットは要求を出したＣＰＵが行う。例えばＣＰＵＩＩ
用のコマンドテーブルは番地８０Ｈから８ＦＨの１６ヒ
ツトで構成され、２バイトづつが、それぞれのＣＰＵ用
のコマンドテーブルとなっている。従って、例えば、Ｃ
ＰＵＩ２がＣＰＵＩＩヘコマンドを出す場合、ＣＰＵ１
２は第８図の番地８２Ｈにコマンドをセットし、前述の
割込み要求を出す。

各ＣＰＵｌｌ−１４間のデータ伝送は、タイムスロット
Ｓ１７において行われる。−例として、ＣＰＵ１２から
ＣＰＵＩ　ｌに対してデータ転送を行なう場合、即ちＣ
ＰＵＩＩのデータをＣＰＵ１２に転送する場合について
説明する（第９図参照）。

記憶装置１６のステータステーブル２１には、各ＣＰＵ
に割り当てられたタイミングＴＯＩ〜ＴＣ４において、
各ＣＰＵが読み書き可能即ちレディ（ＲＥＡＤＹ）であ
るか、動作中即ちビジィ（ＢＵＳＹ）であるかが対応す
る番地に書き込まれる。

即ちＣＰＵＩＩに関ｑては番地４０Ｈにレディかビジィ
かが書き込まれる。

一方、ＣＰＵ１２からＣＰＵＩＩに対するデータの転送
要求が出されると、相手のＣＰＵＩＩのリフウェストフ
ラグがセットされていないと（ステップ＃ｌ　）、タイ
ミングクロック発生器１５からストローブパルスＴＣ２
が発生したとき、ＣＰＵ１２のアンドゲート４６の出力
が！となり、高速バッファ４２が駆動され、ステップ＃
２でその転送要求の内容、即ちコマンドパラメータとリ
フウェストフラグとが記憶装置１６に印加される。

またステップ＃３でＣＰＵ１２から生じた割込要求は、
割込信号発生器■７からＣＰＵ１１を指定する信号が記
憶装置１６の割込テーブル２０の第１番地にダミーデー
タともに古き込まれる（ステップ＃４）。

一方ステップ＃５で記憶装置１６のコマンドテーブルの
番地８２１−Ｉから８４■４にＣＰＵからのコマンドが
書き込まれる。

コマンドフォーマットは第１Ｏ図に示すように２バイト
からなり、２バイト目はパラメータ（１）として拡張子
である。ａはリフウェストフラグを示しており、このフ
ラグによって、ＣＰＵはリフウェストがあるかないかを
判定する。ａ＝１のとき、指定されているＣＰＵ１２か
らの要求があることを示している。ａ＝０のときは指定
されているＣＰＵ１２からの要求を受けたことを示す。

６ビツト目すは、要求コマンドに対応する応答フラグで
あり、ｂ＝ｏならば要求コマンド、ｂ＝１ならば応答コ
マンドであることを示す。第２ないし第５ビツトはコマ
ンドの内容、たとえばプリンタを動作する等の指令を表
わす。

次にステップ＃６でＣＰＵＩＩがリフウェストフラグを
読み、ａ＝１であると判定するとステップ＃７に進み、
ＣＰＵＩＩはコマンドテーブル２２をすべて読み、番地
８２Ｈのａ＝１を判定し、ＣＰＵＩ２からＣＰＵＩＩに
対してデータの転送要求が生じていることを判定する。

そして、ＣＰＵＩＩは、上述の転送要求によって要求さ
れた所定のデータを、記憶装置１６を介さずに、高速パ
スバッファ３１．３２を介してＣＰＵ１２に転送する。

所定のデータの転送が終れば高速バッファ３１．３２を
閉じる（ステップ＃９）。

以上に詳述したように、　この第２インターフエイスは
、複数のＣＰＵに対して１個の記憶装置を設けて、　こ
の記憶装置に転送要求を書き込み、要求を受けたＣＰＵ
がその記憶内容を読んだ後、所定のデータを相手側のＣ
ＰＵに高速バッファを介して転送するようにしたもので
ある。　また、記憶装置を用いている間にもデータ転送
を行なえる。

（ｄ）両インターフェイスの組合せ ＣＰＵＩ〜３．１１間の第１インターフエイスは、デー
タ処理用の割込信号を周期的に発生する方式である。

一方、ＣＰＵ１１〜１４間の第２インターフエイスは、
タイミングロック発生器１５の発生するタイミングロッ
クＴＣＩ〜４の立上りによりデータのアクセスを開始し
、その立下りまでにそのアクセスを終了しなければなら
ず、したがって、処理中に割込みが入ると動作の保証が
できない。

本実施例においては、第１図（ａ）に示すように、第１
インターフエイスによるデータ伝送をＳｌ−Ｓ１６のタ
イムスロットに行うこととし、第２インターフエイスに
よるデータ伝送をＳ１７〜Ｓ２０のいずれか（本実施例
では、５１７）のタイムスロットにおいて行うことにし
て、伝送すべき期間を分離した。

さらに、第２インターフエイスにおける１回の最大処理
時間を考慮せねばならない。この処理時間は大きく２つ
の部分に分けられる。ひとつは、共通ＲＡＭ１６のアク
セス許可を待つ為にタイミングクロック発生器から送ら
れて来るクロックの立上りを待つ待ち時間であり、もう
ひとつは、該許可を得た後に実際に共通ＲＡ　Ｍ　１６
をアクセスする時間（以後アクセス時間と称する）であ
る。

第２図のＣＰＵＩＩを例にあげて考える。一般にＣＰＵ
が第２インターフエイスの処理を開始するタイミングは
不定期であり、その為、ＣＰＵがクロックを読み出すの
も第３図のＡからＣまでの任意の時点となり、待ち時間
もその時点により変化する。最大の待ち時間はＡ時点を
過ぎてかっＡ時点に限りなく近い時点で処理を開始した
場合であり、その待ち時間はＣ時点に到達するまでの１
２時間である。

次にアクセス時間であるが、これらアクセスの内容によ
り任意であるが、上限はｔ２時間と制限されている。

これより１回の処理に要する最大時間は上記の待ち時間
及びアクセス時間の和のＴ２＋ｔ２時間ということにな
る。

そこで、本実施例では、２つのインターフェイスのタイ
ミングを、下の式が成り立つように設定する。

ＴＩ／２０＞Ｔ２＋　　ｔ２　　　　　　（１）第１イ
ンターフエイスの１サイクルの処理でタイムスロットＳ
１〜Ｓ１６においては、８ビツトのシリアル通信を行な
う為に、　ｔｌｌ、　ｔｌ２゜ｔｌ３．ｔｌ４．ｔｌ５
の順で繰り返し割込みが入る。

また、第１図（ｂ）より ｔｌ　１＋ｔｌ　２＋ｔｌ　３＋ｔｌ　４よｔ１５＝Ｔ
Ｉ／２０の関係が成り立つ為、ｔｌｌ〜ｔ１５はｔｌｉ
＜ＴＩ／２０（ｉ＝１．２．３，４．５）　　（３）と
なる。ゆえに、（１）式及び（２）式より、必ずしも ｔｌｉ＞Ｔ２＋ｔ２（ｉ＝１．２，３，４．５）　　　
　（４）が成り立たない事になる。

これより、タイムスロット８１〜Ｓ１６においては、第
２インターフエイスの最大処理時間Ｔ２＋　ｔ２を保証
できる時間帯を見い出すことができないことがわかる。

一方Ｓ１７〜Ｓ２０では上記のシリアル通信は行なわれ
ない為、タイムスロットの開始から終了まで割込みが人
らない。そこでＳ１７〜Ｓ２０のいずれかのタイムスロ
ットが開始されると同時に第２インターフエイスの処理
を開始すれば、（１）式より処理が終了するまで割込み
は入らず、とどこおりなく、両インターフェイスの処理
ができる。

（ｅ）データ伝送のフロー 第１ｆ−１４図は、本方式におけるＣＰＵＩＩの処理手
順を示すメイン・フローチャートである。

本実施例ではタイムスロットＳ１７で、第２インターフ
エイスの処理を行なう。

本実施例に用いるタイマー、フラグ等を次に説明する。

Ｔｉｍｅｒｌ　：　　Ｉ　ＮＴ倍信号生成する為のタイ
マーＴｉｍｅｒ２：　８ビツトのシリアル通信を開始す
る為のタイマー Ｆｌａｇｌ：タイムスロットＳ１７が開始したとき“ｌ
”となるフラグ Ｆｌａｇ２：Ｉタイムスロット内のシリアルデータの前
の部分の場合は“０”、後方の 部分の場合は“１″となるフラグ スロット　Ｎｏ：Ｓｌ−Ｓ２０のどのスロットを現在処
理しているかを表わす数字 ＴＣ、タイミングクロック発生器からＣＰＵへの入力信
号（第２インターフエ イスにおけるアクセスの為の同期信 号） ＩＮＴ：　　第２インターフエイスの処理におけるタイ
ムスロットを作る為のＣＰＵ からの出力信号。

第１１図は、メイン処理のフローを示す。

ステップ＃１１〜＃１６は、第１インターフエイスの処
理の為の初期設定及びその処理の開始を行なう為の制御
である。すなわち、初期設定を行い（ステップ＃１１）
、スロットＮｏ、を１としくステップ＃１２）、Ｆｌａ
ｇ　１　、　Ｆｌａｇ　２をそれぞれ“０”とする（ス
テップ＃１３．＃１４）。そして、Ｔ　ｉｍｅｒ　ｌを
Ｔｌ２Ｏとしくステップ＃１５）、Ｔｉｎｅｒｌをスタ
ートさせる（ステップ＃１６）。

ステップ＃１７〜＃２２のループに入った後は、常に、
ステップ＃１７でＦｌａｇｌの“ビを検知してから、処
理を開始している。ここでＦｌａｇｌが“ビとなるのは
割込み処理１のステップ＃３４のときのみ、つまりタイ
ムスロットＳ１７を開始するときのみである為、言い換
えればタイムスロットＳ１７か開始するまでは、以降の
処理は行なわないことになる。

一方、ステップ＃１７を抜けると、ステップ＃１８にお
いてＦｌａｇｌを“０”にすると、すぐさま、ステップ
４１９、＃２０でタイミングロック発生５１５の出力の
立上りを待ち、立上りを検知するとステップ＃２１で第
２インターフエイスのアクセス処理を行う。つまり、ス
テップ＃１７〜＃２１では、タイムスロット５１７の開
始を待ち、それを検知するとすぐさま第２インターフエ
イスの処理を行なっている。そして、その他の処理を行
い（ステップ＃２２）、ステップ＃１７に戻る。

７Ｊｒ、１２図は、割込処理ｌのフローである。この処
理は、Ｔ　ｉｍｅｒ　ｌがタイム・アップしたときに起
こるＣＰＵのソフト割込み時に実行され、主にタイムス
ロットを作る為のＩＮＴ信号からのパルスの制御を行な
う。

ステップ＃３１で、スロットＮＯを判別し、ｌ。

３．５，７，９．ＩＩ、１３．１５の場合は、ＩＮＴを
“Ｉ］”としくステップ＃３２）、２．４，６゜８．１
０．１２，１４．１６の場合は、“Ｌ”とする（ステッ
プ＃３３）。そしてＴｉｍｅｒ２をｔｌｌとしくステッ
プ＃３５）、スタートさせる（ステップ＃３６）。一方
スロットＮｏ、が１７の場合は（ステップ＃３４）、タ
イムスロットＳ１７の開始を表わす為のフラグＦｌａｇ
　ｌを“１”とし、１Ｂ、１９．２０の場合は（ステッ
プ＃３４）、何も行わない。

次に、スロットＮｏ、を１つ増加しくステップ＃３７）
、２０を越えたか否かを判別しくステップ＃３８）、越
えていれば、ｌに戻す（ステップ＃３９）。

次に、ＩＮＴ信号を生成するためのタイマーＴｉｍｅｒ
　１をＴｌ２Ｏとしくステップ＃４０）、スタートさせ
る（ステップ＃４１）。

第１３図は、割込処理２のフローを示す。この処理は、
Ｔｉｍｅｒ２がタイム・アンプしたときに起こる、ＣＰ
Ｕのソフト割込み時に実行され、ｌタイムスロット中に
行なわれる２回の８ビツトのシリアル通信の開始制御を
行なう。ここで、第１データとは前の８ビツトデータを
、第２データとは、後方の８ビツトデータのことである
。ステップ＃５１て、Ｆｌａｇ２か“０”であるか否か
が判別される。“０”であれば、第１インターフエイス
（ＩＦｌ）の第１データのアクセス開始処理を行い（ス
テップ＃５２）、否であれば、第１インターフエイスの
第２データのアクセス開始処理を行う（ステップ＃５３
）。

第１４図は、割込処理３のフローを示す。この処理は、
８ビツトのシリアル通信が終了したときに起こる、ＣＰ
Ｕのソフト割込み時に実行され、受信データの処理、及
び、第１データと第２データのアクセス間隔を設定する
制御を行なう。

ステップ＃６１で、ＦＩａｇ２が“０”であるか否かが
判別される。“０”であれば、第１インターフエイスの
第１データのアクセス終了処理を行う（ステップ＃６２
）。そして、Ｔｉｍｅｒ２をｔ１３としくステップ＃６
３）、スタートさせ（ステップ＃６４）、また、Ｆｌａ
ｇ２を“ビとする（ステップ＃６５）。

ステップ＃６１で、否であれば、第１インターフエイス
の第２データの処理終了処理を行い（ステップ＃６６）
、Ｆｌａｇ２を“０”とする（ステップ＃６７）。

（発明の効果） 第１データ伝送制御システムと第２データ伝送制御ノス
テムとが相互に独立にデータ伝送を行え

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）は、それぞれ、第１インター
フエイスのタイミングチャートである。 第２図は、曳数マイクロプロセッサシステムの回路図で
ある。 第３図は、タイミングクロックのタイミングチャートで
ある。 第４図は、データフレームの内容を示す図である。 第５図は、ＣＰＵ内でのデータの送受信に関する部分の
図である。 第６図は、共通記憶装置のアドレスマツプである。 第７図は、ステータステーブルのアドレスマツプである
。 第８図はコマンドテーブルのアドレスマツプである。 第９図は、第２インターフエイスにおけるデータ送受信
の動作のフローチャートである。 第１０図は、コマンドフォーマットの図である。 第１１図は、ホストＣＰＵのメイン処理のフローチャー
トである。 第１２〜１４図は、それぞれ、ホストＣＰＵの割込処理
のフローチャートである。 １〜３・・ＣＰＵ、　　　　　　４・・・共通バス、１
１〜１４・・ＣＰＵ。 １５・・・タイミングクロック発生器、１６・・・共通
ＲＡ　Ｍ、　　　　１７・・・割込信号発生器。 特許出願人　　　ミノルタカメラ株式会社代　　理　　
人　弁理士　青白　葆　ほか２名第１図（ｂ） 第３図 第４図 ←データ送受信力句 第５ｔ！ｆ 第６図 第７図 ｈ　　　　　　　　ｃｎ　　　　　　　　　＾第１１！
！ｉ 第１２瓢

Claims (1)

【特許請求の範囲】
1. （１）複数のマイクロプロセッサ（以下ＣＰＵと称する
   ）がデータ伝送に関する情報をそれぞれアクセスできる
   共通のＲＡＭと、各ＣＰＵに対してそれぞれ重複しない
   ように時分割的にデータ伝送の期間を設定するタイミン
   グ信号を送信するタイミング発生手段とを備え、データ
   伝送の際には、ＣＰＵは、該ＣＰＵに割当てられたタイ
   ミング信号により時分割的に設定された期間にデータ伝
   送を行う第１データ伝送制御方式と、 上記の複数のＣＰＵの中の１個のＣＰＵ（ホストＣＰＵ
   と称する）と上記のＣＰＵとは異なる１個以上の他のＣ
   ＰＵとを接続する共通バスを備え、ホストＣＰＵが内部
   で周期的に発生する割込みに同期してホストＣＰＵと他
   のＣＰＵとの間でデータ伝送が行われる第２データ伝送
   制御方式とを備え、 第２データ伝送制御方式において、データ送信の上記の
   周期内にホストＣＰＵによる割込みが入らない時間帯を
   設け、かつ、この時間帯は、第１データ伝送制御方式に
   おける１つのタイミング信号に対応したデータ伝送に要
   する最大処理時間以上の長さとし、その時間帯に第１デ
   ータ伝送制御方式によるデータ伝送を行なうことを特徴
   とするデータ伝送制御方式。