JPS6321938B2 - - Google Patents
Info
- Publication number
- JPS6321938B2 JPS6321938B2 JP55091644A JP9164480A JPS6321938B2 JP S6321938 B2 JPS6321938 B2 JP S6321938B2 JP 55091644 A JP55091644 A JP 55091644A JP 9164480 A JP9164480 A JP 9164480A JP S6321938 B2 JPS6321938 B2 JP S6321938B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- circuit
- data transfer
- output
- control line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
Description
【発明の詳細な説明】
本発明は、出力情報ビツト数が情報出力端子数
より多いため出力情報を複数の情報ブロツクに分
割し時分割で出力する１チツプにLSI化されたデ
ータ転送回路に関するものである。
より多いため出力情報を複数の情報ブロツクに分
割し時分割で出力する１チツプにLSI化されたデ
ータ転送回路に関するものである。
近年、LSI（大規模集積回路）技術が進展し、
SSI（小規模集積回路）やMSI（中規模集積回路）
を組合せて構成していた回路を１つのLSIに集積
することが可能となつているが、LSIの端子数が
多ければ、LSIの実装に必要なスペースが増大し
装置全体の小型化は図れない。そのためLSIの端
子数を極力増大させない手段の１つとして、LSI
からの出力情報を複数の情報ブロツクに分割し、
時分割で出力する時分割情報出力方式を採用し、
情報出力端子数を削減している。
SSI（小規模集積回路）やMSI（中規模集積回路）
を組合せて構成していた回路を１つのLSIに集積
することが可能となつているが、LSIの端子数が
多ければ、LSIの実装に必要なスペースが増大し
装置全体の小型化は図れない。そのためLSIの端
子数を極力増大させない手段の１つとして、LSI
からの出力情報を複数の情報ブロツクに分割し、
時分割で出力する時分割情報出力方式を採用し、
情報出力端子数を削減している。
従来のデータ転送回路の時分割情報出力方式は
出力情報を情報出力端子数以下のビツト数の複数
の情報ブロツクに分割し、全情報ブロツクの出力
が完了するまで固定的な時間間隔をおいて情報出
力端子から時分割で連続して出力する動作を行つ
ていた。たとえば32ビツトのメモリアドレスを８
ビツトずつ４つの情報ブロツクに分割し、引続き
32ビツトのデータを８ビツトずつ４つの情報ブロ
ツクに分割して８ピンの情報出力端子から８回連
続して出力するダイレクトメモリアクセス
（DMA）制御回路のようなデータ転送回路では、
第１番目の情報ブロツクを出力したのち、DMA
制御回路に印加されるクロツクの周期に従属した
時間間隔Ｔをおいて第２番目の情報ブロツクを出
力し、以後前記時間間隔Ｔをおいて順次第３番目
から第８番目まで情報ブロツクの出力動作をくり
返していた。
出力情報を情報出力端子数以下のビツト数の複数
の情報ブロツクに分割し、全情報ブロツクの出力
が完了するまで固定的な時間間隔をおいて情報出
力端子から時分割で連続して出力する動作を行つ
ていた。たとえば32ビツトのメモリアドレスを８
ビツトずつ４つの情報ブロツクに分割し、引続き
32ビツトのデータを８ビツトずつ４つの情報ブロ
ツクに分割して８ピンの情報出力端子から８回連
続して出力するダイレクトメモリアクセス
（DMA）制御回路のようなデータ転送回路では、
第１番目の情報ブロツクを出力したのち、DMA
制御回路に印加されるクロツクの周期に従属した
時間間隔Ｔをおいて第２番目の情報ブロツクを出
力し、以後前記時間間隔Ｔをおいて順次第３番目
から第８番目まで情報ブロツクの出力動作をくり
返していた。
したがつてDMA制御回路が出力する情報を受
信する回路が、ある情報ブロツクを受信し終つて
前記時間間隔Ｔが経過する以前に次の情報ブロツ
クの受信が可能な場合であつても、前記時間間隔
Ｔが経過しなければ次の情報ブロツクを受信する
ことができず、情報の出力動作に必要以上の時間
を要する欠点があつた。
信する回路が、ある情報ブロツクを受信し終つて
前記時間間隔Ｔが経過する以前に次の情報ブロツ
クの受信が可能な場合であつても、前記時間間隔
Ｔが経過しなければ次の情報ブロツクを受信する
ことができず、情報の出力動作に必要以上の時間
を要する欠点があつた。
また前記DMA制御回路をメモリアドレスとし
て24ビツトしか必要としない装置に使用した場合
であつても、前記DMA制御回路は32ビツトのメ
モリデータを分割した第５番目から第８番目の情
報ブロツクの出力動作に先立ち、32ビツトのメモ
リアドレスを分割した第１番目から第４番目の情
報ブロツクの出力動作を行うため、情報の出力動
作に必要以上の時間を要する欠点があつた。
て24ビツトしか必要としない装置に使用した場合
であつても、前記DMA制御回路は32ビツトのメ
モリデータを分割した第５番目から第８番目の情
報ブロツクの出力動作に先立ち、32ビツトのメモ
リアドレスを分割した第１番目から第４番目の情
報ブロツクの出力動作を行うため、情報の出力動
作に必要以上の時間を要する欠点があつた。
本発明は出力情報を複数の情報ブロツクに分割
し時分割で出力するデータ転送回路が、出力情報
をバツフア回路に蓄えたのち情報を受信する回路
に対し第１番目の情報ブロツクを出力したことを
通知し、第２番目以降の情報ブロツクは情報を受
信する回路から以前の情報ブロツクを受信し終つ
たことの通知を受けた時に出力することを特徴と
し、その目的は情報の出力動作に要する時間を必
要最小限にとどめることである。
し時分割で出力するデータ転送回路が、出力情報
をバツフア回路に蓄えたのち情報を受信する回路
に対し第１番目の情報ブロツクを出力したことを
通知し、第２番目以降の情報ブロツクは情報を受
信する回路から以前の情報ブロツクを受信し終つ
たことの通知を受けた時に出力することを特徴と
し、その目的は情報の出力動作に要する時間を必
要最小限にとどめることである。
以下、32ビツトのメモリアドレスを８ビツトず
つ４つの情報ブロツクに分割し、引続き32ビツト
のメモリ書込みデータを８ビツトずつ４つの情報
ブロツクに分割して、８ピンの情報出力端子から
８回連続して出力するデータ転送回路の時分割情
報出力方式に本発明を適用した場合の実施例を図
面を使つて説明する。
つ４つの情報ブロツクに分割し、引続き32ビツト
のメモリ書込みデータを８ビツトずつ４つの情報
ブロツクに分割して、８ピンの情報出力端子から
８回連続して出力するデータ転送回路の時分割情
報出力方式に本発明を適用した場合の実施例を図
面を使つて説明する。
図は本発明の一実施例を示すものである。
データ転送回路１は、入出力端子として、８ピ
ンの情報出力端子１０と、１ピンの制御出力端子
１１と、各１ピンの制御入力端子１３〜１９とを
備え、その内部には32ビツトのメモリアドレスを
各々８ビツトに分割した４つの情報ブロツク＃Ａ
〜＃Ｄを一時蓄えるメモリアドレス送信バツフア
回路２と、32ビツトのメモリデータを各々８ビツ
トに分割した４つの情報ブロツク＃Ｅ〜＃Ｈを一
時蓄えるメモリデータ受信バツフア回路３と、ゲ
ート回路１００〜１０７と制御線３００および５
０１〜５０７とを備える。メモリアドレス送信バ
ツフア回路２はゲート回路１００〜１０３を介し
て情報出力端子１０に接続し、メモリデータ送信
バツフア回路３はゲート回路１０４〜１０７を介
して情報出力端子１０に接続する。ゲート回路１
００は制御線３００を介して制御出力端子１１に
接続する。ゲート回路１０１〜１０７は制御線５
０１〜５０７を介して各々制御入力端子１３〜１
９に接続する。また情報バス２０は情報出力端子
１０に接続すると共に、ゲート回路２００〜２０
３を介してメモリアドレス受信バツフア回路５に
接続し、ゲート回路２０４〜２０７を介してメモ
リデータ受信バツフア回路６に接続する。ゲート
回路２００は制御線４００を介して制御出力端子
１１に接続する。受信タイミング発生回路７は制
御線４００を介して制御出力端子１１に接続する
と共に、制御線６０１〜６０７を介して各々制御
入力端子１３〜１９に接続し、さらに各々ゲート
回路２０１〜２０７にも接続する。
ンの情報出力端子１０と、１ピンの制御出力端子
１１と、各１ピンの制御入力端子１３〜１９とを
備え、その内部には32ビツトのメモリアドレスを
各々８ビツトに分割した４つの情報ブロツク＃Ａ
〜＃Ｄを一時蓄えるメモリアドレス送信バツフア
回路２と、32ビツトのメモリデータを各々８ビツ
トに分割した４つの情報ブロツク＃Ｅ〜＃Ｈを一
時蓄えるメモリデータ受信バツフア回路３と、ゲ
ート回路１００〜１０７と制御線３００および５
０１〜５０７とを備える。メモリアドレス送信バ
ツフア回路２はゲート回路１００〜１０３を介し
て情報出力端子１０に接続し、メモリデータ送信
バツフア回路３はゲート回路１０４〜１０７を介
して情報出力端子１０に接続する。ゲート回路１
００は制御線３００を介して制御出力端子１１に
接続する。ゲート回路１０１〜１０７は制御線５
０１〜５０７を介して各々制御入力端子１３〜１
９に接続する。また情報バス２０は情報出力端子
１０に接続すると共に、ゲート回路２００〜２０
３を介してメモリアドレス受信バツフア回路５に
接続し、ゲート回路２０４〜２０７を介してメモ
リデータ受信バツフア回路６に接続する。ゲート
回路２００は制御線４００を介して制御出力端子
１１に接続する。受信タイミング発生回路７は制
御線４００を介して制御出力端子１１に接続する
と共に、制御線６０１〜６０７を介して各々制御
入力端子１３〜１９に接続し、さらに各々ゲート
回路２０１〜２０７にも接続する。
次に本実施例の動作を説明する。
データ転送回路１は、情報ブロツク＃Ａ〜＃Ｄ
をメモリアドレス送信バツフア回路２に全て蓄
え、引続き情報ブロツク＃Ｅ〜＃Ｈをメモリデー
タ送信バツフア回路３に全て蓄えたのちに、制御
線３００を付勢したことによつて、ゲート回路１
００を開き第１番目の情報ブロツク＃Ａを情報出
力端子１０に供給すると共に、制御出力端子１１
に信号を出力する。制御出力端子１１に信号を出
力したことによつて制御線４００を付勢してゲー
ト回路２００を開き、情報出力端子１０を介して
情報バス２０上に供給した情報ブロツク＃Ａをメ
モリアドレス受信バツフア回路５に受信する。な
お、制御線３００を付勢する手段はマイクロプロ
グラム等の周知の手段によつて実現でき、本発明
とは直接関係しないため、ここでは省略する。
をメモリアドレス送信バツフア回路２に全て蓄
え、引続き情報ブロツク＃Ｅ〜＃Ｈをメモリデー
タ送信バツフア回路３に全て蓄えたのちに、制御
線３００を付勢したことによつて、ゲート回路１
００を開き第１番目の情報ブロツク＃Ａを情報出
力端子１０に供給すると共に、制御出力端子１１
に信号を出力する。制御出力端子１１に信号を出
力したことによつて制御線４００を付勢してゲー
ト回路２００を開き、情報出力端子１０を介して
情報バス２０上に供給した情報ブロツク＃Ａをメ
モリアドレス受信バツフア回路５に受信する。な
お、制御線３００を付勢する手段はマイクロプロ
グラム等の周知の手段によつて実現でき、本発明
とは直接関係しないため、ここでは省略する。
制御線４００を付勢してから情報ブロツク＃Ａ
をメモリアドレス受信バツフア回路５に受信する
までの時間間隔が経過したのちに、受信タイミン
グ発生回路７は制御線６０１を付勢することによ
つて、データ転送回路１に対し、メモリアドレス
受信バツフア回路２に蓄えた情報ブロツク＃Ｂを
情報出力端子１０に供給するタイミング信号を入
力すると共に、ゲート回路２０１を開く。
をメモリアドレス受信バツフア回路５に受信する
までの時間間隔が経過したのちに、受信タイミン
グ発生回路７は制御線６０１を付勢することによ
つて、データ転送回路１に対し、メモリアドレス
受信バツフア回路２に蓄えた情報ブロツク＃Ｂを
情報出力端子１０に供給するタイミング信号を入
力すると共に、ゲート回路２０１を開く。
制御線６０１と接続する制御入力端子１３にタ
イミング信号を入力したことによつて、制御線５
０１を付勢してゲート回路１０１を開き、メモリ
アドレス送信バツフア回路２に蓄えた情報ブロツ
ク＃Ｂを情報出力端子１０、情報バス２０および
ゲート回路２０１を介してメモリアドレス受信バ
ツフア回路５に受信する。
イミング信号を入力したことによつて、制御線５
０１を付勢してゲート回路１０１を開き、メモリ
アドレス送信バツフア回路２に蓄えた情報ブロツ
ク＃Ｂを情報出力端子１０、情報バス２０および
ゲート回路２０１を介してメモリアドレス受信バ
ツフア回路５に受信する。
制御線６０１を付勢してから情報ブロツク＃Ｂ
をメモリアドレス受信バツフア回路５に受信する
までの時間間隔が経過したのちに、受信タイミン
グ発生回路７は制御線６０２を付勢することによ
つて、データ転送回路１に対し、次の情報ブロツ
ク＃Ｃを情報出力端子１０に供給するタイミング
信号を入力すると共に、ゲート回路２０２を開
く。
をメモリアドレス受信バツフア回路５に受信する
までの時間間隔が経過したのちに、受信タイミン
グ発生回路７は制御線６０２を付勢することによ
つて、データ転送回路１に対し、次の情報ブロツ
ク＃Ｃを情報出力端子１０に供給するタイミング
信号を入力すると共に、ゲート回路２０２を開
く。
以後同様にして、制御線６０２〜６０６を付勢
してから情報ブロツク＃Ｃ〜＃Ｇを各々メモリア
ドレス受信バツフア回路５あるいはメモリデータ
受信バツフア回路６に受信するまでの時間間隔が
経過した度に、受信タイミング発生回路７は各々
制御線６０３〜６０７を付勢することによつてデ
ータ転送回路１に対し、各々情報ブロツク＃Ｄ〜
＃Ｈを情報出力端子１０に供給するタイミング信
号を入力すると共に、ゲート回路２０３〜２０７
を順次開く。これに対して、制御線６０２〜６０
７と各々接続する制御入力端子１４〜１９にタイ
ミング信号を入力したことによつて、各々制御線
５０２〜５０７を付勢してゲート回路１０２〜１
０７を順次開き、メモリアドレス送信バツフア回
路２およびメモリデータ受信バツフア回路３に蓄
えた情報ブロツク＃Ｃ〜＃Ｈを順次情報出力端子
１０、情報バス２０および各々ゲート回路２０２
〜２０７を介してメモリアドレス受信バツフア回
路５およびメモリデータ受信バツフア回路６に受
信する。
してから情報ブロツク＃Ｃ〜＃Ｇを各々メモリア
ドレス受信バツフア回路５あるいはメモリデータ
受信バツフア回路６に受信するまでの時間間隔が
経過した度に、受信タイミング発生回路７は各々
制御線６０３〜６０７を付勢することによつてデ
ータ転送回路１に対し、各々情報ブロツク＃Ｄ〜
＃Ｈを情報出力端子１０に供給するタイミング信
号を入力すると共に、ゲート回路２０３〜２０７
を順次開く。これに対して、制御線６０２〜６０
７と各々接続する制御入力端子１４〜１９にタイ
ミング信号を入力したことによつて、各々制御線
５０２〜５０７を付勢してゲート回路１０２〜１
０７を順次開き、メモリアドレス送信バツフア回
路２およびメモリデータ受信バツフア回路３に蓄
えた情報ブロツク＃Ｃ〜＃Ｈを順次情報出力端子
１０、情報バス２０および各々ゲート回路２０２
〜２０７を介してメモリアドレス受信バツフア回
路５およびメモリデータ受信バツフア回路６に受
信する。
もし、メモリアドレス受信バツフア回路５が、
メモリアドレスとして24ビツトのみ必要とし32ビ
ツトのメモリアドレスを各々８ビツトに分割した
４つの情報ブロツク＃Ａ〜＃Ｄのうち、情報ブロ
ツク＃Ｄの受信を必要としないような場合は、デ
ータ転送回路１の構成を変更することなく、受信
タイミング発生回路７が制御線６０３の付勢を省
略するように受信タイミング発生回路７を変更す
れば、データ転送回路１からの情報ブロツク＃Ｄ
の出力を省略し、情報ブロツク＃Ｃの出力動作に
引続き、情報ブロツク＃Ｅ〜＃Ｈの出力動作を行
うことができる。
メモリアドレスとして24ビツトのみ必要とし32ビ
ツトのメモリアドレスを各々８ビツトに分割した
４つの情報ブロツク＃Ａ〜＃Ｄのうち、情報ブロ
ツク＃Ｄの受信を必要としないような場合は、デ
ータ転送回路１の構成を変更することなく、受信
タイミング発生回路７が制御線６０３の付勢を省
略するように受信タイミング発生回路７を変更す
れば、データ転送回路１からの情報ブロツク＃Ｄ
の出力を省略し、情報ブロツク＃Ｃの出力動作に
引続き、情報ブロツク＃Ｅ〜＃Ｈの出力動作を行
うことができる。
また、情報バス２０やゲート回路２００〜２０
７の遅延時間が減少あるいは増大する等の理由
で、制御線４００，６０１〜６０６を各々付勢し
てから、情報ブロツクがメモリアドレス受信バツ
フア回路５あるいはメモリデータ受信バツフア回
路６に受信するまでの時間間隔が減少あるいは増
大するような場合は、データ転送回路１の構成を
変更することなく、受信タイミング発生回路７が
制御線６０１〜６０７を順次付勢する時間間隔を
変更すれば良い。
７の遅延時間が減少あるいは増大する等の理由
で、制御線４００，６０１〜６０６を各々付勢し
てから、情報ブロツクがメモリアドレス受信バツ
フア回路５あるいはメモリデータ受信バツフア回
路６に受信するまでの時間間隔が減少あるいは増
大するような場合は、データ転送回路１の構成を
変更することなく、受信タイミング発生回路７が
制御線６０１〜６０７を順次付勢する時間間隔を
変更すれば良い。
以上説明したように、データ転送回路から時分
割で出力される情報ブロツクを順次受信する場
合、情報ブロツクを受信する回路の構成（例え
ば、データ転送回路と同一のプリント板上に実装
されているか否か、同一の架上に実装されている
か否かなど）に応じた時間間隔でデータ転送回路
から情報ブロツクを出力することができ、また情
報ブロツクを受信する回路が一部の情報ブロツク
を必要としない場合は、データ転送回路からの不
必要な情報ブロツクの出力動作を省略することが
でき、情報の出力動作に要する時間を必要最少限
に留めることができる利点がある。
割で出力される情報ブロツクを順次受信する場
合、情報ブロツクを受信する回路の構成（例え
ば、データ転送回路と同一のプリント板上に実装
されているか否か、同一の架上に実装されている
か否かなど）に応じた時間間隔でデータ転送回路
から情報ブロツクを出力することができ、また情
報ブロツクを受信する回路が一部の情報ブロツク
を必要としない場合は、データ転送回路からの不
必要な情報ブロツクの出力動作を省略することが
でき、情報の出力動作に要する時間を必要最少限
に留めることができる利点がある。
なお、ここで説明した実施例ではデータ転送回
路１に対し次の情報ブロツクを情報出力端子１０
に供給するタイミング信号を入力するために、受
信タイミング発生回路７は制御線６０１〜６０７
を介して制御入力端子１３〜１９に接続したが、
上記制御線６０１〜６０７の本数を減らし、上記
タイミング信号を時分割あるいはコード化して入
力し、データ転送回路１の内部にタイミング信号
の変換回路を設けてゲート回路１０１〜１０７を
順次開くようにすれば、上記制御入力端子１３〜
１９を減らすこともできる。また本発明は、デー
タ転送回路から出力する情報に関して、メモリア
ドレスあるいはメモリデータというような情報の
種類や、分割する情報ブロツクのビツト数、情報
ブロツク出力回数にとらわれることなく、データ
転送回路の時分割情報出力方式に広く応用するこ
とができるものである。
路１に対し次の情報ブロツクを情報出力端子１０
に供給するタイミング信号を入力するために、受
信タイミング発生回路７は制御線６０１〜６０７
を介して制御入力端子１３〜１９に接続したが、
上記制御線６０１〜６０７の本数を減らし、上記
タイミング信号を時分割あるいはコード化して入
力し、データ転送回路１の内部にタイミング信号
の変換回路を設けてゲート回路１０１〜１０７を
順次開くようにすれば、上記制御入力端子１３〜
１９を減らすこともできる。また本発明は、デー
タ転送回路から出力する情報に関して、メモリア
ドレスあるいはメモリデータというような情報の
種類や、分割する情報ブロツクのビツト数、情報
ブロツク出力回数にとらわれることなく、データ
転送回路の時分割情報出力方式に広く応用するこ
とができるものである。
図は本発明の一実施例を示すものである。
１……データ転送回路、２……メモリアドレス
送信バツフア回路、３……メモリデータ受信バツ
フア回路、５……メモリアドレス受信バツフア回
路、６……メモリデータ受信バツフア回路、７…
…受信タイミング発生回路、１０……情報出力端
子、１１……制御出力端子、１３〜１９……制御
入力端子、２０……情報バス、１００〜１０７，
２００〜２０７……ゲート回路、３００，４０
０，５０１〜５０７，６０１〜６０７……制御
線、＃Ａ〜＃Ｈ……情報ブロツク。
送信バツフア回路、３……メモリデータ受信バツ
フア回路、５……メモリアドレス受信バツフア回
路、６……メモリデータ受信バツフア回路、７…
…受信タイミング発生回路、１０……情報出力端
子、１１……制御出力端子、１３〜１９……制御
入力端子、２０……情報バス、１００〜１０７，
２００〜２０７……ゲート回路、３００，４０
０，５０１〜５０７，６０１〜６０７……制御
線、＃Ａ〜＃Ｈ……情報ブロツク。
Claims (1)
- 【特許請求の範囲】 １ １チツプにLSI化されたデータ転送回路の出
力情報を複数ブロツクに分割して外部へ時分割出
力する際の時分割情報出力方式において、 前記データ転送回路は、 (イ) 前記複数ブロツクを保持する送信バツフア
と、 (ロ) 該送信バツフアに出力情報を蓄えた後、第１
番目のブロツクの出力要求を外部へ出力する第
１の制御線と、 (ハ) 前記出力要求に同期して前記第１番目のブロ
ツクを外部へ出力する第１のゲート回路と、 (ニ) 外部の受信タイミング発生回路に接続された
第２の制御線から入力される出力要求に同期し
て第２番目以降のブロツクを順次選択出力する
第２のゲート回路と、 を具備し、 前記受信タイミング発生回路は、前記第１の制
御線から入力される信号によつて起動され、第２
番目以降のブロツクの出力要求を１つ前の各ブロ
ツクの受信完了に同期して発生し前記第２の制御
線を介して前記データ転送回路へ供給することを
特徴とするデータ転送回路の時分割情報出力方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9164480A JPS5717048A (en) | 1980-07-07 | 1980-07-07 | Time-division information output system of data transfer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9164480A JPS5717048A (en) | 1980-07-07 | 1980-07-07 | Time-division information output system of data transfer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5717048A JPS5717048A (en) | 1982-01-28 |
| JPS6321938B2 true JPS6321938B2 (ja) | 1988-05-10 |
Family
ID=14032227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9164480A Granted JPS5717048A (en) | 1980-07-07 | 1980-07-07 | Time-division information output system of data transfer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5717048A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592134A (ja) * | 1982-06-28 | 1984-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御装置のバスインタフエ−ス回路 |
| US4628480A (en) * | 1983-10-07 | 1986-12-09 | United Technologies Automotive, Inc. | Arrangement for optimized utilization of I/O pins |
| FR2739658B1 (fr) * | 1995-10-04 | 1997-11-07 | Snecma | Arbre de turbine bimetallique |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258332A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Data transfer system |
| JPS5478639A (en) * | 1977-12-06 | 1979-06-22 | Toshiba Corp | Input/output control unit |
-
1980
- 1980-07-07 JP JP9164480A patent/JPS5717048A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258332A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Data transfer system |
| JPS5478639A (en) * | 1977-12-06 | 1979-06-22 | Toshiba Corp | Input/output control unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5717048A (en) | 1982-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0476990A2 (en) | Dynamic bus arbitration | |
| TW200830769A (en) | Packet based ID generation for serially interconnected devices | |
| KR20010013743A (ko) | 다중 메모리 어드레스를 저장 및 처리하기 위한 시스템 및방법 | |
| GB2235995A (en) | Apparatus for read handshake in high-speed asynchronous bus interface | |
| JPS6321938B2 (ja) | ||
| KR100266963B1 (ko) | 전송되는 패킷을 오버래핑하여 인터페이스의 대기시간을 감소시키는 방법 및 장치 | |
| KR0167169B1 (ko) | 데이타 송수신장치 | |
| JP2586672B2 (ja) | 擬似バースト発生器 | |
| JPH01262586A (ja) | デュアルポートメモリ用コントロール回路 | |
| JPH0520165A (ja) | システムバス制御装置 | |
| JPH0430775B2 (ja) | ||
| JPS63223852A (ja) | 情報処理装置 | |
| JPS61216192A (ja) | メモリ−書き込み方式 | |
| JPS6068461A (ja) | メモリ多重アクセス装置 | |
| JPH0652039A (ja) | データ転送方式 | |
| JPS603701B2 (ja) | メモリ回路のアクセス方式 | |
| JPH05227173A (ja) | 多重処理方式 | |
| JPH113207A (ja) | メモリ制御装置 | |
| JPH0821019B2 (ja) | データ転送方式 | |
| JPH09128957A (ja) | メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法 | |
| JPH05282249A (ja) | データ転送装置 | |
| JPS59224944A (ja) | デ−タ転送方式 | |
| JPH02153451A (ja) | バス制御方式 | |
| JPH02282854A (ja) | 信号選択伝送回路とそのタスク処理方法 | |
| SU572777A1 (ru) | Устройство управлени дл сопр жени вычислительных машин |