JPH0430775B2 - - Google Patents
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- JPH0430775B2 JPH0430775B2 JP58194800A JP19480083A JPH0430775B2 JP H0430775 B2 JPH0430775 B2 JP H0430775B2 JP 58194800 A JP58194800 A JP 58194800A JP 19480083 A JP19480083 A JP 19480083A JP H0430775 B2 JPH0430775 B2 JP H0430775B2
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- JP
- Japan
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- signal
- data
- memory
- output
- control
- Prior art date
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Links
- 230000015654 memory Effects 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/045—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using logic state machines, consisting only of a memory or a programmable logic device containing the logic for the controlled machine and in which the state of its outputs is dependent on the state of its inputs or part of its own output states, e.g. binary decision controllers, finite state controllers
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は各種電子回路システムにおけるデー
タ・プロセスの順序制御方式に関する。
タ・プロセスの順序制御方式に関する。
(b) 技術の背景
各種の電子回路システム、例えば電子交換シス
テム、電子計算機システム、各種機器の電子制御
システム等において、夫々のシステムが目的とす
る機能を発揮させるために、データ・プロセスの
進行順序を正しく制御することが必要である。
テム、電子計算機システム、各種機器の電子制御
システム等において、夫々のシステムが目的とす
る機能を発揮させるために、データ・プロセスの
進行順序を正しく制御することが必要である。
例えば第１図にブロツク・ダイヤグラムで示す
フアクシミリの伝送システムにおいては、入力側
端末機器１を起動し挿入された原紙２の情報を、
端局３を経て線路４に送出完了するまでに下記の
ようにデータ・プロセスの進行に伴い、状態デー
タ、及び信号の送受が行われる。
フアクシミリの伝送システムにおいては、入力側
端末機器１を起動し挿入された原紙２の情報を、
端局３を経て線路４に送出完了するまでに下記の
ようにデータ・プロセスの進行に伴い、状態デー
タ、及び信号の送受が行われる。
(1) 端末機器１より端局３にスタート信号が送ら
れて端局が準備態勢に入る。
れて端局が準備態勢に入る。
(2) 端末機器１より同期信号が送られ端局３が同
期状態となるやその状態データが端末機器１に
送られる (3) 該状態データを受けて端末機器１より挿入さ
れた原紙２の情報が送出される。
期状態となるやその状態データが端末機器１に
送られる (3) 該状態データを受けて端末機器１より挿入さ
れた原紙２の情報が送出される。
(4) 原紙２の情報送出が終了するやその状態デー
タを受けて終了信号が送出される。
タを受けて終了信号が送出される。
上記状態データ、及び信号の送受に伴い受信端
局５、及び受信端末機器６にもプロセスの進行順
序に応じる状態データ、及び信号の送受がおこな
われる。
局５、及び受信端末機器６にもプロセスの進行順
序に応じる状態データ、及び信号の送受がおこな
われる。
このようにプロセス制御システムにあつては、
プロセスの進行順序に応じる夫々の状態を示す状
態データを受けて、はじめて次のプロセスに該当
する信号が送られ、それによつて正しいプロセス
制御がおこなわれるのである。
プロセスの進行順序に応じる夫々の状態を示す状
態データを受けて、はじめて次のプロセスに該当
する信号が送られ、それによつて正しいプロセス
制御がおこなわれるのである。
このために必要とするプロセス順序制御のため
に、端局３，５内に例えばリード・オンリー・メ
モリROMを使用した制御回路が設けられる。
に、端局３，５内に例えばリード・オンリー・メ
モリROMを使用した制御回路が設けられる。
(c) 従来技術と問題点
第２図は上記目的のために従来使用されている
リード・オンリー・メモリROMを使用した制御
回路の１例をブロツク・ダイヤグラムで示すもの
で、リード・オンリー・メモリROMの出力をク
ロツク・パルスCLKで制御されるレジスタRGで
ラツチして、該データをリード・オンリー・メモ
リROMのアドレス入力信号ADとして使用する
ようにし、それまでの状態データと入力データ信
号IDとの組合わせによつて次の状態を決めるよ
うにして、特定の制御状態を示すデータSDをデ
コーダDECで検出して制御信号CSとして使用す
るようにしたものである。
リード・オンリー・メモリROMを使用した制御
回路の１例をブロツク・ダイヤグラムで示すもの
で、リード・オンリー・メモリROMの出力をク
ロツク・パルスCLKで制御されるレジスタRGで
ラツチして、該データをリード・オンリー・メモ
リROMのアドレス入力信号ADとして使用する
ようにし、それまでの状態データと入力データ信
号IDとの組合わせによつて次の状態を決めるよ
うにして、特定の制御状態を示すデータSDをデ
コーダDECで検出して制御信号CSとして使用す
るようにしたものである。
そのため、リード・オンリー・メモリROMに
は、それまでの状態を表わすアドレス入力信号
ADと入力データ信号IDによつて決まるアドレス
に対応して次の状態を表わす情報および特定の制
御状態を示すデータSDが記憶されている。
は、それまでの状態を表わすアドレス入力信号
ADと入力データ信号IDによつて決まるアドレス
に対応して次の状態を表わす情報および特定の制
御状態を示すデータSDが記憶されている。
このような従来の回路構成では必要な制御信号
を得るために特定データの検出を行うデコーダ
DECが必要であり、又、一度に多数ビツトの制
御用の信号が得難く、リード・オンリー・メモリ
ROMの出力中の状態データSDとしてアドレスに
戻すデータ数が制御信号CSになる分だけ少なく
なつて、それだけ複雑な制御ができない欠点があ
る。
を得るために特定データの検出を行うデコーダ
DECが必要であり、又、一度に多数ビツトの制
御用の信号が得難く、リード・オンリー・メモリ
ROMの出力中の状態データSDとしてアドレスに
戻すデータ数が制御信号CSになる分だけ少なく
なつて、それだけ複雑な制御ができない欠点があ
る。
一方、リード・オンリー・メモリROMの大容
量化に伴つて、その入力アドレス・ビツト数は増
加の一途にあるが、出力データ・ビツト数は通常
１バイト（８ビツト）になつており、特殊用途の
ものを除いて一般にリード・オンリー・メモリ
ROMの容量が増加しても出力データ・ビツト数
が増えることはない。
量化に伴つて、その入力アドレス・ビツト数は増
加の一途にあるが、出力データ・ビツト数は通常
１バイト（８ビツト）になつており、特殊用途の
ものを除いて一般にリード・オンリー・メモリ
ROMの容量が増加しても出力データ・ビツト数
が増えることはない。
従つて、従来の回路構成では入力に戻せるビツ
ト数は高々８ビツトであり、256（２の８乗）の状
態データしか取り得ず、それを状態を表わす信号
と制御用の信号に割り当てると非常に状態データ
数が減少し、また、制御信号の内容にも限界があ
つた。
ト数は高々８ビツトであり、256（２の８乗）の状
態データしか取り得ず、それを状態を表わす信号
と制御用の信号に割り当てると非常に状態データ
数が減少し、また、制御信号の内容にも限界があ
つた。
(d) 本発明の目的
本発明はデータ・プロセスの順序制御に使用さ
れている従来の回路構成の上記欠点を除去した新
規な方式を提供することを、その目的とするもの
である。
れている従来の回路構成の上記欠点を除去した新
規な方式を提供することを、その目的とするもの
である。
(e) 発明の構成
上記目的は、リード・オンリー・メモリの出力
側に該メモリの出力をその時点の状態を表わす信
号として保持し、該信号を該メモリのアドレス入
力とするためのレジスタと、順序制御用のための
信号として保持するレジスタとが設けられ、該２
個のレジスタがクロツク・パルスによつて交互に
動作すると共に、該パルスが該メモリのアドレス
入力側に出力切り換え信号として付与されるよう
に構成し、 且つ、該メモリには出力切り換え信号によつて
該当するアドレスに次に遷移すべき状態の信号情
報か、順序制御用のための信号情報かのいずれか
が出力されるように記憶されている順序制御方式
によつて達成される。
側に該メモリの出力をその時点の状態を表わす信
号として保持し、該信号を該メモリのアドレス入
力とするためのレジスタと、順序制御用のための
信号として保持するレジスタとが設けられ、該２
個のレジスタがクロツク・パルスによつて交互に
動作すると共に、該パルスが該メモリのアドレス
入力側に出力切り換え信号として付与されるよう
に構成し、 且つ、該メモリには出力切り換え信号によつて
該当するアドレスに次に遷移すべき状態の信号情
報か、順序制御用のための信号情報かのいずれか
が出力されるように記憶されている順序制御方式
によつて達成される。
即ち、本発明においては、大容量化されて増加
するリード・オンリー・メモリのアドレス入力信
号の一部に出力切り換え信号を付与し、該信号に
よつて、ある場合には次の状態を決めるためのア
ドレスとしての信号を出力し、また、他の場合に
は制御のための信号を出力するように切り換える
ことによつて多数ビツトの出力を得るようにし
て、等価的に状態データ数を増加して制御内容を
高度化すると共に、リード・オンリー・メモリ自
身にデコーダ機能を持たせて直接制御に必要なデ
ータを得るようにしたものである。
するリード・オンリー・メモリのアドレス入力信
号の一部に出力切り換え信号を付与し、該信号に
よつて、ある場合には次の状態を決めるためのア
ドレスとしての信号を出力し、また、他の場合に
は制御のための信号を出力するように切り換える
ことによつて多数ビツトの出力を得るようにし
て、等価的に状態データ数を増加して制御内容を
高度化すると共に、リード・オンリー・メモリ自
身にデコーダ機能を持たせて直接制御に必要なデ
ータを得るようにしたものである。
例えば、出力が８ビツトのリード・オンリー・
メモリを用いて８種類の制御信号が必要な場合、
従来方法では制御用に３ビツト、状態を表わす信
号に５ビツトが割当てられていた。この場合、取
り得る状態数は32であり、制御信号は３ビツトの
符号をデコードして初めて得ることができてい
た。これに対し、本発明にかかる方式では８ビツ
トを制御用、状態を表わす信号用にそれぞれ使え
るために状態数は256となり、制御信号も直接得
ることができる。
メモリを用いて８種類の制御信号が必要な場合、
従来方法では制御用に３ビツト、状態を表わす信
号に５ビツトが割当てられていた。この場合、取
り得る状態数は32であり、制御信号は３ビツトの
符号をデコードして初めて得ることができてい
た。これに対し、本発明にかかる方式では８ビツ
トを制御用、状態を表わす信号用にそれぞれ使え
るために状態数は256となり、制御信号も直接得
ることができる。
(f) 発明の実施例
以下、第３図に示す実施例によつて本発明の要
旨を具体的に説明する。全図を通じて同一符号は
同一対象物を示している。
旨を具体的に説明する。全図を通じて同一符号は
同一対象物を示している。
リード・オンリ・メモリROMの記憶内容は、
従来のように８ビツトの信号を分割して、制御信
号データのために３ビツト、状態信号データのた
めに５ビツトというようには構成されておらず、
制御信号データが８ビツト、状態信号データが８
ビツトで構成され、出力切り換え信号OSSに対応
して、ROM内のそれぞれ異なつたアドレス領域
に記憶される。
従来のように８ビツトの信号を分割して、制御信
号データのために３ビツト、状態信号データのた
めに５ビツトというようには構成されておらず、
制御信号データが８ビツト、状態信号データが８
ビツトで構成され、出力切り換え信号OSSに対応
して、ROM内のそれぞれ異なつたアドレス領域
に記憶される。
一方、リード・オンリ・メモリROMの出力側
に設けられた２個のレジスタRG１とRG２は、
論理回路ROCを経て付与されるクロツク・パル
スCLKと出力切り換え信号OSSにより、交互に
動作状態となる。
に設けられた２個のレジスタRG１とRG２は、
論理回路ROCを経て付与されるクロツク・パル
スCLKと出力切り換え信号OSSにより、交互に
動作状態となる。
また、該リード・オンリ・メモリROMのアド
レス入力に該出力切り換え信号OSSが付与され、
本実施例ではROMの出力SDとして、OSSが
“０”のとき状態信号データをレジスタRG２に、
またOSSが“１”のとき制御信号データをレジス
タRG１に、それぞれ入力する。
レス入力に該出力切り換え信号OSSが付与され、
本実施例ではROMの出力SDとして、OSSが
“０”のとき状態信号データをレジスタRG２に、
またOSSが“１”のとき制御信号データをレジス
タRG１に、それぞれ入力する。
この場合、レジスタRG２には、被制御部の状
態を示す入力信号データIDと、RG２からフイー
ドバツクされた現在の状態を示す状態信号データ
ADとの組合せならびに出力切り替え信号OSSに
よつてアクセスされるROM内の次の状態を示す
信号データが入力される。この状態信号データ
ADは再びROMのアドレス入力へフイードバツ
クされる。
態を示す入力信号データIDと、RG２からフイー
ドバツクされた現在の状態を示す状態信号データ
ADとの組合せならびに出力切り替え信号OSSに
よつてアクセスされるROM内の次の状態を示す
信号データが入力される。この状態信号データ
ADは再びROMのアドレス入力へフイードバツ
クされる。
一方、レジスタRG１には同様にID，ADなら
びにOSSによつて決まる制御信号データが記憶さ
れ、制御信号CSとして出力される。
びにOSSによつて決まる制御信号データが記憶さ
れ、制御信号CSとして出力される。
かくして、入力信号データIDの変化と状態信
号データADのフイードバツクの組合せにより、
次の状態への制御信号CSを出力することができ
る。
号データADのフイードバツクの組合せにより、
次の状態への制御信号CSを出力することができ
る。
リード・オンリ・メモリROMに格納されるデ
ータは以下のように作成される。
ータは以下のように作成される。
出力切り替え信号OSSが入力されるアドレス
ビツトが“０”の領域には状態信号データを、
“１”の領域には制御信号データを割り当てる。
ビツトが“０”の領域には状態信号データを、
“１”の領域には制御信号データを割り当てる。
被制御部の状態を示す入力信号IDと、現在
の状態を示す入力信号ADによつて決まるアド
レスに対応するデータ領域に、次の状態を示す
信号データか、次に実施する制御内容を示す信
号データを上記に従つて格納する。
の状態を示す入力信号ADによつて決まるアド
レスに対応するデータ領域に、次の状態を示す
信号データか、次に実施する制御内容を示す信
号データを上記に従つて格納する。
以上述べた如く、大容量化するリード・オン
リ・メモリROMを用いて、第３図のように構成
すれば、従来方法のデコーダが不要になり、しか
も、リード・オンリ・メモリをフルに働かせて複
雑な制御をおこなうことができる。
リ・メモリROMを用いて、第３図のように構成
すれば、従来方法のデコーダが不要になり、しか
も、リード・オンリ・メモリをフルに働かせて複
雑な制御をおこなうことができる。
(g) 発明の効果
以上、説明のように本発明にかかる順序制御方
式においては、使用されるリード・オンリー・メ
モリの出力を交互にフルに制御信号のため、ある
いは状態データのために使用できることになり、
簡易な構成で複雑な制御を可能にして、その工業
的効果は極めて大きいものである。
式においては、使用されるリード・オンリー・メ
モリの出力を交互にフルに制御信号のため、ある
いは状態データのために使用できることになり、
簡易な構成で複雑な制御を可能にして、その工業
的効果は極めて大きいものである。
第１図はデータ・プロセスの順序制御方式を必
要とする１例としてフアクシミリの伝送システム
の構成をブロツク・ダイヤグラムで示し、第２図
は従来使用されているリード・オンリー・メモリ
ROMによる順序制御方式の１例をブロツク・ダ
イヤグラムで示し、第３図は本発明の１実施例を
同様ブロツク・ダイヤグラムで示している。 図において、ROMはリード・オンリー・メモ
リ、RG，RG１およびRG２はレジスタ、IDは入
力データ信号、SDはROMの出力データ、ADは
アドレス入力信号、CSは制御信号、DECはデコ
ーダ、ROCは論理回路、OSSは出力切り換え信
号、CLKはクロツク・パルスを示す。
要とする１例としてフアクシミリの伝送システム
の構成をブロツク・ダイヤグラムで示し、第２図
は従来使用されているリード・オンリー・メモリ
ROMによる順序制御方式の１例をブロツク・ダ
イヤグラムで示し、第３図は本発明の１実施例を
同様ブロツク・ダイヤグラムで示している。 図において、ROMはリード・オンリー・メモ
リ、RG，RG１およびRG２はレジスタ、IDは入
力データ信号、SDはROMの出力データ、ADは
アドレス入力信号、CSは制御信号、DECはデコ
ーダ、ROCは論理回路、OSSは出力切り換え信
号、CLKはクロツク・パルスを示す。
Claims (1)
- 【特許請求の範囲】 １ リード・オンリー・メモリを使用してその出
力データを該メモリのアドレス入力信号に他の入
力信号を組み合わせてデータ・プロセスの順序制
御を行う方式において、 該メモリの出力側に該メモリの出力をその時点
の状態を表わす信号として保持し、該信号を該メ
モリのアドレス入力とするためのレジスタと、順
序制御作用のための信号として保持するレジスタ
とが設けられ、該２個のレジスタがクロツク・パ
ルスによつて交互に動作すると共に、該パルスが
該メモリのアドレス入力側に出力切り換え信号と
して付与されるように構成し、 且つ、該メモリには出力切り換え信号によつて
該当するアドレスに次に遷移すべき状態の信号情
報か、順序制御用のための信号情報かのいずれか
が出力されるように記憶されていることを特徴と
するデータ・プロセスの順序制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194800A JPS6086607A (ja) | 1983-10-18 | 1983-10-18 | デ−タ・プロセスの順序制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194800A JPS6086607A (ja) | 1983-10-18 | 1983-10-18 | デ−タ・プロセスの順序制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6086607A JPS6086607A (ja) | 1985-05-16 |
| JPH0430775B2 true JPH0430775B2 (ja) | 1992-05-22 |
Family
ID=16330465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194800A Granted JPS6086607A (ja) | 1983-10-18 | 1983-10-18 | デ−タ・プロセスの順序制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086607A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439897A (en) * | 1987-08-06 | 1989-02-10 | Canon Kk | Communication control unit |
-
1983
- 1983-10-18 JP JP58194800A patent/JPS6086607A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6086607A (ja) | 1985-05-16 |
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