JPS59135561A - 回線制御信号検出，送信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、データビット列中にフレーム同期信号を一定
ビット毎に含んだ信号を伝送する通信路において、対向
局向けの回線制御信号がフレーム同期信号によってはさ
まれたビットパターンとして送信される回線の制御回路
に関し。

特に２通信回綜上の２局間で通信される回線制御信号を
受信検出、送信する回線制御信号検出。

送信回路に関するものである。

データビット列中にフレーム同期信号を一定ビノド毎に
含んだ信号を伝送する通信路においては、一般に１通常
送信信号を回線に送出する前に、対向局向けの回線制御
信号がフレーム同期信号によってはさまれたビットパタ
ーンとして回線に送出される。このようなエンベロープ
伝送においては２通常送信信号を送る場合も回線制御信
号を送る場合も、１ビツトのフレーム同期信号が８ビツ
ト毎又は１０ビツト毎に出現するように送られるのが普
通である。そして。

１ビツトのフレーム同期信号は　１１１１′のものとＩ
Ｉ　Ｏ１１のものとが交互に繰返されるように、送られ
るのが普通である。

従来、上述の如きエンベロープ方式によるデータ伝送に
おける回線制御信号検出、送信回路では、受信された回
線制御信号を固定ビットパターンと比較し１回線制御信
号の繰返し回数を計数し、該回線制御信号により要求さ
れる回線の所定の箇所に所定の制御を加える。あるいは
返信信号を送信回線に送出するという一連の動作がハー
ドウェアーによシ構成されていた。

然しなから、そのようなハードウェアーによる構成では
、バードウェアーの規模により送受信される回線制御信
号の種類及びその繰返し回数に大きな制限が加えられる
とともに９回線制御信号の種類及びその繰返し回数の変
更が容易ではない。

本発明の目的は２回線制御信号の検出１回線制御信号の
意味の判定２回線制御信号の繰返し回数の計数、送信す
べき回線制御信号の組立。

及びその繰返し回数の制御をソフトウェア−で行なう構
成にすることによシ１１回線制御信の種類とその繰返し
回数の多様性をソフトウェア−の記憶容量で許容される
範囲まで拡張すると共に８回線制御信号のビットパター
ン及び繰返し回数の変更に対し柔軟性を持たせた回線制
御信号検出、送信回路を提供することにある。

本発明の回線制御信号検出、送信回路は、受信信号中の
フレーム同期信号（一般に１ビツトからなる）の位置を
示す受信同期パルスを中央処理装置（ＣＰＵ）の割込み
信号とし、前記フレーム同期信号ではさ捷れた回線制御
信号を９割込み信号によシ起動されるプログラムによｐ
　ＣＰＵに読込むことにより、受信信号のフレームタイ
ミングとＣＰＵの動作の同期を確立し、送信側の回線制
御信号については、　ＣＰＵから出力される並列の回線
制御信号を、送信信号中のフレーム゛　同期信号の位置
を示す送信同期パルスによりランチした後、直列データ
として回線に送出することにより、送信信号のフレーム
タイミングとＣＰＵの動作の同期を確立しつつ、受信し
た回線制御信号の検出２判定及び繰返し回数の計数並び
に送信すべき回線制御信号の組立、及びその繰返し回数
の制御をソフトウェア−で行なうことを特徴とする。

以下２本発明の実施例について図面を参照して説明する
。

第１図を参照すると９本発明の一実施例に係る回線制御
信号検出、送信回路においては、受信信号すは、受信ビ
ットタイミングＣを基に。

直列並列変換器乙により、受信並列データに変換される
。該受信並列データは、受信同期パルスａによりラッチ
回路１４に蓄えられる。受信同期パルスａは割込み信号
としてＣＰＵ　１に与えられ、ＣＰＵ１は受信並列デー
タを取込むためのアドレスをアドレスバスｄに出力する
。アドレスｄはデコーダ２においてデコードされ信号ｅ
を作る。アンドゲート５による。信号ｅとＣＰＵ　１の
リードパルスｆとの論理積の結果、信号ｐが得られ、信
号ｐによシ該受信並列データは６ステ一トバノフア回路
４を通過し、さらにＣＰＵ１にデータバスｈを介して入
力される。

送信すべき回線制御信号は、送信並列データとしてＣＰ
Ｕ　１よシデータバスｈに出力される。

送信並列データは、アンドゲート６において。

ＣＰＵ　１のライトパルスｒと、アドレスｄｉデコーダ
２によりデコードした信号ｇとの論理積により作られた
信号ｑにより、ラッチ回路７に蓄えられ、さらに送信同
期ノくルスＪによシラノチ回路８に蓄えられる。カウン
タ回路１０は送信同期パルスｊｅ起動開始時点とし、送
信ビットタイミングｎにより計数を行ないセレクタ回路
９のセレクトアドレスＳを作成する。ラッチ回路８に蓄
えられた送信並列データはセレクタ回路９により直列デ
ータに変換され、セレクタ回路１３を経由して送信信号
線ｍに出力される。

ＣＰＵ１は送信信号を出力した後９割込み信号ａ’（ｉ
）所定の回数計数した後、リセットデータをデータバス
ｈに出力する。リセットデータはラッチ回路７及び８を
経由した後、デコーダ回路１１でデコードされ、信号ｔ
となる。・　信号ｔはラッチ回路１２で送信同期ビット
Ｊにより蓄えられ信号にとなり、セレクタ回路１６を制
御し。

回線制御信号以外の通常送信信号りが送信信号線ｍに出
力される。

本発明によれば、受信同期パルスａ、送信同期パルスｊ
及びラッチ回路４，７．８及び１４の導入により、受信
フレームタイミングとＣＰＵの動作及び送信フレームク
９ミングとＣＰＵの動作の同期を確立しつつ９回線制御
信号を送受信する回線制御信号検出、送信回路って得ら
れ、ソフトウェア−の容量が許す範囲で回線制御信号の
種類及びその繰返し回数の拡張及び変更が可能である。

以下弁口

【図面の簡単な説明】

第１図は本発明の一実施例による回線制御信号検出、送
信回路の回路図である。 第１図において。 １・・・ＣＰＵ、　２・・・デコーダ回路、６・・・直
列並列変換器、４・・・ランチ回路、５，６・・・アン
ドゲート。

Claims (1)

1. 【特許請求の範囲】 １、対向局向けの回線制御信号がフレーム同期信号によ
   ってはさまれたビットパターンとして送信される回線の
   制御回路において、前記回線の受信端のフレーム同期回
   路にょシ作られる。前記フレーム同期信号の位置を示す
   受信同期パルスを、中央処理装置の割込み信号とし、前
   記フレーム同期信号ではさまれたビット列を直列−並列
   変換して得られた受信並列データを、前記中央処理装置
   のデータバスに接続して、該中央処理装置にて、前記割
   込み信号が与えられるたびに前記受信並列データの示す
   情報を判定し。 該情報が要求する送信回線制御データを送信並列データ
   としてデータバス上に前記中央処理装置が出力し、送信
   信号中のフレーム同期信号の位置を示す送信同期パルス
   によシ、前記送信並列データをラッチした後、並列−直
   列変換して。 送信回線制御データをフレーム同期信号ではさまれた形
   で送信することを特徴とする回線制御信号検出、送信回
   路。