JPS60241150A - デ−タ転送装置 - Google Patents

デ−タ転送装置

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JPS60241150A
JPS60241150A JP59098093A JP9809384A JPS60241150A JP S60241150 A JPS60241150 A JP S60241150A JP 59098093 A JP59098093 A JP 59098093A JP 9809384 A JP9809384 A JP 9809384A JP S60241150 A JPS60241150 A JP S60241150A
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JP
Japan
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address
bit
data
ram
circuit
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Application number
JP59098093A
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English (en)
Inventor
Yoshiaki Ikeda
池田　良昭
Mitsuru Kuwazawa
桑沢　満
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Original Assignee
Fanuc Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form
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    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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    • G05B2219/30—Nc systems
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は数値制御装置等の第１の装置から送出されるシ
リアルデータを各ビット毎に工作機械の強電制御回路等
の第２の装置に設けたＲＡＭの所定アドレスの所定ビッ
トに転送するデータ転送装置に関するものである。
従来技術と問題点 一般に、離れた装置間のデータ転送は、伝送うインの削
減等を狙ってシリアル転送方式が採用される。受信側の
装置が受信データをマイクロコンピュータにより処理す
る場合、受信したシリアルデータをパラレルデータに変
換してＲＡＭ等に一旦記憶する必要がある。このような
場合、従来は所定ビット例えば８ピントのシリアルデー
タを受信する毎にシリアルパラレル変換を行なってＲＡ
Ｍに記憶している。従って、シリアルデータの各ピント
毎に特定の意味を持たせるような場合、受信側では最大
パラレルデータのビット数送出時間だけの認識の遅れが
生じることになる。
発明の目的 本発明はこのような従来の欠点を改善したものであり、
その目的は、第１の装置から送出されたシリアルデータ
を各ビット毎に第２の装置のＲＡＭの所定アドレスの所
定ビットに転送することができるデータ転送装置を提供
することにある。
発明の実施例 第１図は本発明の実施例の要部ブロック図であり、１０
は第１の装置で具体的には数値制御装置、加は本発明実
施例のデータ転送装置、３０は第２の装置で具体的には
工作機械の強電制御装置である。
説明の便宜上、第１の装置からは合計１００種類の送信
情報がデータ転送装置２０を介して第２の装置３０のＲ
Ａ　Ｍ　３００の送信領域に転送されるものとする。ま
た、ＲＡ　Ｍ　３００の受信領域からデータ転送装置器
を介して第１の装置１０へ合計１００種類の受信情報が
転送されるものとする。各送信情報、受信情報はそれぞ
れ１ビツトで表現されたオン、オフ制御情報である。
第１の装置１０は、シリアルタイミングクロックを送出
する為の端子１００と、送信情報をシリアル転送する為
の端子１０１と、シリアルな受信情報を受信する為の端
子１０２とを有する。第１の装置１０は送信情報と受信
情報との合計のビット数を１単位として例えば第２図の
タイミングチャートに示すような動作を繰返す。即ち、
端子１００から一つのクロックｃｋを送出する毎に該ク
ロックと同期して端子１０１から一つの送信情報を送出
する動作を全ての送信情＠ｓｌ〜５１００について実行
した後、受信情報用に１００クロック分は端子１０１か
ら送信情報を送出せずにクロックのみを送出し、１００
クロンク分の送出を終えたら再びクロックｃｋに同期し
た送信情報のシリアル転送を実行する。
データ転送装置加は、伝送線１０３〜１０５←より第１
の装置１０に接続されたクロ・７り入力端子２００゜デ
ータ入力端子２０１．データ送出端子２０２を有する。
端子２００．２０１はレシーバ２０３，２０４に接続さ
れ、端子２０２はドライバ２０５に接続される。レシー
バ２０３の出力はビットアドレスカウンタ２０６とスト
ローブ信号発生回路２０７の入力に接続される。ビット
アドレス力うンタ２０６は、レシーバ２０３の出力でカ
ウントアツプされ、送信情報と受信情報の合計ビット数
（上記例の場合２００）だけカウントすると初期値にセ
ットされ、再びカウントを始めるカウンタである。また
ストローブ信号発生回路２０７は、レシーバ２０３の出
力を受けてＲＡ　Ｍ　３００の１サイクル中に２個のス
トローブ信号を発生し、これをアンド回路２０８に出力
する。
ビットアドレスカウンタ２０６の出力はタイミング制御
回路２０９．アドレス発生回路２１０．ビットアドレス
発生回路２１１に入力される。アドレス発生回路２１０
は、カウンタ２０６の出力に対応してＲＡ　Ｍ　３００
のアドレスを発生し、バッファ２１２．アドレスバス２
１３．バッファ３０１を介してＲＡ　Ｍ　３００のアド
レス入力端子に送出する。ビットアドレス発生回路２１
１は、カウンタ２０６の出力に対応してＲＡ　Ｍ　３０
０の前記アドレス発生回路２１０で指定されたーアドレ
ス中のビット位置を指定する為のビットアドレスを発生
し、リードモディファイライト回路２１４と８：１マル
チプレクサ２１５に出力する。またタイミング制御回路
２０９は、カウンタ２０６の出力に対応してリードサイ
クルのみか、或はリードサイクルとこれに続くライトサ
イクルの為のタイミング信号を前記アドレス発生回路２
１０の一アドレス発生周期中に発生し、リード／ライト
制御信号はドライバ２１６．リード／ライト線２１７．
レシーバ３０２を介してＲＡ　Ｍ　３００のリード／ラ
イト端子に送出し、またアンド回路２０８を開とする制
御信号を発生し、ストローブ信号をドライバ２１８゜ス
トローブ線２１９．レシーバ３０３を介してＲＡ　Ｍ　
３００のストローブ端子に出力させる。
ＲＡ　Ｍ　３００は、デュアルポートタイプのＲＡＭで
あり、バッファ３０１１レシーバ３０２．ドライバ３０
３を介してデータ転送装置２０からアクセスされると共
に、アドレスバス３０４．リード／ライト線３０５゜ス
トローブ線３０６．データバス３０９を介して図示しな
い強電制御装置のマイクロコンピュータからもアクセス
され、このＲＡ　Ｍ　３００を介して数値制御装置と機
械側強電制御装置との間でオン、オフ情報の授受が行な
われる。ＲＡ　Ｍ　３００から読出された８ビツトのデ
ータ（送信情報或は受信情＠）は、バッファ３０７．デ
ータバス２２０．バッファ２２１を介してマルチプレク
サ２１５とラッチ回路２２２に入力され、ランチ回路２
２２の出力がリードモディファイライト回路２１４に入
力される。リードモディファイライト回路２１４は、タ
イミング制御回路２０９で規定されたリードサイクル中
にＲＡ　Ｍ　３００から読出された前記アドレス発生回
路２１０のアドレスに対応するパラレルデータ中の複数
のビットの内、前記ビットアドレス発生回路２１１のビ
ットアドレスで指定されたビット位置のデータをレシー
バ２０４からのビットデータで置換し、置換したパラレ
ルデータを前記タイミング制御回路２０９で規定された
ライトサイクル中にＲＡ　Ｍ　３００の元のアドレスに
バッファ２２３．データバス２２０Ｉバツフア３０８を
介して転送する。また、マルチプレクサ２１５はバッフ
ァ２２１の８ビツトの出力の中からビットアドレス発生
回路２１１で指定されたビットを選択し、ドライバ２０
５に送出する。
第３図に示すように、送信情報ｓ１〜５１００をＲＡＭ
３００のアドレスＯ〜１２（送信領域）の各ビット位置
に転送し、ＲＡ　Ｍ　３００のアドレス２０〜３２（受
信領域）の各ビット位置に記憶された受信情報をシリア
ル受信情報ｒ１〜ｒ１００として第１の装置１０に転送
する場合、各送信情報、受信情報に対応するビットアド
レスカウンタ２０６の出力に応じ、アドレス発生回路２
１０．ビットアドレス発生回路２１１．タイミング制御
回路２０９で同図に示すようなアドレス、ビットアドレ
ス、リード／ライト制御信号が発生するように構成され
る。このような構成は、アドレス発生回路２１０．ビッ
トアドレス発生回路２１１゜タイミング制御回路２０９
をビットアドレスカウンタ２０６の出力をアドレスとし
上記アドレス、ビットアドレス、リード／ライト制御信
号を出力するＲＯＭで構成することにより容易に実現で
きる。
第４図は８ビツトの２個のＲＯＭａ、ＲＯＭｂを使用し
てアドレス発生回路２１０．ビットアドレス発生回路２
１１．タイミング制御回路２０９を構成した場合の記憶
情報の設定例を示す。ＲＯＭａ、ＲＯＭｂの下位４ビツ
ト（ａｏ−ａ３）にＲＡ　Ｍ　３００のアドレスＲＡＤ
Ｏ〜ＲＡＤ７が記憶され、ＲＯＭａのビットａ４〜ａ６
にビットアドレス＊　ＤＩＰＢＯ〜＊　ＤｒＰＢ２が記
憶される。また、ＲＯＭｂのビットａ４にアンド回路２
０８の開閉制御信号が記憶され、ビットａ５にリード／
ライト制御信号が記憶される。
ピッ）ａ５にライト制御信号例えば“０”が記憶されて
いる場合、アドレス発生回路２１０で一つのアドレスが
発生されている期間の前半でリード制御信号がドライバ
２１６に送出され、その後半でライト制御信号が送出さ
れるような多少の付加回路が設けられる。ビットａ５に
リード制御信号が記憶されている場合は、アドレス発生
回路２１０で一つのアドレスが発生されている期間中リ
ード制御信号が発生される。なお、ＲＯＭａ、ｂのビッ
トａ７はパリティビットである。
第５図は第１の装置からのシリアル送信データをＲＡ　
Ｍ　３００に転送する際のタイミングチャートであり、
シリアルタイミングクロック毎にアドレス発生回路２１
０で所定のアドレスが発生され、タイミング＃御回路２
０９で発止されたリード制御信号発生中のストローブ信
号によってＲＡ　Ｍ　３００から格納すべきアドレスに
対応する８ビツトのデータが続出され、リードモディフ
ァイライト回路２１４でシリアル送信データとの置換が
行なわれたデータが、ライト制御信号発生中のストロー
ブ信号によりＲＡ　Ｍ　３００の元のアドレスに転送さ
れる。
第６図はＲＡ　Ｍ　３００の受信情報を第１の装置に転
送する際のタイミングチャートであり、タイミング制御
回路で発生されたリード制御信号発生中のストローブ信
号により、アドレス発生回路２１０で指定されたＲ　Ａ
　Ｍ　３００のアドレスの情報が続出され、マルチプレ
クサ２１５で所定のビットが選択されて第１の装置１０
に転送される。
以下、第２図示装置の作用を説明する。
■第１の装置１０から第２の装置（社）へのデータ転送
１ビツトの送信情報が第１の装置１０の端子１０１から
送出されると、これと同期したシリアルタイミングクロ
ックにより特定されるビットアドレスカウンタ２０６の
内容により、アドレス発生回路２１０でこの送信情報を
格納すべきＲＡ　Ｍ　３００のアドレスが発生され、ピ
ントアドレス発生回路２１１でこの送信情報を格納すべ
きビットアドレスが発生される。また、タイミング制御
回路２０９でリード制御信号とこれに続（ライト制御信
号が発生され、ストローブ信号発生回路２０７で発生さ
れた最初のストローブ信号により、上記送信情報を格納
すべきＲＡ　Ｍ　３００のアドレスの記憶情報がバッフ
ァ３０７゜データバス２２０．バッファ２２１を介して
ラッチ回路２２２及びマルチプレクサ２１５に送出され
る。
リードモディファイライト回路２１４はラッチ回路２２
２の出力におけるビットアドレスに対応するビットをレ
シーバ２０４の送信情報で置換し、これをバッファ２２
３．データバス２２０．バッファ３０８を介してＲＡ　
Ｍ　３００に送出する。このＲＡ　Ｍ　３００に加えら
れたデータは、タイミング制御回路２０９からライト制
御信号がＲＡ　Ｍ　３００に送出され且つストローブ信
号発生回路２０７で発生されたストローブ信号がＲＡ　
Ｍ　３００に入力された時点でＲＡ　Ｍ　３００にセッ
トされる。
端子２０１に次の送信情報が入力されると、この送信情
報と同期するシリアルタイミングクロックによりビット
アドレスカウンタ２０６は歩進されているので、この送
信情報はＲＡ　Ｍ　３０００次のビット位置に書込まれ
る。
■第２の装置２０から第１の装置１０へのデータ転送所
定数の送信情報の転送が終了し、次のシリアルタイミン
グクロックがビットアドレスカウンタ２０６に入力され
ると、アドレス発生回路２１０はＲＡ　Ｍ　３００の受
信領域の先頭アドレスを発生し、ビットアドレス発生回
路２１１は先頭のビットアドレスを発生し、タイミング
制御回路２０９はリード制御信号を発生する。従って、
ストローブ信号発生回路でストローブ信号が発生された
タイミングでＲＡ　Ｍ　３００の受信領域の先頭アドレ
スの情報がバッファ３０７．データバス２２０．バス２
２１を介してマルチプレクサ２１５に入力され、マルチ
プレクサ２１５でビットアドレスに対応した１ビツトの
受信情報が選択されてドライバ２０５に送出される。次
のシリアルタイミングクロックが入力されると、ピット
アドレスカウンタ２０６は歩進されるので、次はＲＡ　
Ｍ　３００の先頭アドレスの第２ビツト目の受信情報が
ドライバ２０５を介し第１の装置１０に送出される。最
後の受信情報の送出が完了すると、再び■の動作が行な
われる。
なお、以上の実施例ではＲＡ　Ｍ　３００の先頭アドレ
スから順次送信情報を格納し、その後の受信領域から受
信情報を順次読取る構成としたが、アドレス発生回路２
１０．ビットアドレス発生回路２１１．タイミング制御
回路２０９のビットアドレスカウンタ値に対応する出力
をＲＯＭを書換えて変更することにより、ＲＡＭの任意
のアドレス、ビットを送信領域とし、また受信領域とす
ることができるものであり、ＲＡ　Ｍ　３００の情報配
列が異なるシリアルデータ転送にも容易に適用し得るも
のである。
また、本実施例のデータ転送装置では、第１の装置から
のシリアルデータをビット毎にＲＡ　Ｍ　３００に転送
する動作と、ＲＡ　Ｍ　３００の受信領域のデータをシ
リアルデータとして１ビツトずつ第１の装置１０に転送
する動作とが行なわれているが、後者は必要に応じて省
略することができる。
発明の詳細 な説明したように、本発明は、第１の装置から送出され
るシリアルデータの各ピントデータを各ビットデータに
同期して前記第１の装置から送出されるクロンク毎に第
２の装置に設けたＲＡＭの所定アドレスの所定ピッ７ト
に転送するデータ転送装置であって、前記クロックでカ
ウントアツプされるカウンタと、該カウンタの出力に対
応して前記ＲＡＭのアドレスを発生するアドレス発生回
路と、前記カウンタの出力に対応して前記ＲＡＭの一ア
ドレス中のビット位置を指定する為のビットアドレスを
発生するピントアドレス発生回路と、前記カウンタの出
力に対応してリードサイクルとこれに続くライト、サイ
クルの為のタイミング信号を前記アドレス発生回路の一
アドレス発生周期中に発生するタイミング制御回路と、
該タイミング制御回路で規定されたリードサイクル中に
前記ＲＡＭから読出された前記アドレス発生回路のアド
レスに対応するパラレルデータ中の複数のビットの内、
前記ビットアドレス発生回路のビットアドレスで指定さ
れたビット位置のデータを前記第１の装置から送出され
たシリアルデータの対応するビットデータで置換し、該
置換したパラレルデータを前記タイミング制御回路で規
定されたライトサイクル中に前記ＲＡＭの元のアドレス
に転送するリードモディファイライト回路とを具備した
ものであり、第１の装置から送出されたシリアルデータ
を各ビット毎に第２の装置のＲＡＭの所定アドレスの所
定ビットに転送することができる。従って、ＲＡＭの内
容はシリアル送信データの１ビツト毎に更新されるから
、ＲＡＭ内容を読取ることにより送信情報の内容を識別
する第２の装置は速やかに送信情報の識別が可能となる
ものである。
特に、アドレス発生回路、ビットアドレス発生回路、タ
イミング制御回路にＲＯＭを使用することにより回路の
簡素化と、リード、ライトされるＲＡＭのアドレス、ビ
ットの変更を容易に行なうことができる利点がある。
【図面の簡単な説明】
第１図は本発明実施例の要部ブロック図、第２図は第１
の装置から送出されるシリアルタイミングクロックと送
信情報の説明図、第３図及び第４図はアドレス発生回路
２１０．と乙ドアドレス発生回路２１１．タイミング制
御回路２０９の動作説明図、第５図は第１の装置からの
シリアル送信データをＲＡ　Ｍ　３００に転送する際の
タイミングチャート、第６図はＲＡ　Ｍ　３００の受信
情報を第１の装置に転送する際のタイミングチャートで
ある。 １０は第１の装置、２０はデータ転送装置、（９）は第
２の装置、２０６はビットアドレスカウンタ、２０７は
ストローブ信号発生回路、２０９はタイミング制御回路
、２１０はアドレス発生回路、２１１はビットアドレス
発生回路、２１４はリードモディファイライト回路、２
１５はマルチプレクサ、３００はＲＡＭである。 特許出願人ファナソク株式会社 代理人弁理士玉蟲久五部外２名 第２図 第３図 第　４　図 第５図 第６図

Claims (1)

  1. 【特許請求の範囲】 第１の装置から送出されるシリアルデータの各ビットデ
    ータを各ビットデータに同期して前記第１の装置から送
    出されるクロック毎に第２の装置に設けたＲＡＭの所定
    アドレスの所定ビットに転送するデータ転送装置であっ
    て、 前記クロックでカウントアツプされるカウンタと、 該カウンタの出力に対応して前記ＲＡＭのアドレスを発
    生するアドレス発注回路と、 前記カウンタの出力に対応して前記ＲＡ　Ｍの一アドレ
    ス中のどしト位置を指定する為のピントアドレスを発生
    するビットアドレス発生回路と、前記カウンタの出力に
    対応してリードサイクルとこれに続くライトサイクルの
    為のタイミング信号を前記アドレス発生回路の一アドレ
    ス発生周期中に発生するタイミング制御回路と、 該タイミング制御回路で規定されたリードサイクル中に
    前記ＲＡＭから読出された前記アドレス発生回路のアド
    レスに対応するパラレルデータ中の複数のビットの内、
    前記ビットアドレス発生回路のピントアドレスで指定さ
    れたビット位置のデータを前記第１の装置から送出され
    たシリアルデータの対応するビットデータで置換し、該
    置換したパラレルデータを前記タイミング制御回路で規
    定されたライトサイクル中に前記ＲＡＭの元のアドレス
    に転送するリードモディファイライト回路とを具備した
    ことを特徴とするデータ転送装置。
JP59098093A 1984-05-16 1984-05-16 デ−タ転送装置 Pending JPS60241150A (ja)

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EP85902632A EP0185093B1 (en) 1984-05-16 1985-05-15 Data transfer equipment
PCT/JP1985/000267 WO1985005471A1 (en) 1984-05-16 1985-05-15 Data transfer equipment

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EP (1) EP0185093B1 (ja)
JP (1) JPS60241150A (ja)
DE (1) DE3581901D1 (ja)
WO (1) WO1985005471A1 (ja)

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