JPS6058482B2 - 入出力制御方式 - Google Patents
入出力制御方式Info
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- JPS6058482B2 JPS6058482B2 JP14790980A JP14790980A JPS6058482B2 JP S6058482 B2 JPS6058482 B2 JP S6058482B2 JP 14790980 A JP14790980 A JP 14790980A JP 14790980 A JP14790980 A JP 14790980A JP S6058482 B2 JPS6058482 B2 JP S6058482B2
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- shift
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- shift register
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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Description
【発明の詳細な説明】
この発明はマイクロコンピュータにおける直列データの
入出力制御方式に関する。
入出力制御方式に関する。
一般に４ビットマイクロコンピュータ等には外部装置と
の間で、データの授受を行なう入出力インターフェース
が必要である。
の間で、データの授受を行なう入出力インターフェース
が必要である。
特に上記外部装置がテレタイプライタ等の様に直列デー
タを送信、受信する場合、マイクロコンピュータ内部に
おいてはデータ処理装置（以下ＣＰＵと称する）等にデ
ータを転送するバスの入出力は通常並列であるため、上
記入出力インターフェースでは受信および送信する直列
データを直並列変換する装置が必要である。そのため上
記入出力インターフェースにおける入出力装置は外部装
置から１ビットづつ入力される直列データを受信するシ
フトレジスタと、このシフトレジスタにデータの送受信
制御信号を送信する制御論理回路とから構成されている
。
タを送信、受信する場合、マイクロコンピュータ内部に
おいてはデータ処理装置（以下ＣＰＵと称する）等にデ
ータを転送するバスの入出力は通常並列であるため、上
記入出力インターフェースでは受信および送信する直列
データを直並列変換する装置が必要である。そのため上
記入出力インターフェースにおける入出力装置は外部装
置から１ビットづつ入力される直列データを受信するシ
フトレジスタと、このシフトレジスタにデータの送受信
制御信号を送信する制御論理回路とから構成されている
。
上記の様な入出力装置がいま外部装置から直列データを
受信する場合には、まずシフトレジスタにデータが入力
され、例えば受信データ中のスタートおよびストップビ
ットを検出することによつて制御論理回路より受信終了
信号がＣＰＵに送られる。ＣＰＵはバスを介してシフト
レジスタ内のデータを読込み、例えば一度そのデータを
ＣＰＵ内のバッファレジスタに収納し、その後処理を行
なう。またマイクロコンピュータから直列データを送信
する場合には、ＣＰＵ等からバスを介して上記シフトレ
ジスタにセットされる。セットされたデー・夕は、例え
ば制御論理回路によりスタートおよびストップビットを
つけられる外部装置に一定のクロックで直列データを送
信する。この様にしてシフトレジスタを用いた入出力装
置によつて直列データを送受信することができるが、上
記の様な構ｊ成の入出力装置を具備したマイクロコンピ
ュータにおいては外部装置とシフトレジスタ間の直列デ
ータ送受信のタイミングと、シフトレジスタとＣＰＵ間
のデータ転送のタイミングが直接に影響し合うことによ
つてマイクロコンピュータに特にｓＣＰＵの処理効率を
低下させる欠点がある。例えばシフトレジスタから外部
装置へ直列データを送信しているときは、ＣＰＵから処
理が終了したデータをシフトレジスタに転送することは
できないし、またシフトレジスタが外部装置から受信し
た直列データをＣＰＵが読込み終了するまで、シフトレ
ジスタは次の直列データを受信することはできない。上
記の様な欠点を解決する手段としてシフトレジスタとバ
スとの間にバッファレジスタを設け、送受信するデータ
を一時このバッファレジスタに保持させる方法が考えら
れる。しかしながらこの様な構成の入出力装置において
も従来の制御方法ではバッファレジスタに保持されてい
るデータがＣＰＵに読込まれる前に、シフトレジスタか
ら新たなデータがバッファレジスタに転送されて旧デー
タが消去されたり、また連続送受信において最終データ
をＣＰＵが読込み、その判断信号をシフトレジスタに送
り、受信終了を行なわせるとき、すでに次のブロックの
最初のデータがシフトレジスタからバッファレジスタへ
転送されている可能性があるなど、不正確なデータの送
受信が発生する欠点かある。この発明は上記の事情を考
慮してなされたもので、シフトレジスタとＣＰＵ間のデ
ータ転送のタイミングと、外部装置との直列データの送
受信のタイミングを緩衝させることによつてマイクロコ
ンピュータの直列データ処理効率を高め、しかも正確な
直列データ送受信を行うことのできる入出力制御方式を
提供することを目的とする。
受信する場合には、まずシフトレジスタにデータが入力
され、例えば受信データ中のスタートおよびストップビ
ットを検出することによつて制御論理回路より受信終了
信号がＣＰＵに送られる。ＣＰＵはバスを介してシフト
レジスタ内のデータを読込み、例えば一度そのデータを
ＣＰＵ内のバッファレジスタに収納し、その後処理を行
なう。またマイクロコンピュータから直列データを送信
する場合には、ＣＰＵ等からバスを介して上記シフトレ
ジスタにセットされる。セットされたデー・夕は、例え
ば制御論理回路によりスタートおよびストップビットを
つけられる外部装置に一定のクロックで直列データを送
信する。この様にしてシフトレジスタを用いた入出力装
置によつて直列データを送受信することができるが、上
記の様な構ｊ成の入出力装置を具備したマイクロコンピ
ュータにおいては外部装置とシフトレジスタ間の直列デ
ータ送受信のタイミングと、シフトレジスタとＣＰＵ間
のデータ転送のタイミングが直接に影響し合うことによ
つてマイクロコンピュータに特にｓＣＰＵの処理効率を
低下させる欠点がある。例えばシフトレジスタから外部
装置へ直列データを送信しているときは、ＣＰＵから処
理が終了したデータをシフトレジスタに転送することは
できないし、またシフトレジスタが外部装置から受信し
た直列データをＣＰＵが読込み終了するまで、シフトレ
ジスタは次の直列データを受信することはできない。上
記の様な欠点を解決する手段としてシフトレジスタとバ
スとの間にバッファレジスタを設け、送受信するデータ
を一時このバッファレジスタに保持させる方法が考えら
れる。しかしながらこの様な構成の入出力装置において
も従来の制御方法ではバッファレジスタに保持されてい
るデータがＣＰＵに読込まれる前に、シフトレジスタか
ら新たなデータがバッファレジスタに転送されて旧デー
タが消去されたり、また連続送受信において最終データ
をＣＰＵが読込み、その判断信号をシフトレジスタに送
り、受信終了を行なわせるとき、すでに次のブロックの
最初のデータがシフトレジスタからバッファレジスタへ
転送されている可能性があるなど、不正確なデータの送
受信が発生する欠点かある。この発明は上記の事情を考
慮してなされたもので、シフトレジスタとＣＰＵ間のデ
ータ転送のタイミングと、外部装置との直列データの送
受信のタイミングを緩衝させることによつてマイクロコ
ンピュータの直列データ処理効率を高め、しかも正確な
直列データ送受信を行うことのできる入出力制御方式を
提供することを目的とする。
以下図面を参照してこの発明の一実施例について説明す
る。図は１チップマイクロコンピュータの直列データ入
出力装置（以下Ｓ−１／Ｏと称す．る）の構成を示すも
ので、外部装置からの入力データ、および外部装置への
出力データを送受信するシフトレジスタ１１と、この入
出力データを一時保持するバッファレジスタ１２と、こ
のバッファレジスタ１２とマイクロコンピュータのＣＰ
Ｕ！等と接続されるバス１３とから構成されている。な
おこの発明の動作説明上必要と思われる以外のゲート回
路等の付層回路は省略してある。そして上記のシフトレ
ジスタ１１、バッファレジスタ１２およびＣＰＵ間のデ
ータ転送を制御するための・制御論理回路を具備してい
る。すなわちこの制御論理回路はＳ−１／Ｏを動作させ
るイネーブル（Ｅｒｌａｂｌｅ）直列データ入出力フリ
ップフロップ（以下ＥＳＩＯと称する）１４、およびこ
のＥＳＩＯｌ４の補助的働きをするフリップフロップ（
以下ＥＳＩＯＡと称する）１５を有し、さらにクロック
ＳＣを発生する内部クロック装置１６および内部クロッ
ク装置１６の代りに外部クロック装置１７を動作させる
外部シフトク咄ンクフリツプフロツプ（以下ＥＣＫＦと
称する）１８を具備している。さらに上記シフトレジス
タ１１を動作させるシフトパルスφ，を出力するための
シフトクロック回路１９、このシフトパルスφ３を計数
し直列デーノタの一データ毎のシフトサイクルを制御す
るシフトカウンタ２０、Ｓ−１／０の送受信モードを指
示するレシーブモードフリツプフロツプ（以下ＲＭＦと
称する）２１、および上記バッファレジスタ１２のデー
タの有無によつて送受信されるデ．一タ転送を制御する
フリップフロップ（以下ＳＢＦと称する）２２を有して
いる。上記の様に構成されるＳ−１／Ｏについて、まず
外部装置から直列データが入力される場合、すなわち受
信状態の動作を説明する。
る。図は１チップマイクロコンピュータの直列データ入
出力装置（以下Ｓ−１／Ｏと称す．る）の構成を示すも
ので、外部装置からの入力データ、および外部装置への
出力データを送受信するシフトレジスタ１１と、この入
出力データを一時保持するバッファレジスタ１２と、こ
のバッファレジスタ１２とマイクロコンピュータのＣＰ
Ｕ！等と接続されるバス１３とから構成されている。な
おこの発明の動作説明上必要と思われる以外のゲート回
路等の付層回路は省略してある。そして上記のシフトレ
ジスタ１１、バッファレジスタ１２およびＣＰＵ間のデ
ータ転送を制御するための・制御論理回路を具備してい
る。すなわちこの制御論理回路はＳ−１／Ｏを動作させ
るイネーブル（Ｅｒｌａｂｌｅ）直列データ入出力フリ
ップフロップ（以下ＥＳＩＯと称する）１４、およびこ
のＥＳＩＯｌ４の補助的働きをするフリップフロップ（
以下ＥＳＩＯＡと称する）１５を有し、さらにクロック
ＳＣを発生する内部クロック装置１６および内部クロッ
ク装置１６の代りに外部クロック装置１７を動作させる
外部シフトク咄ンクフリツプフロツプ（以下ＥＣＫＦと
称する）１８を具備している。さらに上記シフトレジス
タ１１を動作させるシフトパルスφ，を出力するための
シフトクロック回路１９、このシフトパルスφ３を計数
し直列デーノタの一データ毎のシフトサイクルを制御す
るシフトカウンタ２０、Ｓ−１／０の送受信モードを指
示するレシーブモードフリツプフロツプ（以下ＲＭＦと
称する）２１、および上記バッファレジスタ１２のデー
タの有無によつて送受信されるデ．一タ転送を制御する
フリップフロップ（以下ＳＢＦと称する）２２を有して
いる。上記の様に構成されるＳ−１／Ｏについて、まず
外部装置から直列データが入力される場合、すなわち受
信状態の動作を説明する。
いま内部クロック装置１６からクロックが発生して、上
記ＥＳＩＯｌ４が“１゛にセットされるとＳ−１／０は
動作状態になる。すなわち、上記ＥＳＩＯＡｌ５の出力
Ｑから送られる信号゛１゛によつて、内部クロック装置
１６からクロックがゲート回路Ｇ１を介して、例えばシ
フトクロック回路１９へ送られ、シフトレジスタ１１に
シフトパルスφ，を供給する。このシフトパルスφｓと
上記シフトカウンタ２０によつて、例えばシフトパルス
が４パルス毎に１データの転送を繰返す。この様な基本
動作を行なうＳ−１／０において、上記ＲＭＦ２ｌが“
１゛にセットされると、入力データを受信するシフトレ
ジスタ１１から例えばシフトパルスφｓが４パルス目で
、受信データが上記バッファレジスタ１２へ転送され、
ＣＰＵにデータ読込み要求の信号が送られる。ＣＰＵは
この信号によつてバス１３を介してバッファレジスタ１
２からデータを読込み処理を行なう。Ｓ−１／０は上記
の様な動作を所定の回数繰返すことによつて、データを
受信するものであるが、もしシフトレジスタ１１からバ
ッファレジスタ１２へ受信データが転送されるとき、バ
ッファレジスタ１２にまだＣＰＵの読込みが終了してい
ない以前のデータが残つている場合、このデータは消去
されてしまうことになる。これを防ぐために上記ＳＢＦ
２２はバッファレジスタ１２にデータが入力された場合
、“１゛にセットされて、ゲート回路Ｇ２を介してシフ
トレジスタ１１へのシフトパルスφ，の供給を止め待機
状態となる動作をする。但しこのとき、例えば次のデー
タがシフトレジスタ１１へ入力されている途中で上記Ｓ
ＢＦ２２がセットされても、上記シフトカウンタ２０の
計数状態が３パルス目まではシフトパルスφ８はシフト
レジスタ１１へ供給される。そしてバッファレジスタ１
２のデータがＣＰＵに読込まれると同時に、上記ＳＢＦ
２２はリセット、すなわち４゜０゛３にセットされ再度
シフトレジスタ１１へシフトパルスφ，が供給される。
このとき、例えばシフトレジスタ１１に３ビットまで入
力されているデータの４ビット目が最初のシフトパルス
φｓで入力され、同時にバッファレジスタ１２へデータ
が転送される。この様な動作が行なわれるには図に示す
ようにＲＭＦ２ｌ、シフトカウンタ２０、およびＳＢＦ
２２からの信号によつてバッファレジスタ１２が制御さ
れる必要があり、そのためにゲート回路Ｇ３，Ｇ４が設
けられている。次に連続受信時においてＣＰＵがバッフ
ァレジスタ１２内のデータを読込み終了した時点で、そ
のデータが最終データであると判断した場合、ＣＰＵは
Ｓ−１／０にその判断した結果、例えばデータ受信停止
信号を送ることになる。しかしながらその時点では、す
でにシフトレジスタ１１からバッファレジスタ１２へ次
のブロックデータの最初のデータが転送されている可能
性がある。そのためＳ−１／０が最終データを受信完了
した後、直ちにＳ−１／０の動作を停止する必要かある
。Ｓ−１／０の動作を停止するには、上記ＥＳＩＯｌ４
をリセットしてゲート回路Ｇ１を閉じて、シフトクロッ
クの供給をストップすればよいが、最終データが完全に
受信されるシフトサイクル（例えば４パルス毎で１デー
タ）間はシフトクロック回路１９からシフトレジスタ１
１へシフトパルスφ，が供給される必要がある。従つて
上記ＥＳＩＯｌ４をリセットするタイミングには精度が
要求されるが、この発明ではその様な高精度のタイミン
グの必要をなくすために上記ＥＳＩＯＡｌ５が設けられ
ている。すなわちＥＳＩＯＡｌ５は通常ＥＳＩＯｌ４と
同様の動作をするが、ＥＳＩＯｌ４がセットからリセッ
トへ（“１゛から“６０゛へ）変化しても、ＥＳＩＯＡ
ｌ５は直ぐには変化せず、Ｓ一１／０の停止をもつて始
めて“０゛になる。すなわちＥＳＩＯｌ４がリセットさ
れても１データのシフトサイクル（例えば４パルス）間
は上記シフトカウンタ２０の制御によつてシフトレジス
タ１１へシフトパルスφｓが供給され、終了すると始め
てＥＳＩＯＡｌ５がリセットされる。上記の様なＥＳＩ
ＯＡｌ５の動作によつて、例えば最終データの前のデー
タがＣＰＵに読込まれた後、ＥＳＩＯｌ４を゜“１゛か
ら゜゜０゛へ変化させると、シフトパルスφｓが４パル
スの１データシフトサイクル完了後、すなわち最終デー
タをバッファレジスタ１２へ転送後ＣＰＵに読込み要求
の信号を送り、Ｓ−１／Ｏは停止する。
記ＥＳＩＯｌ４が“１゛にセットされるとＳ−１／０は
動作状態になる。すなわち、上記ＥＳＩＯＡｌ５の出力
Ｑから送られる信号゛１゛によつて、内部クロック装置
１６からクロックがゲート回路Ｇ１を介して、例えばシ
フトクロック回路１９へ送られ、シフトレジスタ１１に
シフトパルスφ，を供給する。このシフトパルスφｓと
上記シフトカウンタ２０によつて、例えばシフトパルス
が４パルス毎に１データの転送を繰返す。この様な基本
動作を行なうＳ−１／０において、上記ＲＭＦ２ｌが“
１゛にセットされると、入力データを受信するシフトレ
ジスタ１１から例えばシフトパルスφｓが４パルス目で
、受信データが上記バッファレジスタ１２へ転送され、
ＣＰＵにデータ読込み要求の信号が送られる。ＣＰＵは
この信号によつてバス１３を介してバッファレジスタ１
２からデータを読込み処理を行なう。Ｓ−１／０は上記
の様な動作を所定の回数繰返すことによつて、データを
受信するものであるが、もしシフトレジスタ１１からバ
ッファレジスタ１２へ受信データが転送されるとき、バ
ッファレジスタ１２にまだＣＰＵの読込みが終了してい
ない以前のデータが残つている場合、このデータは消去
されてしまうことになる。これを防ぐために上記ＳＢＦ
２２はバッファレジスタ１２にデータが入力された場合
、“１゛にセットされて、ゲート回路Ｇ２を介してシフ
トレジスタ１１へのシフトパルスφ，の供給を止め待機
状態となる動作をする。但しこのとき、例えば次のデー
タがシフトレジスタ１１へ入力されている途中で上記Ｓ
ＢＦ２２がセットされても、上記シフトカウンタ２０の
計数状態が３パルス目まではシフトパルスφ８はシフト
レジスタ１１へ供給される。そしてバッファレジスタ１
２のデータがＣＰＵに読込まれると同時に、上記ＳＢＦ
２２はリセット、すなわち４゜０゛３にセットされ再度
シフトレジスタ１１へシフトパルスφ，が供給される。
このとき、例えばシフトレジスタ１１に３ビットまで入
力されているデータの４ビット目が最初のシフトパルス
φｓで入力され、同時にバッファレジスタ１２へデータ
が転送される。この様な動作が行なわれるには図に示す
ようにＲＭＦ２ｌ、シフトカウンタ２０、およびＳＢＦ
２２からの信号によつてバッファレジスタ１２が制御さ
れる必要があり、そのためにゲート回路Ｇ３，Ｇ４が設
けられている。次に連続受信時においてＣＰＵがバッフ
ァレジスタ１２内のデータを読込み終了した時点で、そ
のデータが最終データであると判断した場合、ＣＰＵは
Ｓ−１／０にその判断した結果、例えばデータ受信停止
信号を送ることになる。しかしながらその時点では、す
でにシフトレジスタ１１からバッファレジスタ１２へ次
のブロックデータの最初のデータが転送されている可能
性がある。そのためＳ−１／０が最終データを受信完了
した後、直ちにＳ−１／０の動作を停止する必要かある
。Ｓ−１／０の動作を停止するには、上記ＥＳＩＯｌ４
をリセットしてゲート回路Ｇ１を閉じて、シフトクロッ
クの供給をストップすればよいが、最終データが完全に
受信されるシフトサイクル（例えば４パルス毎で１デー
タ）間はシフトクロック回路１９からシフトレジスタ１
１へシフトパルスφ，が供給される必要がある。従つて
上記ＥＳＩＯｌ４をリセットするタイミングには精度が
要求されるが、この発明ではその様な高精度のタイミン
グの必要をなくすために上記ＥＳＩＯＡｌ５が設けられ
ている。すなわちＥＳＩＯＡｌ５は通常ＥＳＩＯｌ４と
同様の動作をするが、ＥＳＩＯｌ４がセットからリセッ
トへ（“１゛から“６０゛へ）変化しても、ＥＳＩＯＡ
ｌ５は直ぐには変化せず、Ｓ一１／０の停止をもつて始
めて“０゛になる。すなわちＥＳＩＯｌ４がリセットさ
れても１データのシフトサイクル（例えば４パルス）間
は上記シフトカウンタ２０の制御によつてシフトレジス
タ１１へシフトパルスφｓが供給され、終了すると始め
てＥＳＩＯＡｌ５がリセットされる。上記の様なＥＳＩ
ＯＡｌ５の動作によつて、例えば最終データの前のデー
タがＣＰＵに読込まれた後、ＥＳＩＯｌ４を゜“１゛か
ら゜゜０゛へ変化させると、シフトパルスφｓが４パル
スの１データシフトサイクル完了後、すなわち最終デー
タをバッファレジスタ１２へ転送後ＣＰＵに読込み要求
の信号を送り、Ｓ−１／Ｏは停止する。
また最終データがすでにシフトレジスタ１１に入つてい
る場合には、データはバッファレジスタ１２へ転送され
ＣＰＵに読込み要求の信号を送り停止する。次にＳ−１
／０から外部装置へ直列データを送信する場合には、上
訃？ＳｌＯｌ４、ＥＳＩＯＡｌ５は“１゛にセットされ
、ＲＭＦ２ｌぱ゜０゛にセットされた状態で行なわれる
。まずＣＰＵ等からバス１３を介してバッファレジスタ
１２にデータがセットされる。このとき図に示すように
上記ＳＢＦ２２は“１゛にセットされ、ゲート回路Ｇ２
を介してシフトクロック回路１９に信号が送られるが、
上記ＲＭＦ２ｌぱ゜０゛にセットされているため、ゲー
ト回路Ｇ５を介して送られる信号によつてシフトレジス
タ１１へシフトパルスφｓが供給される。この様に前記
受信時にＳＢＦ２２が“Ｒ３にセットされるとシフトレ
ジスタ１１へのシフトパル゛スφｓが止められるが、送
信時には逆となる。そして最初のシフトパルスφ，でバ
ッファレジスタ１２からシフトレジスタ１１へデータが
転送されると同時にＣＰＵにデータセット要求の信号が
送られ、例えば４パルス目で外部装置への直列データ送
信を完了する。この様な動作が行なわれるには図に示す
ようにＳＢＦ２２、ＲＭＦ２ｌ、およびシフトカウンタ
２０からの信号によつてシフトレジスタ１１を制御する
必要があり、そのためにゲート回路Ｇ６が設けられてい
る。ノ 上記の様にＳ−１／０は所定の回数だけ送信を
繰返すものであるが、もしバッファレジスタ１２にデー
タがセットされない場合には、上記ＳＢＦ２２はリセッ
トされ、シフトレジスタ１１へのシフトパルスφｓの供
給は停止し、待機状態となる。
る場合には、データはバッファレジスタ１２へ転送され
ＣＰＵに読込み要求の信号を送り停止する。次にＳ−１
／０から外部装置へ直列データを送信する場合には、上
訃？ＳｌＯｌ４、ＥＳＩＯＡｌ５は“１゛にセットされ
、ＲＭＦ２ｌぱ゜０゛にセットされた状態で行なわれる
。まずＣＰＵ等からバス１３を介してバッファレジスタ
１２にデータがセットされる。このとき図に示すように
上記ＳＢＦ２２は“１゛にセットされ、ゲート回路Ｇ２
を介してシフトクロック回路１９に信号が送られるが、
上記ＲＭＦ２ｌぱ゜０゛にセットされているため、ゲー
ト回路Ｇ５を介して送られる信号によつてシフトレジス
タ１１へシフトパルスφｓが供給される。この様に前記
受信時にＳＢＦ２２が“Ｒ３にセットされるとシフトレ
ジスタ１１へのシフトパル゛スφｓが止められるが、送
信時には逆となる。そして最初のシフトパルスφ，でバ
ッファレジスタ１２からシフトレジスタ１１へデータが
転送されると同時にＣＰＵにデータセット要求の信号が
送られ、例えば４パルス目で外部装置への直列データ送
信を完了する。この様な動作が行なわれるには図に示す
ようにＳＢＦ２２、ＲＭＦ２ｌ、およびシフトカウンタ
２０からの信号によつてシフトレジスタ１１を制御する
必要があり、そのためにゲート回路Ｇ６が設けられてい
る。ノ 上記の様にＳ−１／０は所定の回数だけ送信を
繰返すものであるが、もしバッファレジスタ１２にデー
タがセットされない場合には、上記ＳＢＦ２２はリセッ
トされ、シフトレジスタ１１へのシフトパルスφｓの供
給は停止し、待機状態となる。
次に最終データがＣＰＵ等からバッファレジスタ１２に
セットされた場合、直ちに上畜旧ＳＩＯｌ４をリセット
“０゛にする。従つて受信時と同様にＥＳＩＯＡｌ５の
動作によつて最終データのシフトサイクル終了後、すな
わち最終データが完全に送信された後Ｓ−１／０は停止
する。また最終データをバッファレジスタ１２にセット
しないで、ＥＳｌＯｌ４を“６０゛にすると、Ｓ−１／
Ｏはその前のデータ送信完了をもつて停止する。上記の
様に、バッファレジスタ１２のデータの有無によつて、
上記ＳＢＦ２２を通してシフトレジスタ１１へのシフト
クロックを制御することにより必要なデータを消去させ
ることはない。
セットされた場合、直ちに上畜旧ＳＩＯｌ４をリセット
“０゛にする。従つて受信時と同様にＥＳＩＯＡｌ５の
動作によつて最終データのシフトサイクル終了後、すな
わち最終データが完全に送信された後Ｓ−１／０は停止
する。また最終データをバッファレジスタ１２にセット
しないで、ＥＳｌＯｌ４を“６０゛にすると、Ｓ−１／
Ｏはその前のデータ送信完了をもつて停止する。上記の
様に、バッファレジスタ１２のデータの有無によつて、
上記ＳＢＦ２２を通してシフトレジスタ１１へのシフト
クロックを制御することにより必要なデータを消去させ
ることはない。
また最終データの送受信のときに、ＥＳ■０Ａ１５の動
作によつて、難しいタイミングを要することなくＥＳＩ
Ｏｌ４をリセットするこにより不必要なデータの送受信
を防ぐことができる。なお、上記のＳ−１／Ｏに送受信
動作におけるク罎ンクは内部クロックに限ることなく、
外部クロックを用いた場合でも同様の効果を得ることが
できる。
作によつて、難しいタイミングを要することなくＥＳＩ
Ｏｌ４をリセットするこにより不必要なデータの送受信
を防ぐことができる。なお、上記のＳ−１／Ｏに送受信
動作におけるク罎ンクは内部クロックに限ることなく、
外部クロックを用いた場合でも同様の効果を得ることが
できる。
但しその場合には、図に示すようにＥＣＫＦｌ８を゜゜
１゛にセットして、ゲート回路Ｇ７を介してシフトクロ
ックＳＣをＳ−■／Ｏに供給することになる。さらに、
外部クロック装置１７からのクロックレートは受信時に
バツフアレジースタ１２のデータ処理がシフトレジスタ
１１からバッファレジスタ１２への転送に間に合う程度
であること、また送信時にバッファレジスタ１２へのデ
ータセットがバッファレジスタ１２からシフトレジスタ
１１への転送に間合う程度であることが必要である。以
上詳述した様に、この発明によれば直列データを送受信
するシフトレジスタとＣＰＵ間のデータ転送をバッファ
レジスタを介して行うことによつてマイクロコンピュー
タの直列データ処理効率を高め、しかも直列データ入出
力装置を動作させるシフトクロックを制御する手段によ
つて正確な直列データ送受信を行うことのできる入出力
制御方式を提供することができる。
１゛にセットして、ゲート回路Ｇ７を介してシフトクロ
ックＳＣをＳ−■／Ｏに供給することになる。さらに、
外部クロック装置１７からのクロックレートは受信時に
バツフアレジースタ１２のデータ処理がシフトレジスタ
１１からバッファレジスタ１２への転送に間に合う程度
であること、また送信時にバッファレジスタ１２へのデ
ータセットがバッファレジスタ１２からシフトレジスタ
１１への転送に間合う程度であることが必要である。以
上詳述した様に、この発明によれば直列データを送受信
するシフトレジスタとＣＰＵ間のデータ転送をバッファ
レジスタを介して行うことによつてマイクロコンピュー
タの直列データ処理効率を高め、しかも直列データ入出
力装置を動作させるシフトクロックを制御する手段によ
つて正確な直列データ送受信を行うことのできる入出力
制御方式を提供することができる。
【図面の簡単な説明】
図はこの発明の一実施例に係るマイクロコンピュータの
直列データ入出力装置の概略的構成図である。 １１・・・・・・シフトレジスタ、１２・・・・・・バ
ッファレジスタ、１３・・・・・・バス、１４，１５，
１８，２１，２２・・・・フリップフロップ、１６・・
・・・内部クロック装置、１７・・・・・外部クロック
装置、１９・・・・・・シフトクロック回路、２０・・
・・・シフトカウンタ、Ｇ１〜Ｇ７・・・・・・ゲート
回路。
直列データ入出力装置の概略的構成図である。 １１・・・・・・シフトレジスタ、１２・・・・・・バ
ッファレジスタ、１３・・・・・・バス、１４，１５，
１８，２１，２２・・・・フリップフロップ、１６・・
・・・内部クロック装置、１７・・・・・外部クロック
装置、１９・・・・・・シフトクロック回路、２０・・
・・・シフトカウンタ、Ｇ１〜Ｇ７・・・・・・ゲート
回路。
Claims (1)
- １ 直列データを受信および送信するシフトレジスタと
、このシフトレジスタまたはデータ処理装置から入力さ
れるデータを保持するバッファレジスタとを具備し、上
記バッファレジスタのデータの有無によつて上記シフト
レジスタの送受信を制御する手段と、送受信される最終
データが上記バッファレジスタまたはシフトレジスタに
転送されると上記シフトレジスタの送受信を制御する手
段とによつて、直列データの入出力を制御することを特
徴とする入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14790980A JPS6058482B2 (ja) | 1980-10-22 | 1980-10-22 | 入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14790980A JPS6058482B2 (ja) | 1980-10-22 | 1980-10-22 | 入出力制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5771004A JPS5771004A (en) | 1982-05-01 |
| JPS6058482B2 true JPS6058482B2 (ja) | 1985-12-20 |
Family
ID=15440853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14790980A Expired JPS6058482B2 (ja) | 1980-10-22 | 1980-10-22 | 入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058482B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241150A (ja) * | 1984-05-16 | 1985-11-30 | Fanuc Ltd | デ−タ転送装置 |
-
1980
- 1980-10-22 JP JP14790980A patent/JPS6058482B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5771004A (en) | 1982-05-01 |
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