JPS63184859A

JPS63184859A - 共有メモリ転送装置

Info

Publication number: JPS63184859A
Application number: JP1600787A
Authority: JP
Inventors: Takashi Nakamura; 孝志中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-01-28
Filing date: 1987-01-28
Publication date: 1988-07-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、中央処理装置と共有メモリ間でデータ転送を
行なうための共有メモリ転送装置に関する。

（従来の技術）複数のＣＰＵで１つのメモリを共有する複合計算機シス
テムにおける従来の共有メモリ転送装置の構成を第４図
に示す。

２台の計算機システムＬＡ、ＩＢは、アドレスバス２お
よびデータバス３により、１つの共有メモリ４に接続さ
れる。

計算機システムＩＡは、アドレスバス２およびデータバ
ス３により相互に接続されるＣＰＵ５、ローカルメモリ
６、ｌ１０（データ入出力部）７よりなっている。

以上の構成で、計算機システムＩＡより共有メモリ４に
データを送信するときは、まず、ｃｐｕｓよリメモリセ
レクト信号ａを出力する。共有メモリ４はこのメモリセ
レクト信号ａを入力して受信状態となる。受信状態とな
った共有メモリ４は、　ＣＰＵ５よりアドレスバス２を
介して入力する共有アドレスデータｂの示すアドレスに
、ローカルメモリ６あるいは工１０７よりデータバス３
を介して入力する共有メモリデータＣを記憶する。受信
が完了すると。

共有メモリ４は転送完了信号ｄを出力しＣＰＵ５に転送
完了を知らせる。これにより、転送処理は終了し。

ＣＰＵ５は再び転送以外の処理を実行することになる。

また、計算機システムＩＡが共有メモリ４より共有メモ
リデータＣを受信するときも前述した送信時とほぼ同様
な方法でデータ転送が行なわれる。

（発明が解決しようとする問題点）しかしながら、従来の共有メモリ転送装置では、２台の
計算機システムＩＡ、ＩＢが共有メモリ４に。

同時にメモリセレクト信号ａおよびａ′を出力して。

データ転送を要求することがある。このとき、共有メモ
リ４ではバス調停が行なわれ、メモリセレクト信号ａあ
るいはａ′のうち微かでも速く入力した方に優先権を持
たせ、遅れた方を待機状態としてしまう、このとき、遅
れた方は他方のデータ転送処理が終了するまでの間、　
ｃｐｕの処理が停止し・て他の処理が行なえず、処理効
率が低下して計算機システムとしての処理速度が遅くな
るという問題点があった。

そこで本発明は、複数の計算機システムと相互に共有す
る共有メモリ間でデータ転送を行なう上で、共有メモリ
のパス調停により優先権を失ないデータ転送時間が遅延
してもＣＰＵの処理が停止せず、処理効率の良い共有メ
モリ転送装置を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明は、送信データを保存する送信ＦＩＦＯと。

受信データを保存する受信ＦＩＦＯと、転送データの先
頭アドレスを設定するためのレジスタと、転送するデー
タ数をカウントするためのカウンタと、これらレジスタ
およびカウンタの出力を加算し。

共有メモリのアドレスを計算する加算器と、　ｃｐｕよ
り送信開始あるいは受信開始信号を入力したとき、送信
ＦＩＦＯあるいは受信ＦＩＦＯと共有メモリ間のデータ
転送を実行する制御部を設け、計算機システムと共有メ
モリ間のデータの転送処理をＣＰＵのかわりにこの制御
部に行なわせるものである。

（作用）これにより、ＣＰＵは同じ計算機システム内の送信ＦＩ
ＦＯあるいは受信ＦＩＦＯに対してデータの転送処理を
行なえばよく、共有メモリとの転送処理から解放される
。従って、ｃｐｕの処理が停止することがなくなり、計
算機システムとしての処理効率が向上し、処理速度を速
めることができる。

（実施例）本発明の一実施例による共有メモリ転送装置を用いた複
合計算機システムの構成を第１図に示し、第４図と同一
のものには同一番号を付し説明は省略する。

計算機システムＩＡ内には共有メモリ転送装置［Ｂが設
けられている。この共有メモリ転送装置１８は、送信デ
ータを保存するための送信ＦＩＦＯ９，受信データを保
存するための受信ＦＩＦＯＩＯ１転送データの先頭アド
レス設定用のレジスタ１１．転送データ数をカウントす
るためのカウンタ１２、レジスタ１１およびカウンタ１
２の出力を加算して共有メモリ４の共有メモリアドレス
ｂを出力する加算器１３およびＣＰＵ５より送信開始信
号ｅあるいは受信用開始信号ｆを入力し、送信ＦＩＦＯ
９あるいは受信ＦＩＦＯＩＯと共有メモリ４との間の転
送処理を実行する制御部１４よりなる。

以上のような構成で、計算機システムＩＡと共有メモリ
４の間のデータ転送について第２図および第３図を参照
しながら説明する。尚１本実施例では送信ＦＩＦＯ９，
受信ＦＩＦＯＩＯおよび共有メモリ４間の１回の転送デ
ータを１ワード（３２ビツト）とし、共有メモリ４のデ
ータ幅を１６ビツトとする。従って、カウンタ１２は共
有メモリ４からの転送完了信号ｄにより２ずつ増加する
ものとする。また、第２図および第３図のタイミングチ
ャートは一律正論理で示しである。

さて、計算機システムＩＡ内のローカルメモリ６から共
有メモリ４へデータ転送を行なう時、　ＣＰＵ５は、デ
ータバス３を経由して、レジスタ１１に共有メモリ４へ
書き込むべきデータの先頭アドレスを設定し、カウンタ
１２には初期値０を設定し、カウンタ１２を介して制御
部１４には転送ワード数ｎを設定し、送信ＦＩＦＯ９に
は転送すべきローカルメモリ６の先頭アドレスのデータ
から順次送信するデータを設定する。このとき、ローカ
ルメモリ６から送信ＦＩＦＯ９へのデータ転送は、同じ
計算機システム１＾内で行なわれるため、計算機システ
ムＩＡと共有メモリ４間特有のバス調停による時間遅れ
はまったく生じない。

これら設定が終了した後、ＣＰＵ５は共有メモリ転送袋
！！！８に対し、第２図に示すように送信開始信号ｅを
出力し、ＣＰＵ５自身は他の処理へ移行する。共有メモ
リ転送装置８内の制御部１４は、送信開始信号ｅを入力
し、共有メモリ４ヘメモリセレクト信号ａおよび書き込
み許可信号ｇを出力する。また、同時に送信完了ステー
タスｈをＬレベルとする。メモリセレクト信号ａは加算
器１３を出力イネーブル状態とし、また、書き込み許可
信号ｇは送信ＦＩＦＯ９を出力イネーブル状態とする。

カウンタ１２の初期値は零となっており、加算器１３は
、最初レジスタ１１の値をそのまま出力する。これによ
り、共有メモ１月内のアドレスが指定され、送信ＦＩＦ
Ｏ９ｆｉの１ワード３２ビツトのデータが共有メモリデ
ータＣとなって共有メモリ４に送られ、１６ビツトづつ
２つのアドレスに記憶される。

１ワードの転送が終了すると、共有メモリ４は転送完了
信号ｄを出力する。制御部１４はこの転送完了信号ｄを
入力すると、一旦メモリセレクト信号ａおよび書き込み
許可信号ｇをＬレベルにする。メモリセレクト信号ａが
Ｌレベルとなっている間に他の計算機システムＩＢより
共有メモリ４にメモリセレクト信号ａ′が出力されてい
れば、共有メモリ４は今度は計算機システムＩＢを優先
し、計算機システムＩＢの処理を行なう。

一方、１ワードの転送データが書き込まれたとき、共有
メモリ４より出力された転送完了信号ｄはカウンタ１２
の値を２つ増加しており、また送信ＦＩＦＯ９の内部フ
リップフロップを１段進めている。

計算機システムＩＢよりメモリセレクト信号ａ′が出力
されていなければ、再びメモリセレクト信号ａおよび書
き込み許可信号ｇをＨレベルとして計算機システムＩＡ
が優先される。共有メモリ転送袋！８は再び上記手順を
繰り返し１次の１ワードのデータ転送を行なう。

このようにして１次々とデータを転送している間、あら
かじめｃｐｕｓよりカウンタ１２を介して転送ワード数
ｎを設定された制御部１４はインクリメント回数ｉをモ
ニタしている。転送ワード数がｎとなり、共有メモリ４
からｎ回目の転送完了信号ｄが出力された時点で、イン
クリメント回数ｉをモニタしている制御部１４はメモリ
セレクト信号ａおよび書き込み許可信号ｇをＬレベルに
すると共に、　ｃｐｕｓへの送信完了ステータスｈをＨ
レベルにして連ａｔ送を終了する。

これにより、ＣＰＬＩ５は次の連続転送が可能かどうか
を知ることができる。

受信時もほぼ同様で、レジスタ１１．カウンタ１２゜制
御部１４へのデータ設定終了後、第３図に示すように、
　ＣＰＬＩ５は受信用開始信号ｆを出力したのち、他の
処理へ移行する。共有メモリ転送袋［８内の制御部１４
は、受信開始信号ｆを受信後、共有メモリ４に対し、メ
モリセレクト信号ａおよび読み出し許可信号ｊを出力す
る。加算器１３は書き込み時と同様に、メモリセレクト
信号ａにより出力イネーブル状態となり共有メモリアド
レスｂを出力する。

一方、共有メモリデータＣがバス上に安定したデータと
して出力されるようになったら、共有メモリ４は転送完
了信号ｄを出力する。受信ＰＩＦＯＩＯは転送完了信号
ｄに同期して共有メモリデータＣをラッチする。また、
同時に転送完了信号ｄはカウンタ１２の値を２つ増加す
る。制御部１４は、インクリメント回数りのモニタによ
り、転送ワード数がｎとなり。

共有メモリ４からｎ回目の転送完了信号ｄが出力された
時点で、メモリセレクト信号ａおよび読み出し許可信号
ｊの出力をＬレベルにし連続転送を終了する。また、制
御部１４はｃｐｕｓに対し、受信完了割込みｋを出力し
、共有メモリ転送袋［８の受信が終了したことを知らせ
る。　ＣＰＵ５は、その後必要なと　　　゛きに受信Ｆ
ＩＦＯＩＯよりデータを読み出し、データバス３を介し
てローカルメモリ６へデータ転送を行なう。

尚、受信時の各ワード毎の転送において、共有メモリ４
より転送完了信号ｄが出力されたとき、メモリセレクト
信号ａは一旦Ｌレベルとなる。この間に他の計算機シス
テム１Ｂよりメモリセレクト信号ａ′が出力されていれ
ばそちらが優先されるのは書き込み時と同様である。

以上のように本実施例によれば、共有メモリ４のバス調
停が行なわれても、　ＣＰＵ５の処理を停止することな
く、計算機システムＩＡと共有メモリ４と〜の間の連続
転送を連帯なく行なうことができる。

［発明の効果］以上説明したように本発明によれば、計算機システムと
共有メモリ間でデータ連続転送を行なう上で、バス調停
によるデータ転送時間の遅延があっても、ＣＰＵの処理
の停滞のない複合計算機システムを構築することができ
、システムパフォーマンスの高い共有メモリ転送装置が
得られる。

【図面の簡単な説明】

第１図は本発明の一実施例による共有メモリ転送装置を
用いた複合計算機システムの構成図。第２図は第１図の共有メモリ転送装置と共有メモリ間の
データ書き込みタイミング説明図、第３図は同じくデー
タ読み込みタイミング説明図、第４図は従来の複合計算
機システムの構成図である。ＩＡ、ＩＢ・・・計算機システム、２・・・アドレスバ
ス。３・・・データバス、４・・・共有メモリ、５・・・ｃ
ｐｕ。６・・・　ローカルメモリ、７・・・Ｉｌｏ、８・・・
共有メモリ転送装置、９・・・送信ＦＩＦＯ，啼・・・
受信ＦＩＦＯ。１１・・・レジスタ、１２・・・カウンタ、１３・・・
加算器。１４・・・制御部。（７３１７）　　代理人　弁理士　則　近　　憲　佑（
８１０５）　　　同　　王侯　弘文第１図日１間１−− 第２図第３図

Claims

【特許請求の範囲】

個々に中央処理装置を備えた複数の計算機システムと共
有メモリとの間のデータ転送を行なうための共有メモリ
転送装置において、転送データの先頭アドレスを設定す
るためのレジスタと、転送するデータ数をカウントする
ためのカウンタと、前記レジスタとカウンタからの出力
を加算し、共有メモリのアドレスを算出する加算器と、
計算機システムから共有メモリへの送信データを一時保
存するための送信ＦＩＦＯと、共有メモリからの受信デ
ータを一時保存するための受信ＦＩＦＯと、これら各機
器を制御し、送信ＦＩＦＯあるいは受信ＦＩＦＯと共有
メモリ間のデータ転送を制御する制御部を各計算機シス
テムに備えていることを特徴とする共有メモリ転送装置
。