JP2821552B2 - ２経路データ転送装置 - Google Patents

２経路データ転送装置

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Description

【発明の詳細な説明】 （産業上の利用分野） ２経路データ転送装置（＝ハンドシェイクポート）
は、一方向又は二方向データ転送が、共通システムクロ
ックに同期して実行されない場合、及び／又は継続しな
い場合に、相互通信データ・処理装置のデータインター
フェースに用いられる。
（従来の技術、及び発明が解決しようとする課題） 前述のようなポートの重要な機能はハンドシェーキン
グプロトコル（handshaking protocol）の取扱いであ
り、ハンドシェーキングプロトコルは、送信器において
でデータが実際に使用可能なときにのみ、及び受信器に
おいては実際に受信準備が完了したときにのみ送信され
ることが保証される。更に複雑なシステムでは、これら
の条件が常に達成されるとは限らない。例えば、システ
ムクロックは遅延差のために比較的位相ずれを生じるこ
とがあり、このため正確なデータ転送が保証されない。
システムクロックの周波数が高いほど、遅延差は決定的
なものとなる。
より複雑なシステムにおける他の問題は、データワー
ドがいつ実際に利用可能なのか、即座に判断（概算）す
るのが既に不可能であることである。例えばこれは、内
部遅延、及びデータ処理回路の処理時間に依存してお
り、パイプラインを用いて並列処理が実行される場合、
このデータ処理時間を判断するのは更に困難である。
“ワープロコンピュータ：その構造、導入、及び性
能”（The Warp Computer:Archirecture,Implementatio
n,and Performance",published in “IEEE Transaction
s on Computers",Vol.C−36,No.12,December 1987,page
1523 to1538）において、大規模コンピュータが説明さ
れ、ボードを挿入することによって導入できるそのプロ
セッサモジュールはハンドシェーキングプロトコルによ
ってデータを交換する。各プロセッサモジュール間の通
信は待ち行列を介して行われる。待ち行列（＝ファスト
インファストアウト＝FIFOメモリ）が満杯又は空のと
き、送信及び受信モジュールは各々、待ち行列を介して
再びデータ転送が可能となるまでストップ信号によって
ブロックされる。なぜならば、スロットは新しいデータ
について、又は新しいデータが利用できるように設計さ
れるからである。このようなデータ・駆動データ転送装
置は、そのような複数のインターフェースがデータ処理
に関与している場合、非常に有効である。従ってプログ
ラマに対しては、全てのデータ処理が“透明”になる。
従って、この発明の目的は特許請求の範囲にあるよう
に、データソース（data source）とそのデータソース
と非同期に動作するデータシンク（data sink）の間の
データインターフェースに用いる２経路データ転送装置
を提供することである。
（課題を解決するための手段と作用） この発明の２経路データ転送装置において、データソ
ースはデータ転送に１クロック周期のみを必要とし、デ
ータ転送は任意のクロック数に延長することができ、特
にプログラムの変更によって２クロックに延長すること
ができ、又、データソースは不均一なデータの発生及び
データ受信レート（rates）で送信されたデータをバッ
ファする（buffering）手段を含み、データソースの動
作はバッファが満杯のときインタラプトされ（interrup
ted）、バッファが空のときはデータシンクの動作はイ
ンタラプトされる。
（実施例及び効果） 本発明及び本発明の他の利点が図面を参照してこれよ
り詳細に説明される。第１図に示される２経路データ転
送装置（＝ハンドルシェークポート）は、２つのデータ
交換セルを含む、第１セルz1はデータ転送を実行し、第
２セルz2はデータの受信を実行する。第１及び第２セル
z1、z2の実際の信号処理回路は、データソースdqとし
て、及びデータシンクdsとして各々結合される。データ
ソースdqによって転送されたデータは送信器バッファ
（buffer）f1にバッファされ、送信器バッファf1は少な
くとも第１バッファレジスタr1及び第２バッファレジス
タr2を有し、又必要であれば所定数の追加バッファレジ
スタriを有する。従って、送信機バッファはFIFOメモリ
（ファストインファストアウトメモリ）である。FIFOメ
モリにはゲート／バッファ回路tpが続き、ゲート／バッ
ファ回路tpは送信されるデータ、即ちデータdatのドラ
イバ回路として機能する。
受信機側で送信器バッファf1に対応する装置は受信機
バッファf2であり、受信機バッファf2は又はFIFOメモリ
として構成される。送信側の単一バッファf1、又は受信
側の単一バッファf2によって、データシンクds又はデー
タソースdqは異なるデータ受信レート（rate）、又はデ
ータ発生レートを短時間の間、各々有することができ
る。補償期間が長いほど、送信側又は受信側の利用でき
るバッファレジスタの数は大きくなければならない。後
に示されるように、ハンドシェーキプロトコルの実行フ
ェーズ（execution phases）はデータソースdqを十分短
時間に不活性にすることができず、従って発生したデー
タはバッファされなければならないので、送信側は少な
くとも２つのバッファレジスタを必要とする。
データ転送は送信器及び受信器のシーケンシャル回路
su1,su2によって制御され、シーケンシャル回路su1,su2
はハンドシェーキングプロトコルを用いてデータ転送を
実行する。データソースdqがライト信号wrを送信器シー
ケンシャル回路su1に送信し、それがデータワードを送
信ポートに書き込む必要があることを示すとき、送信器
シーケンシャル回路su1は送信器バッファf1が入力可能
かどうかチェックする。即ち、空のバッファレジスタが
あるかどうか、又は全てのバッファレジスタが満杯かど
うかをチェックする。この情報に関して送信機バッファ
f1は３つのステータス信号を供給する。即ち、 1.全てのバッファレジスタが満杯のとき、第１ステータ
スフル（status full）信号 v1; 2.1つを除き全てのバッファレジスタが満杯のとき、第
２ステータスフル信号 v2; 3.全てのバッファレジスタが空のとき、ステータスエン
プティ（empty）信号 e: これらのステータス信号によって、次に示す送信器バッ
ファf1の占有レベルが提供される。
同様に、受信器バッファf2は次に示す３つの信号を供給
する。
1.全てのバッファレジスタが空のとき、第１ステータス
エンプティ信号 e1; 2.1つを除き全てのバッファレジスタが空のとき、第２
ステータスエンプティ信号 e2、及び、 3.全てのバッファレジスタが満杯のとき、ステータスフ
ル信号 ｖ。
データシンクdsからのリード信号は、データワードda
tがポートから読まれることを、受信器シーケンシャル
回路su2に示す。受信器バッファf2内のデータワードの
利用可能性又は不可性能は、前述の３つのステータス信
号e1、e2、ｖによって信号送信される。
２つのシーケンシャル回路su1、su2のハンドシェーキ
ングプロトコルに関するタイミング図が第２図に示され
る。ハンドシェーキングプロトコルは時刻１にリクエス
ト信号reqによって開始し、この信号は受信器シーケン
シャル回路su2にデータワードdatが送信されたことを示
す。このデータワードの受信は時刻２にアクノリッジ信
号ackを設定することによって、送信器シーケンシャル
回路su1に示される。送信器シーケンシャル回路su1にお
いては、アクノリッジ信号ackによって、リクエスト信
号reqが時刻３においてリセットされる。受信器シーケ
ンシャル回路では、このリクエストによってアクノリッ
ジ信号は時刻４においてキャンセルされる。第２図にお
いて、送信されるデータdatは即座には受信されず、１
クロックだけ遅れて受信されることが、時刻５において
想定される。従ってアクノリッジ信号は１クロック周期
だけ遅れて、時刻６に設定される。ハンドシェーキング
プロトコルの残りの部分は、時刻７及び８において遅延
なしに実行される。そのときにのみ新しいデータ転送サ
イクルが開始する。
この動作シーケンスを実行することによって、ハンド
シェーキングプロトコルの実行時間に関係なく、正確な
データ転送が保証される。各回路を適切に設計すること
によって、ハンドシェーキングプロトコルは極めて高い
クロックレート（clock rate）であっても、１クロック
周期以内に容易に実行することができる。しかし、それ
らは例えば初期化フェーズ及び実行フェーズを含んでい
るために、制御シーケンスが１クロック以上の周期を必
要とする場合、セル制御に関する問題が生じる。それら
は後方及び前方ストップ信号st1、st2を含み、それら信
号はステータス信号に依存する。なぜならば、ステータ
ス信号の設定は、それら信号の値を判断するクロック周
期とは異なるクロック周期に行われるからである。それ
は例えば次のような場合である。即ち、アクノリッジ信
号ackが受信器シーケンシャル回路su2によってリセット
されないため、及びアクノリッジ信号のリセットとデー
タソースdqの不活性化の間に、回路による潜伏期間があ
るために、データソースdqが不活性されなければならな
いとき、データソースdqは更に１又は２クロックの周期
の間、動作を続ける。その場合、データソースdqによっ
て依然発生しているデータは、送信側のバッファレジス
タにバッファされなければならず、アクノリッジ信号ac
kがリセットされてたときにのみ、放出されなければな
らない。それらバッファレジスタの占有レベルを示すス
テータス信号は、データソースの活性化が同数のクロッ
ク周期を必要とする場合、データソースdqを不活性化す
る必要はない。
２つのリードステートメントreが直接に連続する一
方、１つのデータワードのみが受信器バッファf2で利用
できる場合も同様である。ここで第２リードステートメ
ントは設定されないステータスエンプティ信号を発見
し、受信器バッファf2が１個のデータワードを含むと仮
定することがあるが、それはすでに前述の場合ではな
い。
同様な動作は２つのライトステートメントwrが互いに
直接連続するとき、送信器シーケンシャル回路su1にお
いても行われ、シーケンシャル回路su1は４第１ライト
ステートメントで１つのレジスタのみが送信器バッファ
f1内で利用できるとき、送信器バッファf1が満杯である
ことを非常に遅れて認識する。送信器シーケンシャル回
路su1からの後方セルストップ信号によるデータソースd
qの不活性化は、従って１クロック遅れるようになり、
それによってデータソースdqの１データワードは、メモ
リが満杯であるために失われる。
受信器シーケンシャル回路su2からの前方セルストッ
プ信号st2によるデータシンクdsの不活性化も又、１ク
ロック遅れるようになり、それによってデータシンクds
は空のバッファf2を読む。
この発明はこれらの対策として、送信器及び受信器バ
ッファf1、f2は追加ステータス信号、即ち第２ステータ
スフル信号v2及び第２ステータスエンプティ信号e2によ
って各々堅実にモニタされる。このようにして、例外的
に長い制御シーケンスの初期化が予め設定される。衝突
の原因となるクリティカルな制御ステートメントの代わ
りに、短い制御ステートメントが実行される場合、この
初期化の中止は勿論いかなる遅延も生じてはならない。
これを説明するために、第３図はリードステートメン
トreの実行サイクルを示すフローチャートである。長方
形はステートメントが実行されていることを示し、これ
はクロックc12のcoフェーズに実行される。六角形はci
フェーズの間に関連する条件と伴に読まれるステートメ
ントを示す。実行は次のcoフェーズの間に行われる。こ
れらの条件はフローチャートのyes/no判断によって示さ
れる。これら条件信号の設定はクロックc12のciフェー
ズの間に行われる。
フローチャートは、ここで“スタート”と呼ばれる任
意のステートメントの実行によって、coフェーズの時刻
１に開始される。時刻２、即ちciフェーズの間、次のプ
ログラムステートメント及び条件としての第１ステータ
スエンプティ信号e1がロード（load）される。このステ
ートメントがリードステートメントreではないとき、通
常のステートメントの中の一つが実行される。これはス
タートステートメントの入力に向かう矢印によって示さ
れる。ステートメントがリードステートメントreのと
き、動作シーケンスは第１ステータスエンプティ信号e1
のステートに依存する。この信号が“0"即ち設定されて
いないとき、リードステートメントreは次のcoフェーズ
の間に実行される。これはフローチャートのリードブロ
ックfreによって示され、時刻３に実行される。
第１ステータスエンプティ信号e1が“1"に設定される
ことによって示されるように、受信器バッファf2が空で
あれば、データシンクds内の信号処理は停止される。こ
れはフロオーチャートのブロック“ストップ”によって
示され、前方セルストップ信号st2を伴う。このステー
トが開始されたとき、coフェーズ中のデータシンクds内
のデータ処理のステートは“凍結”のままである。この
凍結は受信器バッファf2からの第１ステータスエンプテ
ィ信号e1がリセットされるまで、即ちステート“0"を仮
定するまで維持される。第１ステータスエンプティ信号
e1に依存して、新しい待ちループ又はリードステートメ
ントの実行はciフェーズの間に開始される。第１ステー
タスエンプティ信号e1が設定されていないとき、矢印は
従って時刻３に、リードブロックfreを指す。
このリードステートメントreの実行freは次のステー
トメントに関して、次に示す準備を開始する。第２ステ
ータスエンプティ信号e2は受信器バッファf2から受信器
シーケンシャル回路２に転送され、シーケンシャル回路
su2内では次に示す条件機能が導入される。
1.次のステートメントがリードステートメントreではな
い場合、このステートメントは実行され、これはフロー
チャートのスタートブロックに戻る部分によって示され
る。
2.次のステートメントがリードステートメントreの場
合、第２ステータスエンプティ信号e2が設定されていな
いとき、即ち信号e2が“0"のときのみ、それは実行され
る。他の場合、即ち第２ステータスエンプティ信号e2が
設定されたとき、前方セルストップ信号st2が、次のリ
ードステートメントの代わりに実行される。これはスト
ップブロックの入力に向かう矢印によって示される。co
フェーズの時刻５において第２リードステートメントre
を実行する代わりに、現在のデータステートは凍結す
る。
次のciフェーズ、即ち時刻６において、更に次のプロ
グラムの実行が第１ステータスエンプティ信号e1によっ
てのみ決定される。ステータスエンプティ信号e1が設定
されているとき、他の待ちループが実行される。信号e1
が設定されてないとき、リードステータスが実行され
る。
第２のリードステートメントには直接他のリードステ
ートメントが続くので、設定されていない第２ステータ
スエンプティ信号によって、スタートブロックではなく
リードブロックfreに帰還する。リードステートメント
が１つ以上続く限り、及び受信器バッファf2が少なくと
も２つのデータワードを含む限り、このループは終わら
ない。
送信側の連続するライト指示のモニタリング（monito
ring）は受信側の連続するリード指示のモニタリングに
一致する。ライトステートメントの実行サイクルを示す
フローチャートが第４図に示される。第３図のフローチ
ャートに対応するので詳細は示されていない。次の部分
が互いに対応する。即ち、リードステートメントreとラ
イトステートメントwr、第１ステータスエンプティ信号
e1と第１ステータスフル信号v2、リードステートメント
reの実行freとライトステートメントwrの実行fwr、及び
前方セルストップ信号st2と後方セルストップ信号st1。
第４図のフローチャートの基本的特徴は次の事実によ
って構成される。即ちライトステートメントwrが直接互
いに続く場合、第２ステータスフル信号v2が、第１ライ
トステートメントwrの実行fwr中であることを示すと
き、少なくとも１つの待ちループが挿入され、送信器バ
ッファf1内でただ１つのレジスタがデータを受信でき
る。送信器バッファf1内で更に他のエンプティロケーシ
ョンが利用できるとき、連続するライトステートメント
wrによって、ライトブロックfwrに帰還し、ライトブロ
ックfwrはcoフェーズの間にライトステートメントwrを
実行する。
第２図において、データ転送が単一クロック周期の間
に実行される通常の場合が時刻１と時刻４の間に示され
る。時刻５から時刻８への次のデータ転送は長い時間を
要する。なぜならば、データは後の時刻６において受信
され、受信器バッファf2は満杯だからである。このデー
タ転送の延長は意図されたものではない。
チップ領域を越えるデータ交換に役立つデータインタ
ーフェースの場合、高いクロックレートでデータ転送を
単一クロック内に実行するのは極めて難しい。このよう
なインターフェースを介したデータ転送レートを前記デ
ータ転送の半分又はそれ以上に慎重に減少することが、
プログラムの設計に考慮されなければならない。これを
達成するには２つの方法がある。
1.ポートをアクセスする２つの連続リードステートメン
トreの間に少なくとも１つのノップ命令（＝ノーオペレ
ーション）を挿入する。又は、 2.送信側でハンドシェークポートが、ライトステートメ
ントwrを介して、クロックレートの高々1/2のレートで
駆動される。
送信側及び受信側で半分のクロックレートが平均デー
タ転送レートに参照されることによって更に改善するこ
とができる。その場合、ライト及びリードステートメン
トの直接的連続がある時間内に許容される。しかし、バ
ッファリング（buffering）は送信器又は受信器バッフ
ァf1、f2内の他のバッファレジスタreによって影響され
る。送信器バッファf1内の他のバッファレジスタriの所
定数は、ポートに対する連続ライトステートメントwrの
数に少なくとも一致する。
このような２経路データ転送装置の動作は、従って２
つのクロックc11、c12の位相又は周波数には関係なく保
証される。単一クロック周期では十分でない場合、特に
データ転送がチップ領域を越えて行われるとき、データ
転送の一時的範囲は、前述のステップによって任意に延
長される。データの十分なバッファリング及び各ポート
に対する減少した平均ライトレート及びリードレートの
みが必要となる。
このような２経路データ転送装置は、複数のセルを含
むデータ駆動アレイプロセッサ（data−driven array p
rocessor）に特に有効である。このデータ駆動アレイプ
ロセッサはそれらに隣接するセルと、又はチップ領域を
越えて、データを交換する。リアルタイム処理、特にビ
デオ信号処理を実行するようなアレイプロセッサは、例
えば125MHzまでの非常に高いクロックレートを必要とす
る。この発明による２経路データ転送装置によって大き
な処理深さ（processing depth）のデータ転送を実行で
きる。例えば12ビットバイナリ数による３アドレス命令
を単一クロック周期内で実行できる。同時に行われたヨ
ーロッパ特許出願（ITT case:U.Schmidt et al 1−２）
参照。このモノリシック（monolithic）集積アレイプロ
セッサはMIMD原則（MIMD＝多重命令、多重データストリ
ーム:multiple−instructins,multipled−data−strea
m）に従って動作するので、様々のタスク（tasks）に広
く用いることができる。従って各セルがどれ程長く待ち
ステートにいなければならないかは予想できない。それ
らのデータソースdq及びデータシンクdsは従って静的又
は見掛け上静的な副回路とて設計され、任意な持続時間
のセルストップのとき、それら回路は各データステート
を維持する。ここで使用される“見掛け上の静的回路”
はダイナミック副回路を含み、ダイナミック副回路はリ
フレッシュサイクルを介して任意の持続時間の間、各ス
テートを維持する。
従ってデータ交換セルz1、z2にこのような静的又は見
掛上の静的回路を使用することは、どのくらい待ちステ
ートが持続するか予想できないとき、回路が複雑になる
のを防ぎ常に有効である。
第５図はこの発明によるバッファを使用したFIFOメモ
リの一実施例を示すブロック図である。図において、通
常のステータスエンプティ信号ｅ、e1又はステータスフ
ル信号ｖ、v1を供給する他に、第２ステータスエンプテ
ィ信号e2又は第２ステータスフル信号v2が考慮される。
これら全てのステータス信号は適切なデータメモリfiの
占有レベルに関係しており、データメモリfiは、例えば
前述したように８個の12ビットデータワードを保持する
ことができる。書き込まれるデータdiは、入力アンプiv
を介して供給され、読み出されるデータdoは出力アンプ
ovを介して読み出される。
データメモリfiの動作は次の通りである。
ライト信号wsによって制御されるライトポインタpwは
ライトアドレスを示し、このライトアドレスにデータワ
ードdiが書き込まれる。次のライト信号wsはライトアド
レスを１つインクリメントする。これはライトポインタ
pwが最初のアドレスに戻るまで続く。
同様に、リード信号rsはリードポインタprを介してリ
ードアドレスを決定する。２個のポインタの出力は８個
の中の１コードであり、８個のANDゲートによってライ
ト、リード、及びクロック信号に結合される。ライトポ
インタpwに関連する８個のANDゲートの中で、及びリー
ドポインタprに関連する８個のANDゲートの中で、第8AN
Dゲートuw8、及び第1ANDライトゲートur1のみが第５図
に示される。
リード信号wsは又、４ビットバイナリカウンタcbのカ
ウントアップ入力aufを制御し、バイナリカウンタcbの
カウントダウン入力abは、リード信号rsによってクロッ
ク入力される。ここで、第５図の左に示される表によれ
ばカウンタcbは、リード信号rs又はライト信号wsが供給
されたときにのみ、インクリメント又はデクリメントさ
れる。他の全ての場合、カウント値は保持される。初期
状態のとき、カウンタcb及び２つのポインタpw、prの全
てのビットは０に設定される。
カウンタcbの４つのビットは第５図の右に示される表
に従って、デコーダ（decoder）dec内でデコードされ
る。データメモリfiが空のとき、カウンタcbの４つのビ
ット全ては“0"に設定される。その場合、デコーダは第
１及び第２ステータスエンプティ信号e1、e2を設定す
る。データメモリfiが単一データワードを含む場合、カ
ウンタ出力信号のLSB（leasu signigicant bit）が設定
される。その場合デコーダdecは第２エンプティ信号e2
のみを設定する。
データメモリfi内で１つのレジスタを除き全てのレジ
スタが占有されているとき、即ち７個のレジスタが満杯
のとき、カウンタcdからのバイナリコード出力信号の値
は７である。その場合、デコーダは第２ステータスフル
信号v2のみを設定する。データメモリfiの８個のセル全
てが満杯でカウント値が８であれば、それによってデコ
ーダdecは第１及び第２ステータスフル信号v1、v2を設
定する。
他の全ての場合、即ちカウント２からカウント６ま
で、デコーダdecはどのステータス信号も設定しない。
第１ステータスエンプティ信号e1は第１図においてステ
ータスエンプティ信号ｅに対応し、第１ステータスフル
信号v1はステータスフル信号ｖに対応する。
同一のメモリアドレスが書き込まれ、同時に読み出さ
れるときに、２つのポインタpw、pr間の衝突を防ぐため
に、リードポインタprのクロック信号は、ラッチ（latc
h）la内でクロック周期の1/2の時間だけ遅延される。ラ
イト及びリード信号ws、rsはクロックのcoフェーズの間
に初期化され、一方、ラッチはcoフェーズ後の1/2クロ
ックだけリード信号rsを放出する。同様に16個のANDゲ
ート間の衝突は、８個のANDライトゲートをciフェーズ
にリンクさせ、８個のANDリードゲートをcoフェーズに
リンクさせることによって防止する。
【図面の簡単な説明】
第１図はこの発明の２経路データ転送装置の一実施例を
示し、バッファ、及び後方と前方のセルストップ信号が
含まれ、第２図はハンドシェーキングプロトコルのタイ
ミング図、第３図はリードステートメントの実行サイク
ルを示すフローチャート、第４図はライトステートメン
トの実行サイクルを示すフローチャート、第５図はこの
発明によるFIFOメモリの一実施例を示すブロック図。 dq……データソース、ds……データシンク、su1……送
信器シーケンシャル回路、su2……受信器シーケンシャ
ル回路、f1……送信器バッファ、f2……受信器バッフ
ァ、tp……ゲート／バッファ回路、dec……デコーダ、c
b……４ビットカウンタ、pw……ライトポインタ、pr…
…リードポインタ、iv……入力アンプ、fi……データメ
モリ、ov……出力アンプ。
フロントページの続き (72)発明者 トーマス・ヒンメル ドイツ連邦共和国、デー‐7832 ケンツ インゲン、ザンクト・ペーター・シュト ラーセ 12 (72)発明者 アルノルト・ウーレンホフ ドイツ連邦共和国、デー‐7830 エメン デインゲン、ヘルダーリンシュトラーセ 33 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 5/06

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】２個のデータ交換セル（z1,z2）のデータ
    インターフェースに用いられる２経路データ転送装置
    （＝ハンドシェークポート）であって、前記セルは各々
    データソース（dq）及びデータシンク（ds）を有し、 データ転送を実施するのに適用されるハンドシェーキン
    グプロトコルを実行し、及び後方セルストップ信号（st
    1）及び前方セルストップ信号（st2）を供給する送信器
    シーケンシャル回路（su1）及び受信器シーケンシャル
    回路（su2）と、 前記第１セル（z1）及び前記第２セル（z2）内のデータ
    処理を各々同期させる第１クロック（cl1）及び第２ク
    ロック（cl2）と、 送信側の少なくとも１つのバッファ及び受信側の少なく
    とも１つのバッファと、ここで前記バッファは前記バッ
    ファが入力可能かどうか、即ちデータが無いかどうかを
    示すステータス信号を有し、 を具備し、 前記ハンドシェーキングプロトコルは前記第１及び第２
    クロック（cl1,cl2）の１クロック周期以内に実行可能
    であり、 前記受信側のバッファは受信器バッファ（f2）であり、
    前記受信器バッファ（f2）は少なくとも２個のバッファ
    レジスタ（r1,r2）を有し、第１ステータスエンプティ
    信号（e1）及び第２ステータスエンプティ信号（e2）を
    設定し、これら信号は受信器シーケンシャル回路（su
    2）に、全てのバッファレジスタ及び１つを除き全ての
    バッファレジスタが各々空であることを示し、 前記受信器バッファ（f2）は更にステータスフル信号
    （v;v1）を設定し、前記ステータスフル信号（v;v1）は
    前記受信器シーケンシャル回路（su2）に、全ての前記
    バッファレジスタが満杯であることを示し、 前記送信側のバッファは送信器バッファ（f1）であり、
    前記送信器バッファ（f1）は少なくとも２個のバッファ
    レジスタ（r1,r2）を有し、第１ステータスフル信号（v
    1）及び第２ステータスフル信号（v2）を設定し、これ
    ら信号は前記送信器シーケンシャル回路（su1）に、全
    てのバッファレジスタ及び１つを除き全てのバッファレ
    ジスタが各々満杯であることを示し、 前記送信器バッファは更にステータスエンプティ信号
    （e,e1）を設定し、前記ステータスエンプティ信号（e,
    e1）は前記送信器シーケンシャル回路（su1）に、全て
    の前記バッファレジスタが空であることを示し、 前記受信器バッファ（f2）からのデータワードの第１リ
    ードステートメントの後、前記第２ステータスエンプテ
    ィ信号（e2）が設定されていない場合、即座に第２リー
    ドステートメントが実行され、 第２ステータスエンプティ信号（e2）が設定されている
    場合、前記データシンク（ds）は前記前方セルストップ
    信号（st）によってその動作が停止し、それによって前
    記第２リードステートメントの実行な少なくとも１クロ
    ック周期だけ遅延され、 前記送信器バッファ（f1）へのデータワードの第１ライ
    トステートメントの後、前記第２ステータスフル信号
    （v2）が設定されていない場合、即座に第２ライトステ
    ートメントが実行され、 第２ステータスフル信号（v2）が設定されている場合、
    データソース（dq）は前記後方セルストップ信号（st
    1）によってその動作が停止し、それによって前記第２
    ライトステートメントの実行は少なくとも１クロック周
    期だけ遅延され、 前方及び後方セルストップ信号の後、前記第２ステータ
    スエンプティ信号（e2）又は第２ステータスフル信号
    （v2）は前記第２リードステートメント又はライトステ
    ートメントの実行に関して意味を持たないことを特徴と
    する２経路データ転送装置。
  2. 【請求項２】前記受信器バッファ（f2）及び／又は送信
    器バッファ（f1）少なくとも所定数の追加バッファレジ
    スタ（ri）を含み、異なる時間及び入力レートでデータ
    をバッファし、前記所定数に決定されるクロック周期内
    の前記時間及び入力レートは平均した場合に等しいこと
    を特徴とする請求項１記載の２経路データ転送装置。
  3. 【請求項３】チップの領域を越えてデータを交換する機
    能を果たすデータインターフェースの場合、前記ポート
    をアクセスするための２つの連続するライトステートメ
    ントの間に、少なくとも１つのノップ命令（＝ノーオペ
    レーション）を挿入することによって、前記ハンドシェ
    ーキングプロトコルを変えることなく、前記データ転送
    は少なくとも２クロック周期だけ延長することができる
    ことを特徴とする請求項２記載の２経路データ転送装
    置。
  4. 【請求項４】チップの領域を越えてデータを交換する機
    能を果たすデータインターフェースの場合、前記クロッ
    クレートの高々1/2のレートのラストステートメントを
    介して前記送信側のポートを駆動することによって、前
    記ハンドシェーキングプロトコルを変えることなく、前
    記データ転送は少なくとも２クロック周期だけ延長する
    ことができることを特徴とする請求項２記載の２経路デ
    ータ転送装置。
  5. 【請求項５】前記送信器バッファ（f1）内の前記追加バ
    ッファ（ri）の所定数は、ポートへの連続するライトス
    テートメント（wr）の数に少なくとも一致し、前記ポー
    トは前記ライトステートメントを介して前記クロックレ
    ートの高々1/2の平均レートで駆動されることを特徴と
    する請求項２記載の２経路データ転送装置。
  6. 【請求項６】非同期にクロック入力される２つのセル間
    のデータ通信に用いられることを特徴とする請求項１記
    載の２経路データ転送装置。
  7. 【請求項７】前記データソース（dq）及び前記データシ
    ンク（ds）は静的又は見掛上静的な副回路を有し、前記
    副回路は任意持続時間のセルストップが生じたときに、
    それらの論理的ステートを維持することを特徴とする請
    求項１記載の２経路データ転送装置。
  8. 【請求項８】前記２経路データ転送装置は、隣接する各
    セル又は前記チップ領域を越えてデータを交換する複数
    のセルを有するデータ駆動・モノシリックデータアレイ
    プロセッサ内のデータインターフェースに用いられるこ
    とを特徴とする請求項１乃至７記載の２経路データ転送
    装置。
  9. 【請求項９】前記送信器バッファ（f1）及び前記受信器
    バッファ（f2）は、 ｎ個の呼び出し可能レジスタを有するデータメモリ（f
    i）と、 ライト信号（ws）によって制御されるライトポインタ
    （pw）及びリード信号（rs）によって制御されるリード
    ポインタ（pr）と、ここで前記ライト及びリードポイン
    タは、co及びciフェーズにクロック入力され、 カウントアップ及びカウントダウン入力（auf,ab）に
    は、前記ライト信号（ws）及びリード信号（rs）が各々
    供給されるアップ／ダウンカウンタ（cb）と、及び 第１及び第２ステータスエンプティ信号（e1,e2）と、
    第１及び第２ステータスフル信号（v1,v2）を前記アッ
    プ／ダウンカウンタの値から発生するデコーダ（dec）
    を具備し、 前記ライト及びリードポインタ（pw,pr）及び前記アッ
    プ／ダウンカウンタ（cb）の計数容量は、前記データメ
    モリ（fi）の呼び出し可能レジスタの前記数ｎに等しい
    ことを特徴とする請求項２記載の２経路データ転送装
    置。
  10. 【請求項１０】前記送信器バッファ（f1）内のバッファ
    レジスタの数は、前記データソース（dq）の動作を停
    止、又は開始するのに必要な同一時間長のクロック周期
    数に少なくとも等しく、 前記バッファレジスタのこの最小値において、送信器バ
    ッファ（f1）の占有レベルを示すステータス信号は必要
    ではないことを特徴とする請求項１記載の２経路データ
    転送装置。
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