JPH03175848A - ２経路データ転送装置 - Google Patents

２経路データ転送装置

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JPH03175848A
JPH03175848A JP2317596A JP31759690A JPH03175848A JP H03175848 A JPH03175848 A JP H03175848A JP 2317596 A JP2317596 A JP 2317596A JP 31759690 A JP31759690 A JP 31759690A JP H03175848 A JPH03175848 A JP H03175848A
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トーマス・ヒンメル
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） ２経路データ転送装置（＝ハンドシェイクポート）は、
一方向又は二方向データ転送が、共通システムクロック
に同期して実行されない場合、及び／又は継続しない場
合に、相互通信データ・処理装置のデータインターフェ
ースに用いられる。
（従来の技術、及び発明が解決しようとする課題）前述
のようなポートの重要な機能はハンドシェキングプロト
コル（ｈ　ａ　ｎｄ　ｓ　ｈ　ａ　ｋ　ｉ　ｎ　ｇｐｒ
ｏｔｏｃｏ１）の取扱いであり、ノ＼ンドシェーキング
プロトコルは、送信器においてブタが実際に使用可能な
ときにのみ、及び受信器においては実際に受信準備が完
了したときにのみ送信されることが保証される。更に複
雑なシステムでは、これらの条件が常に達成されるとは
限らない。例えば、システムクロックは遅延差のために
比較的位相ずれを生じることがあり、このため正確なデ
ータ転送が保証されない。システムクロックの周波数が
高いほど、遅延差は決定的なものとなる。
より複雑なシステムにおける他の問題は、データワード
がいつ実際に利用可能なのか、即座に判断（概算）する
のが既に不可能であることである。
例えばこれは、内部遅延、及びデータ処理回路の処理時
間に依存しており、パイプラインを用いて並列処理が実
行される場合、このデータ処理時間を判断するのは更に
困難である。
“ワーブコンピュータ：その構造、導入、及び性能″　
（Ｔｈｅ　　Ｗａｒｐ　　Ｃｏｍｐｕｔｅｒ：Ａｒｃｈ
ｉｒｅｃｔｕｒｅ、Ｉｍｐｌｅｍｅｎｔ０ ａｔｉｏｎ、　　ａ　　ｎ　ｄ　　　Ｐｅｒｆｏｒｍａ
ｎｃｅｐｕｂｌｉｓｈｅｄ　　　ｉｎ　　　　ＩＥＥＥ
　　　Ｔｒａｎｓａｃｔｉｏｎｓ　　　ｏｎ　　　Ｃｏ
ｍｐｕｔｅｒｓＶｏ　　１．　　Ｃ−３６，Ｎｏ、　　
１２．Ｄｅ　ｃ　ｅｍｂｅｒ　　　１９８７．　　ｐａ
ｇｅ　　　１５２Ｂ　　　ｔｏ　　　１５３８）におい
て、大規模コンピュータが説明され、ボードを挿入する
ことによって導入できるそのプロセッサモジュールはハ
ンドシェーキングプロトコルによってデータを交換する
。各プロセッモジュール間の通信は待ち行列を介して行
われる。待ち行列（−ファストインファストアウト＝Ｆ
ＩＦＯメそり）が満杯又は空のとき、送信及び受信モジ
ュールは各々、待ち行列を介して再びデータ転送が可能
となるまでストップ信号によってブロックされる。なぜ
ならば、スロットは新しいデータについて、又は新しい
データが利用できるように設計されるからである。この
ようなデータ・駆動データ転送装置は、そのような複数
のインターフェースがデータ処理に関与している場合、
非常に有効である。従ってプログラマに対しては、１ 全てのデータ処理が“透明”になる。
従って、この発明の目的は特許請求の範囲にあるように
、データソース（ｄａｔａｓｏｕｒｃｅ）とそのデータ
ソースと非同期に動作するデータシンク（ｄａｔａ　　
５ｉｎｋ）の間のデータインターフェースに用いる２経
路データ転送装置を提供することである。
（課題を解決するための手段と作用） この発明の２経路データ転送装置において、ブタソース
はデータ転送に１クロック周期のみを必要とし、データ
転送は任意のクロック数に延長することができ、特にプ
ログラムの変更によって２クロックに延長することがで
き、又、データソスは不均一なデータの発生及びデータ
受信レト（ｒａｔｅｓ）で送信されたデータをバッファ
する（ｂｕｆｆｅｒｉｎｇ）手段を含み、データソース
の動作はバッファが満杯のときインタラブドされ（ｉｎ
ｔｅｒｒｕｐｔｅｄ）、バッファが空のときデータシン
クの動作はインタラブドされる。
　２ （実施例及び効果） 本発明及び本発明の他の利点が図面を参照してこれより
詳細に説明される。第１図に示される２経路データ転送
装置（＝ハンドシェークポート）は、２つのデータ交換
セルを含む。第１セルｚ１はデータ転送を実行し、第２
セルｚ２はデータの受信を実行する。第１及び第２セル
ｚ１、ｚ２の実際の信号処理回路は、データソースｄｑ
として、及びデータシンクｄｓとして各々結合される。
データソースｄｑによって転送されたデータは送信器バ
ッファ（ｂｕｆｆｅｒ）ｆｌにバッファされ、送信器バ
ッファｆ１は少なくとも第１バツフアレジスタｒ１及び
第２バツフアレジスタｒ２を有し、又必要であれば所定
数の追加バッファレジスタｒｉを有する。従って、送信
器バッファはＦＩＦＯメモリ（ファストインファストア
ウトメモリ）である。ＦＩＦＯメモリにはゲート／バッ
ファ回路ｔｐが続き、ゲート／バッファ回路ｔｐは送信
されるデータ、即ちデータｄａｔのドライバ回路として
機能する。
３ 受信器側で送信器バッファｆ１に対応する装置は受信器
バッファｆ２であり、受信器バッファｆ２は又ＦＩＦＯ
メモリとして構成される。送信側の単一バッファｆ１、
又は受信側の単一バッファｆ２によって、データシンク
ｄｓ又はデータソスｄｑは異なるデータ受信レート（ｒ
　ａ　ｔ　ｅ）、又はデータ発生レートを短時間の間、
各々有することができる。補償期間が長いほど、送信側
又は受信側の利用できるバッファレジスタの数は大きく
なければならない。後に示されるように、ハンドシェー
キングプロトコルの実行フェーズ（ｅｘｅｃｕｔｉｏｎ
　　ｐｈａｓｅｓ）はデータソースｄｑを十分短時間に
不活性にすることができず、従って発生したデータはバ
ッファされなければならないので、送信側は少なくとも
２つのバッファレジスタを必要とする。
データ転送は送信器及び受信器のシーケンシャル回路ｓ
ｕ１，ｓｕ２によって制御され、シーケンシャル回路ｓ
ｕ１，ｓｕ２はハンドシェーキングプロトコルを用いて
データ転送を実行する。
４ データソースｄｑがライト信号ｗｒを送信器シケンシャ
ル回路ｓｕｌに送信し、それがデータワードを送信ポー
トに書き込む必要があることを示すとき、送信器シーケ
ンシャル回路ｓｕｌは送信器バッファｆ〕が入力可能か
どうかチエ・ツクする。
即ち、空のバッファレジスタがあるかどうか、又は全て
のバッファレジスタが満杯かどうかチエ・ツクする。こ
の情報に関して送信器ノ＜・ソファｆｌｕ；！３つのス
テータス信号を供給する。即ち、１、全てのバッファレ
ジスタが満杯のとき、第１ステータスフル（ｓｔａｔｕ
ｓ　　ｆｕ、１１）信号■１．； ２．１つを除き全てのバ・ソファレジスタ力く満杯のと
き、第２ステータスフル信号　■２ ３、全てのバッファレジスタが空のとき、ステータスエ
ンプティ　（ｅｍｐ　ｔ　ｙ）信号　ｅｌ５ これらのステータス信号によって、次に示す送信器バッ
ファｆ１の占有レベルが提供される。
同様に、受信器バッファｆ２は次に示す３つの信号を供
給する。
１、全てのバッファレジスタが空のとき、第１ステータ
スエンプティ信号　ｅｌ； ２．１つを除き全てのバッファレジスタが空のとき、第
２ステータスエンプティ信号　ｅ２、及び、３゜ 全テのバッファレジスタが満杯のとき、ス 　６ データスフル信号 データシンクｄｓからのリード信号は、データワードｄ
ａｔがポートから読まれることを、受信器シーケンシャ
ル回路ｓｕ２に示す。受信器バッファｆ２内のデータワ
ードの利用可能性又は不可能性は、前述の３つのステー
タス信号ｅ１、ｅ２、■によって信号送信される。
２つのシーケンシャル回路ｓｕ１，ｓｕ２の／Ｘランド
エーキングプロトコルに関するタイミング図が第２図に
示される。ノ１ンドシエーキングプロトコルは時刻１に
リクエスト信号ｒｅｑによって開始し、この信号は受信
器シーケンシャル回路７ ｓｕ２に、データフードｄａｔが送信されたことを示す
。このデータワードの受信は時刻２にアクノリッジ信号
ａｃｋを設定することによって、送信器シーケンシャル
回路ｓｕｌに示される。
送信器シーケンシャル回路ｓｕｌにおいては、アクノリ
ッジ信号ａｃｋによって、リクエスト信号ｒｅｑが時刻
３においてリセットされる。受信器シーケンシャル回路
では、このリクエストによってアクノリッジ信号は時刻
４においてキャンセルされる。第２図において、送信さ
れるデータｄａｔは即座には受信されず、１クロックだ
け遅れて受信されることが、時刻５において想定される
。従ってアクノリッジ信号は１クロック周期だけ遅れて
、時刻６に設定される。ハンドシェーキングプロトコル
の残りの部分は、時刻７及び８において遅延なしに実行
される。そのときにのみ新しいデータ転送サイクルが開
始する。
この動作シーケンスを実行することによって、ハンドシ
ェーキングプロトコルの実行時間に関係なく、正確なデ
ータ転送が保証される。各回路を８ 適切に設計することによって、ハンドシェーキングプロ
トコルは極めて高いクロックレート（ｃｌｏｃｋ　　ｒ
ａｔｅ）であっても、１クロック周期以内に容易に実行
することができる。しかし、それらは例えば初期化フェ
ーズ及び実行フェーズを含んでいるために、制御シーケ
ンスが１クロック以上の周期を必要とする場合、セル制
御に関する問題が生じる。それらは後方及び前方ストッ
プ信号ｓｔ１，ｓｔ２を含み、それら信号はステータス
信号に依存する。なぜならば、ステータス信号の設定は
、それら信号の値を判断するクロック周期とは異なるク
ロック周期に行われるからである。それは例えば次のよ
うな場合である。即ち、アクノリッジ信号ａｃｋが受信
器シーケンシャル回路ｓｕ２によってリセットされない
ため、及びアクノリッジ信号のリセットとデータソース
ｄｑの不活性化の間に、回路による潜伏期間があるため
に、データソースｄｑが不活性化されなければならない
とき、データソースｄｑは更に１又は２クロック周期の
間、動作を続ける。その場合、９− データソースｄｑによって依然発生しているブタは、送
信側のバッファレジスタにバッファされなければならず
、アクノリッジ信号ａｃｋがリセットされてたときにの
み、放出されなければならない。それらバッファレジス
タの占有レベルを示すステータス信号は、データソース
の活性化が同数のクロック周期を必要とする場合、デー
タソスｄｑを不活性化する必要はない。
２つのリードステートメントｒｅが直接に連続する一方
、１つのデータワードのみが受信器バッファｆ２で利用
できる場合も同様である。ここで第２リードステートメ
ントは設定されないステタスエンプティ信号を発見し、
受信器バッファｆ２が１個のデータワードを含むと仮定
することがあるが、それはすでに前述の場合ではない。
同様な動作は２つのライトステートメントｗｒが互いに
直接連続するとき、送信器シーケンシャル回路ｓｕｌに
おいても行われ、シーケンシャル回路ｓｕｌは４第１ラ
イトステートメントで１つのレジスタのみが送信器バッ
ファｆｌ内で利用で０ きるとき、送信器バッファｆ１が満杯であることを非常
に遅れて認識する。送信器シーケンシャル回路ｓｕｌか
らの後方セルストップ信号によるデータソースｄｑの不
活性化は、従って１クロック遅れるようになり、それに
よってデータソースｄｑの１データワードは、メモリが
満杯であるために失われる。
受信器シーケンシャル回路ｓｕ２からの前方セルストッ
プ信号ｓｔ２によるデータシンクｄｓの不活性化も又、
１クロック遅れるようになり、それによってデータシン
クｄｓは空のバッファｆ２を読む。
この発明はこれらの対策として、送信器及び受信器バッ
ファｆ１，ｆ２は追加ステータス信号、′即ち第２ステ
ータスフル信号ｖ２及び第２ステータスエンプティ信号
ｅ２によって各々堅実にモニタされる。このようにして
、例外的に長い制御シーケンスの初期化が予め設定され
る。衝突の原因となるクリティカルな制御ステートメン
トの代わりに、短い制御ステートメントが実行される場
合、１ この初期化の中止は勿論いかなる遅延も生じてはならな
い。
これを説明するために、第３図はリードステートメント
ｒｅの実行サイクルを示すフローチャトである。長方形
はステートメントが実行されていることを示し、これは
クロックｃ１２のＣｏフェーズに実行される。六角形は
ｃｉフェーズに間に関連する条件と伴に読まれるステー
トメントを示す。実行は次のｃｏフェーズの間に行われ
る。
これらの条件はフローチャートのｙ　ｅ　ｓ　／　ｎ　
ｏ判断によって示される。これら条件信号の設定はクロ
ックｃ１２のｃｉフェーズに間に行われる。
フローチャートは、ここで“スタート”と呼ばれる任意
のステートメントの実行によって、ｃ。
フェーズの時刻１に開始される。時刻２、即ちｃｉフェ
ーズに間、次のプログラムステートメント及び条件とし
ての第１ステータスエンプティ信号ｅ１がロード（ｌｏ
ａｄ）される。このステートメントがリードステートメ
ントｒｅではないとき、通常のステートメントの中の一
つが実行され２ る。これはスタートステートメントの入力に向かう矢印
によって示される。ステートメントがリートステートメ
ントｒｅのとき、動作シーケンスは第１ステータスエン
プティ信号ｅ１のステートに依存する。この信号がＯ”
即ち設定されていないとき、リードステートメントｒｅ
は次のＣｏフェーズの間に実行される。これはフローチ
ャートのリードブロックｆｒｅによって示され、時刻３
に実行される。
第１ステータスエンプティ信号ｅ］が“１”に設定され
ることによって示されるように、受信器バッファｆ２が
空であれば、データシンクｄｓ内の信号処理は停止され
る。これはフロオーチャートのブロック“ストップ”に
よって示され、前方セルストップ信号ｓｔ２を伴う。こ
のステートが開始されたとき、Ｃｏフェーズ中のデータ
シンクｄｓ内のデータ処理のステートは“凍結”のまま
である。この凍結は受信器バッファｆ２からの第１ステ
ータスエンプティ信号ｅ１がリセ・ントされるまで、即
ちステート“Ｏ“を仮定するまで維持３ される。第１ステータスエンプティ信号ｅ１に依存して
、新しい待ちループ又はリードステートメントの実行は
ｃｉフェーズに間に開始される。第１ステータスエンプ
ティ信号ｅ１が設定されていないとき、矢印は従って時
刻３に、リードプロ・ツクｆｒｅを指す。
このリードステートメントｒｅの実行ｆｒｅは次のステ
ートメントに関して、次に示す準備を開始する。第２ス
テータスエンプティ信号ｅ２は受信器バッファｆ２から
受信器シーケンシャル回路ｓｕ２に転送され、シーケン
シャル回路ｓｕ２内では次に示す条件機能が導入される
。
１、次のステー　トメントがリードステートメントｒｅ
ではない場合、このステートメントは実行され、これは
フローチャートのスタートブロックに戻る部分によって
示される。
２、次のステートメントがリードステートメントｒｅの
場合、第２ステータスエンプティ信号ｅ２４ が設定されていないとき、即ち信号ｅ２が０″のときに
のみ、それは実行される。他の場合、即ち第２ステータ
スエンプティ信号ｅ２が設定されたとき、前方セルスト
ップ信号ｓｔ２か、次のリドステートメントの代わりに
実行される。これはストップブロックの入力に向かう矢
印によって示される。Ｃｏフェーズの時刻２において第
２リードステートメントｒｅを実行する代わりに、現在
のデータステートは凍結する。
次のｃｉフェーズに即ち時刻６において、更に次のプロ
グラムの実行が第１ステータスエンプティ信号ｅ１によ
ってのみ決定される。ステータスエンプティ信号ｅ１が
設定されているとき、他の待ちループが実行される。信
号ｅ］が設定されてないとき、リードステータスが実行
される。
第２リードステートメントには直接能のリードステート
メントが続くので、設定されていない第２ステータスエ
ンプティ信号によって、スタートブロックではなくリー
ドブロックｆｒｅに帰還する。リードステートメントが
１つ以上続く限り、５ 及び受信器バッファｆ２が少なくとも２つのデータワー
ドを含む限り、このループは終わらない。
送信側の連続するライト指示のモニタリング（ｍｏｎｉ
ｔｏｒｉｎｇ）は受信側の連続するリード指示のモニタ
リングに一致する。ライトステトメントの実行サイクル
を示すフローチャートが第４図に示される。第３図のフ
ローチャートに対応するので詳細は示されない。次の部
分が互いに対応する。即ち、リードステートメントｒｅ
とライトステートメントｗ　ｒ　、第１ステータスエン
プティ信号ｅ１と第１ステータスフル信号ｖ２、リード
ステートメントｒｅの実行ｆｒｅとライトステートメン
トｗｒの実行ｆｗｒ、及び前方セルストップ信号ｓｔ２
と後方セルストップ信号ｓｔｌ。
第４図のフローチャートの基本的特徴は次の事実によっ
て構成される。即ち、ライトステートメントｗｒが直接
互いに続く場合、第２ステータスフル信号ｖ２が、第１
ライトステートメントｗｒの実行ｆ　ｗ　ｒ中であるこ
とを示すとき、少なくと６ も１つの待ちループが挿入され、送信器バッファｆ１内
でただ１つのレジスタがデータを受信できる。送信器バ
ッファｆｌ内で更に他のエンプティロケーションが利用
できるとき、連続するライトステートメントｗｒによっ
て、ライトブロックｆｗｒに帰還し、ライトブロックｆ
ｗｒはｃ。
フェーズの間にライトステートメントｗｒを実行する。
第２図において、データ転送が単一クロック周期の間に
実行される通常の場合が、時刻１と時刻４の間に示され
る。時刻５から時刻８への次のデータ転送は長い時間を
要する。なぜならば、ブタは後の時刻６において受信さ
れ、受信器バッファｆ２は満杯だからである。このデー
タ転送の延長は意図されたものではない。
チップ領域を越えるデータ交換に役立つデータインター
フェースの場合、高いクロックレートでデータ転送を単
一クロック内に実行するのは極めて難しい。このような
インターフェースを介したデータ転送レートを前記デー
タ転送の半分又はそ　７ れ以下に慎重に減少することが、プログラムの設計に考
慮されなければならない。これを達成するには２つの方
法がある。
１、ポートをアクセスする２つの連続リードレートメン
トｒｅの間に少なくとも１つのノツプ命令（＝ノーオペ
レーション）を挿入する。又は、２、送信側でハンドシ
ェークポートが、ライトステートメントＷ「を介して、
クロックレートの高々１／２のレートで駆動される。
送信側及び受信側で半分のクロックレートが平均データ
転送レートに参照されることによって更に改善すること
ができる。その場合、ライト及びリードステートメント
の直接的連続がある時間内に許容される。しかし、バッ
ファリング（ｂｕｆｆｅｒｉｎｇ）は送信器又は受信器
バッファｆ１，ｆ２内の他のバッファレジスタｒｅによ
って影響される。送信器バッファｆ１内の他の８ バッファレジスタｒｉの所定数は、ポートに対する連続
ライトステートメントｗｒの数に少なくとも一致する。
このような２経路データ転送装置の動作は、従９て２つ
のクロックｃ’ｌ１，ｃ１２の位相又は周波数には関係
なく保証される。単一クロック周期では十分ではない場
合、特にデータ転送がチップ領域を越えて行われるとき
、データ転送の一時的範囲は、前述のステップによって
任意に延長される。データの十分なバッファリング及び
各ポートに対する減少した平均ライトレート及びリード
レートのみが必要となる。
このような２経路データ転送装置は、複数のセルを含む
データ駆動アレイプロセッサ（ｄａｔａ−ｄｒｉｖｅｎ
　　ａｒｒａｙｐｒｏｃｅ・５ＳＯｒ）に特に有効であ
る。このデータ駆動アレイプロセッサはそれらに隣接す
るセルと、又はチップ領域を越えて、データを交換する
。リアルタイム処理、特にビデオ信号処理を実行するこ
のようなアレイプロセッサは、例えば１９ ２５　Ｍ　Ｈｚまでの非常に高いクロックレートを必要
とする。この発明による２経路データ転送装置によって
大きな処理深さ（ｐｒｏｃｅｓｓｉｎｇｄｅｐｔｈ）の
データ転送を実行できる。例えば１２ビツトバイナリ数
による３アドレス命令を単一クロック周期内で実行でき
る。同時に行われたヨーロッパ特許出願（ＩＴＴ　　ｃ
ａｓｅ：Ｕ。
Ｓｃｈｍｉｄｔ　　ｅｔ　　ｍｌ　　１−２）参照。こ
のモノリシック（ｍｏｎｏｌ　ｉ　ｔｈｉｃ）集積アレ
イプロセッサはＭＩＭＤ原則（Ｍ　Ｉ　ＭＤ−多重命令
、多重データストリーム：ｍｕｌｔｉｐｌｅ−Ｌｎｓｔ
ｒｕｃｔＬｏｎ、ｍｕｌｔｉｐｌｅ−ｄａｔａ−ｓｔｒ
ｅａｍ）に従って動作するので、様々のタスク（ｔａｓ
ｋｓ）に広く用いることができる。従って各セルがどれ
程長く待ちステートにいなければならないかは予想でき
ない。それらのデータソースｄＱ及びデータシンクｄｓ
は従って静的又は見掛は上静的な副回路として設計され
、任意な持続時間のセルストップのとき、それら回路は
各データステートを維持する。ここで使用さ　０ れる“見掛は上の静的回路”はダイナミック副回路を含
み、ダイナミック副回路はリフレッシュザイクルを介し
て任意の持続時間の間、各ステートを維持する。
従ってデータ交換セルｚ１，ｚ２にこのような静的又は
見掛」二の静的回路を使用することは、どのくらい待ち
ステートが持続するか予想できないとき、回路が複雑に
なるのを防ぎ常に有効である。
第５図はこの発明によるバッファを使用したＦＩＦＯメ
モリの一実施例を示すブロック図である。図において、
通常のステータスエンプティ信号ｅ、ｅｌ又はステータ
スフル信号ｖ、ｖ１を供給する他に、第２ステータスエ
ンプティ信号ｅ２又は第２ステータスフル信号ｖ２が考
慮される。
これら全てのステータス信号は適切なデータメモリｆｔ
の占有レベルに関係しており、データメモリｆｉは、例
えば前述したように８個の１２ビツトデータワードを保
持することができる。書き込まれるデータｄｉは、入力
アンプｉｖを介して供給され、読み出されるデータｄｏ
は出力アンプ１ ｏｖを介して読み出される。
データメモリｆｉの動作は次の通りである。
ライト信号ｗｓによって制御されるライトポインタｐｗ
はライトアドレスを示し、このライトアドレスにデータ
ワードｄｉが書き込まれる。次のライト信号ＷＳはライ
トアドレスを１つインクリメントする。これはライトポ
インタｐｗが最初のアドレスに戻るまで続く。
同様に、リード信号ｒｓはリードポインタｐｒを介して
リードアドレスを決定する。２個のポインタの出力は８
個の中の１コードであり、８個のＡＮＤゲートによって
ライト、リード、及びクロック信号に結合される。ライ
トポインタｐｗに関連する８個のＡＮＤゲートの中で、
及びリードポインタｐｒに関連する８個のＡＮＤゲート
の中で、第８ＡＮＤゲートｕ　ｗ　８、及び第１ＡＮＤ
ライトゲートｕｒｌのみが第５図に示される。
リード信号ＷＳは又、４ビツトバイナリカウンタｃｂの
カウントアツプ入力ａｕｆを制御し、バイナリカウンタ
ｃｂのカウントダウン人力ａｂは、２ リード信号ｒｓによってクロック入力される。ここで、
第５図の左に示される表によればカウンタｃｂは、リー
ド信号ｒｓ又はライト信号ｗｓが供給されたときにのみ
、インクリメント又はデクリメントされる。他の全ての
場合、カウント値は保持される。初期状態のとき、カウ
ンタｃｂ及び２つのポインタｐｗ、ｐｒの全てのビット
は０に設定される。
カウンタｃｂの４つのビットは第５図の右に示される表
に従って、デコーダ（ｄｅｃｏｄｅｒ）ｄｅｃ内でデコ
ードされる。データメモリｆｉが空のとき、カウンタｃ
ｂの４つのビット全ては“０“に設定される。その場合
、デコーダは第１及び第２ステータスエンプティ信号ｅ
１、ｅ２を設定する。データメモリｆｉが単一データワ
ードを含む場合、カウンタ出力信号のＬＳＢ（ｌｅａｓ
ｕ　　ｓｉｇｎｉｇｉｃａｎｔ　　ｂｉｔ）が設定され
る。その場合、デコーダｄｅｃは第２エンプテイ信号ｅ
２のみを設定する。
データメモリｆｉ内で１つのレジスタを除き全３ てのレジスタが占有されているとき、即ち７個のレジス
タが満杯のとき、カウンタｃｄからのバイナリコード出
力信号の値は７である。その場合、デコーダは第２ステ
ータスフル信号ｖ２のみを設定する。データメモリｆｉ
の８個のセル全てが満杯でカウント値が８であれば、そ
れによってデコーダｄｅｃは第１及び第２ステータスフ
ル信号ｖ１、■２を設定する。
他の全ての場合、即ちカウント２からカウント６まで、
デコーダｄｅｃはどのステータス信号も設定しない。第
１ステータスエンプティ信号ｅ１は第１図においてステ
ータスエンプティ信号ｅに対応し、第１ステータスフル
信号ｖ１はステータスフル信号Ｖに対応する。
同一のメモリアドレスが書き込まれ、同時に読み出され
るときに、２つのポインタｐｗ、ｐｒ間の衝突を防ぐた
めに、リードポインタｐｒのクロック信号は、ラッチ（
ｌａｔｃｈ）ｌａ内でクロック周期の］／２の時間だけ
遅延される。ライト及びリード信号ＷＳ、ｒｓはクロッ
クのＣＯ４ フェーズの間に初期化され、一方、ラッチはｃ。
フェーズの後の１／２クロックだけリード信号ｒｓを放
出する。同様に１６個のＡＮＤＮ−ゲート間突は、８個
のＡＮＤライトゲートをｃｉフェズにリンクさせ、８個
のＡＮＤリードゲートをＣＯフェーズにリンクさせるこ
とによって防止す冬。
【図面の簡単な説明】
第１図はこの発明の２経路データ転送装置の一実施例を
示し、バッファ、及び後方と前方のセルストップ信号が
含まれ、第２図はハンドシェーキングプロトコルのタイ
ミング図、第３図はリードステートメントの実行サイク
ルを示すフローチャート、第４図はライトステートメン
トの実行サイクルを示すフローチャート、第５図はこの
発明によるＦＩＦＯメモリの一実施例を示すブロック図
。 ｄｑ・・・データソース、ｄｓ・・・データシンク、ｓ
ｕｌ・・・送信器シーケンシャル回路、ＳＬ＋２・・・
受　５ 信器シーケンシャル回路、ｆｌ・・・送信器バッファ、
ｆ２−・・・受信器バッファ、ｔｐ・・・ゲート／バッ
ファ回路、ｄｅｃ・・・デコーダ、Ｃｂ・・４ビツトカ
ウンタ、ｐｗ・・ライトポインタ、ｐｒ・・・リードポ
インタ、ｆｖ・・・入力アンプ、ｆｉ・・・データメモ
リ、ｏｖ・・・出力アンプ。

Claims (10)

    【特許請求の範囲】
  1. （１）２個のデータ交換セル（ｚ１，ｚ２）のデータイ
    ンターフェースに用いられる２経路データ転送装置（＝
    ハンドシェークポート）であって、前記セルは各々デー
    タソース（ｄｑ）及びデータシンク（ｄｓ）を有し、 データ転送を実施するのに適用されるハンドシェーキン
    グプロトコルを実行し、及び後方セルストップ信号（ｓ
    ｔ１）及び前方セルストップ信号（ｓｔ２）を供給する
    送信器シーケンシャル回路（ｓｕ１）及び受信器シーケ
    ンシャル回路（ｓｕ２）と、 前記第１セル（ｚ１）及び前記第２セル （ｚ２）内のデータ処理を各々同期させる第１クロック
    （ｃ１１）及び第２クロック（ｃ１２）と、を具備し、 前記ハンドシェーキングプロトコルは前記第１及び第２
    クロック（ｃ１１，ｃ１２）の１クロック周期以内に実
    行可能であり、 前記受信側のバッファは受信器バッファ （ｆ２）であり、前記受信器バッファ（ｆ２）は少なく
    とも２個のバッファレジスタ（ｒ１，ｒ２）を有し、第
    １ステータスエンプティ信号（ｅ１）及び第２ステータ
    スエンプティ信号（ｅ２）を設定し、これら信号は受信
    器シーケンシャル回路（ｓｕ２）に、全てのバッファレ
    ジスタ及び１つを除き全てのバッファレジスタが各々空
    であることを示し、 前記受信器バッファ（ｆ２）は更にステータスフル信号
    （ｖ；ｖ１）を設定し、前記ステータスフル信号（ｖ；
    ｖ１）は前記受信器シーケンシャル回路（ｓｕ２）に、
    全ての前記バッファレジスタが満杯であることを示し、 前記送信側のバッファは送信器バッファ （ｆ１）であり、前記送信器バッファ（ｆ１）は少なく
    とも２個のバッファレジスタ（ｒ１，ｒ２）を有し、第
    １ステータスフル信号（ｖ１）及び第２ステータスフル
    信号（ｖ２）を設定し、これら信号は前記送信器シーケ
    ンシャル回路（ｓｕ１）に、全てのバッファレジスタ及
    び１つを除き全てのバッファレジスタが各々満杯である
    ことを示し、前記送信器バッファは更にステータスエン
    プティ信号（ｅ，ｅ１）を設定し、前記ステータスエン
    プティ信号（ｅ，ｅ１）は前記送信器シーケンシャル回
    路（ｓｕ１）に、全ての前記バッファレジスタが空であ
    ることを示し、 前記受信器バッファ（ｆ２）からのデータワードの第１
    リードステートメントの後、前記第２ステータスエンプ
    ティ信号（ｅ２）が設定されていない場合、即座に第２
    リードステートメントが実行され、 第２ステータスエンプティ信号（ｅ２）が設定されてい
    る場合、前記データシンク（ｄｓ）は前記前方セルスト
    ップ信号（ｓｔ）によってその動作が停止し、それによ
    って前記第２リードステートメントの実行は少なくとも
    １クロック周期だけ遅延され、 前記送信器バッファ（ｆ１）へのデータワードの第１ラ
    イトステートメントの後、前記第２ステータスフル信号
    （ｖ２）が設定されていない場合、即座に第２ライトス
    テートメントが実行され、第２ステータスフル信号（ｖ
    ２）が設定されている場合、データソース（ｄｑ）は前
    記後方セルストップ信号（ｓｔ１）によってその動作が
    停止し、それによって前記第２ライトステートメントの
    実行は少なくとも１クロック周期だけ遅延され、 前方及び後方セルストップ信号の後、前記第２ステータ
    スエンプティ信号（ｅ２）又は第２ステータスフル信号
    （ｖ２）は前記第２リードステートメント又はライトス
    テートメントの実行に関して意味を持たないことを特徴
    とする２経路データ転送装置。
  2. （２）前記受信器バッファ（ｆ２）及び／又は送信器バ
    ッファ（ｆ１）は少なくとも所定数の追加バッファレジ
    スタ（ｒｉ）を含み、異なる時間及び入力レートでデー
    タをバッファし、前記所定数に決定されるクロック周期
    内の前記時間及び入力レートは平均した場合に等しいこ
    とを特徴とする請求項１記載の２経路データ転送装置。
  3. （３）チップの領域を越えてデータを交換する機能を果
    たすデータインターフェースの場合、前記ポートをアク
    セスするための２つの連続するライトステートメントの
    間に、少なくとも１つのノップ命令（＝ノーオペレーシ
    ョン）を挿入することによって、前記ハンドシェーキン
    グプロトコルを変えることなく、前記データ転送は少な
    くとも２クロック周期だけ延長することができることを
    特徴とする請求項２記載の２経路データ転送装置。
  4. （４）チップの領域を越えてデータを交換する機能を果
    たすデータインターフェースの場合、前記クロックレー
    トの高々１／２のレートのライトステートメントを介し
    て前記送信側のポートを駆動することによって、前記ハ
    ンドシェーキングプロトコルを変えることなく、前記デ
    ータ転送は少なくとも２クロック周期だけ延長すること
    ができることを特徴とする請求項２記載の２経路データ
    転送装置。
  5. （５）前記送信器バッファ（ｆ１）内の前記追加バッフ
    ァ（ｒｉ）の所定数は、ポートへの連続するライトステ
    ートメント（ｗｒ）の数に少なくとも一致し、前記ポー
    トは前記ライトステートメントを介して前記クロックレ
    ートの高々１／２の平均レートで駆動されることを特徴
    とする請求項２記載の２経路データ転送装置。
  6. （６）非同期にクロック入力される２つのセル間のデー
    タ通信に用いられることを特徴とする請求項１記載の２
    経路データ転送装置。
  7. （７）前記データソース（ｄｑ）及び前記データシンク
    （ｄｓ）は静的又は見掛上静的な副回路を有し、前記副
    回路は任意持続時間のセルストップが生じたときに、そ
    れらの論理的ステートを維持することを特徴とする請求
    項１記載の２経路データ転送装置。
  8. （８）前記２経路データ転送装置は、隣接する各セル又
    は前記チップ領域を越えてデータを交換する複数のセル
    を有するデータ駆動・モノシリックデータアレイプロセ
    ッサ内のデータインターフェースに用いられることを特
    徴とする請求項１乃至７記載の２経路データ転送装置。
  9. （９）前記送信器バッファ（ｆ１）及び前記受信器バッ
    ファ（ｆ２）は、 ｎ個の呼び出し可能レジスタを有するデータメモリ（ｆ
    ｉ）と、 ライト信号（ｗｓ）によって制御されるライトポインタ
    （ｐｗ）及びリード信号（ｒｓ）によって制御されるリ
    ードポインタ（ｐｒ）と、ここで前記ライト及びリード
    ポインタは、ｃｏ及びｃｉフェーズにクロック入力され
    、 カウントアップ及びカウントダウン入力 （ａｕｆ，ａｂ）には、前記ライト信号（ｗｓ）及びリ
    ード信号（ｒｓ）が各々供給されるアップ／ダウンカウ
    ンタ（ｃｂ）と、及び 第１及び第２ステータスエンプティ信号 （ｅ１，ｅ２）と、第１及び第２ステータスフル信号（
    ｖ１，ｖ２）を前記アップ／ダウンカウンタの値から発
    生するデコーダ（ｄｅｃ）を具備し、前記ライト及びリ
    ードポインタ（ｐｗ，ｐｒ）及び前記アップ／ダウンカ
    ウンタ（ｃｂ）の計数容量は、前記データメモリ（ｆｉ
    ）の呼び出し可能レジスタの前記数ｎに等しいことを特
    徴とする請求項２記載の２経路データ転送装置。
  10. （１０）前記送信器バッファ（ｆ１）内のバッファレジ
    スタの数は、前記データソース（ｄｑ）の動作を停止、
    又は開始するのに必要な同一時間長のクロック周期数に
    少なくとも等しく、 前記バッファレジスタのこの最小値において、送信器バ
    ッファ（ｆ１）の占有レベルを示すステータス信号は必
    要ではないことを特徴とする請求項１記載の２経路デー
    タ転送装置。
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