JPH036534B2 - - Google Patents

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JPH036534B2
JPH036534B2 JP57123876A JP12387682A JPH036534B2 JP H036534 B2 JPH036534 B2 JP H036534B2 JP 57123876 A JP57123876 A JP 57123876A JP 12387682 A JP12387682 A JP 12387682A JP H036534 B2 JPH036534 B2 JP H036534B2
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JP
Japan
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pipeline
data
input
cycle
latch
Prior art date
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JP57123876A
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English (en)
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JPS5916053A (ja
Inventor
Tomoji Nukyama
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NEC Corp
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Nippon Electric Co Ltd
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Publication date
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Publication of JPH036534B2 publication Critical patent/JPH036534B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
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  • Information Transfer Systems (AREA)

Description

【発明の詳細な説明】 本発明はパイプライン演算装置に関し、特にパ
イプライン構造を伴うシステムにおけるパイプラ
インの有効性を向上させる方式、及びパイプライ
ン周期（以後、パイプライン・サイクルと言う）
と異なる同期信号（クロツク）で動作する系との
インターフエイス構成等を含む。
パイプライン演算方式は、その構造からハード
ウエアの並列動作性に優れ、処理効率、速度など
においてその効力が認められている。しかしなが
ら、柔軟性に欠けることから他の系との整合が困
難であり機能を最大限に生かすことが難しいとい
う欠点がある。ここでは、パイプライン機構を有
するシステムにおいてパイプラインを有効に生か
す構成と、パイプライン・サイクルより速いクロ
ツクで動作する系、或いはパイプとの一構成を提
供するものである。
パイプライン構造を伴うシステムにおいては、
系全体の最大処理能力は、そのパイプライン・サ
イクルに規定される。しかしこれは全パイプライ
ン・サイクルに処理が与えられた場合であり、実
際には、有効処理が存在するときと、存在しない
サイクルが混在すると考えられる。従つて、パイ
プラインを有効に利用するには、パイプラインの
有効処理入力を出来るだけ連続的に与えることが
望ましい。パイプライン・サイクル時間は、パイ
プラインで行う処理内容で規定されハードウエア
などにより制限される。パイプラインに対して各
パイプライン・サイクルに連続的に入力するため
には、少なくとも入力段はパイプライン・サイク
ルと同じか、それ以上の速いサイクルで動作する
必要がある。理想的にはパイプラインの外部も同
じサイクルに同期して動作することが最良である
が、実際の系では、困難な場合が多い。パイプラ
インに入力するデータを生成する入力段の系がパ
イプライン・サイクルの整数倍のクロツクで動作
しても、パイプラインと入力段との接合におい
て、パイプライン・サイクル直後に入力段で生成
された入力データは、前パイプライン・サイクル
が空き状態であつても次のパイプライン・サイク
ルまで入力出来ず入力段は次の処理に入れない事
態が発生する。つまりデータの引渡しに際し、パ
イプライン・サイクルとの整合に起因する損失に
より処理効率を低下させる。
本発明は、パイプラインとそのパイプライン・
サイクルの整数倍の基本クロツクとする入力段と
のインターフエイスを構成する一手法を提供する
ものである。
入力段の基本クロツクに同期し、一パイプライ
ン・サイクル分のシフト段で構成されるシフトレ
ジスタと前パイプライン・サイクルに有効入力の
存在を記憶する媒体とその状態により前記シフト
レジスタを制御する機能を付加することで他の特
殊な機構を配することなく、前記の如く入力段と
の整合損失を回避し、パイプラインの効率利用に
著しい効果がある。
本発明の基本的構成要素は、パイプラインとパ
イプライン・サイクルの整数倍の基本クロツクで
制御される入力段回路とのインターフエイスにお
いて、入力段の基本クロツクをクロツクとし、パ
イプライン・サイクルの一周期分のシフト段（整
数段）のシフト・レジスタと、前パイプライン・
サイクルで入力されたデータの有無を記憶する手
段とその状態においてシフト・レジスタの制御を
行う制御回路の構成である。
次に本発明の一実施例について図を参照して説
明する。第１図は、本発明の実施例の基本的構成
を示すブロツク図であり、入力データの生成を司
どる入力段ユニツト１でパイプライン・サイクル
の整数Ｎ倍のサイクルで動作するとする、つまり
パイプライン処理能力に対して最大Ｎ倍の入力が
与えられることになる。そしてこれと同じクロツ
クを同期信号とするＮ段のシフトレジスタ２、シ
フトレジスタ２と接続されたパイプライン・ラツ
チ３、その次段のパイプライン・ラツチ４、デー
タ入力の状態を記憶する媒体５、その状態でシフ
トレジスタを制御する制御回路６、パイプライン
へのデータ入力を要請する要求信号７、入力要求
信号に対して入力の返答する信号８を含む。同図
では、最初に入力段１にパイプライン入力データ
が生成されると入力要求信号７が発生する。前に
入力が存在せずパイプラインラツチ３は空き状態
にあるのでシフト・レジスタ２はスルーして入力
データはパイプラインラツチ３に直接設定され
る。ラツチ３に設定されたデータは次のパイプラ
イン・サイクルで次段のパイプライン・ラツチ４
に処理データが転送されるが入力段１はパイプラ
インサイクルより速いサイクルで処理されている
ので処理によつては次のパイプライン・サイクル
前に入力データの生成される場合がある。そこで
入力要求信号７が発生するがパイプライン・ラツ
チ３は、前回のデータがまた設定されているこれ
は入力状態を記憶する媒体５によつて示されるそ
こで次のパイプライン・サイクルまでの時間分の
シフトレジスタ２の段数を除き、それまでのシフ
ト・レジスタの段数をスルーしてその段にデータ
を設定するので入力段は次の処理実行にうつれ設
定された入力データは次のパイプラインサイクル
でパイプライン・ラツチ３の処理データがラツチ
４に転送されるときシフト・レジスタからパイプ
ライン・ラツチ３に受けわたされる。つまり入力
段からはクロツク・サイクルでデータを引取り、
パイプラインにはパイプライン・サイクルでデー
タをおくり出す。一方シフトレジスタ２内に設定
された入力データがパイプライン・ラツチ３に到
達する前に次の入力要求信号７が発生した場合は
入力返答信号８によつて入力段ユニツト１の動き
が止められるといつた入力要求信号７と返答信号
８とで二線式のハンドシエイク・インターフエイ
スを構成する。つまり全体のシステムとしてパイ
プライン・サイクル以上のサイクルで処理は進め
られないという制限が生きている。しかしながら
入力段ユニツト１は１パイプラインサイクル内で
あれば任意の時間に入力要求信号７を発しても、
その基本クロツクでシフトレジスタ２、或いはパ
イプラインラツチ３がデータを引きとつてくれる
ので即座に次の処理が実行できる。パイプライ
ン・ラツチ３から見ると、１パイプラインサイク
ル内にあつた入力データは次のパイプラインサイ
クルで入力される。シフト・レジスタ２が入力段
ユニツト１とパイプラインラツチ３の間でバツフ
アとして働いている。かかるシフトレジスタと働
きをキユー（Queue；待ち行列）レジスタとキユ
ー制御回路で構成できることは容易である。特に
入力段ユニツト１もパイプライン構成をとると
き、つまり、違なるパイプラインサイクルのパイ
ブとパイプのインターフエイスにはこの手法は極
めて有効である。
以上説明したように、前段のクロツクに同期
し、前段と次段の同期（サイクル）の比と同等の
段数のシフトレジスタ、或いはキユーレジスタと
次段入力の状態を記憶する媒体とこの状態によつ
てシフト・レジスタ或いはキユー・レジスタを制
御する制御回路を付加するとでパイプライン演算
装置に効果的に入力データを与える、或いは、サ
イクルの異なる他システムまたはパイプとのイン
ターフエイスを構成するのに著しい効果がある。
【図面の簡単な説明】
第１図は本発明の基本的構成を示すブロツク図
である。 なお図において、１……入力段ユニツト、２…
…Ｎ段のシフトレジスタ、３，４……パイプライ
ンラツチ、５……パイプラインへの入力状態を記
憶する媒体、６……状態によりシフトレジスタの
制御を行う制御回路、７……パイプへの入力要求
信号、８……入力返答信号、である。

Claims (1)

    【特許請求の範囲】
  1. １ 供給されたデータをパイプライン周期でラツ
    チするパイプラインラツチと、前記パイプライン
    周期の整数倍の同期信号に同期して処理を実行
    し、処理すべきデータを生成するとともに処理す
    べきデータを生成する毎に入力要求信号を発生す
    る入力ユニツトと、前記パイプラインラツチと前
    記入力ユニツトとの間に設けられたデータ一時蓄
    積手段と、前記入力要求信号に応答して前記処理
    すべきデータを前記データ一時蓄積手段にストア
    させるとともに前記パイプライン周期で前記デー
    タ一時蓄積手段から前記パイプラインラツチにデ
    ータを送り出し、さらに、前記データ一時蓄積手
    段にデータを一時ストアする空きがない時は前記
    入力要求信号に応答して前記入力ユニツトの処理
    実行を一時停止させる制御手段とを備えることを
    特徴とするパイプライン演算装置。
JP57123876A 1982-07-16 1982-07-16 パイプライン演算装置 Granted JPS5916053A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP57123876A JPS5916053A (ja) 1982-07-16 1982-07-16 パイプライン演算装置
US06/514,902 US4649512A (en) 1982-07-16 1983-07-18 Interface circuit having a shift register inserted between a data transmission unit and a data reception unit

Applications Claiming Priority (1)

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JP57123876A JPS5916053A (ja) 1982-07-16 1982-07-16 パイプライン演算装置

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Publication Number Publication Date
JPS5916053A JPS5916053A (ja) 1984-01-27
JPH036534B2 true JPH036534B2 (ja) 1991-01-30

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ID=14871554

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JP57123876A Granted JPS5916053A (ja) 1982-07-16 1982-07-16 パイプライン演算装置

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JP (1) JPS5916053A (ja)

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