JPH01207838A - 並列論理シミュレーション制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 並列計算機上で、各プロセソ勺に１個以上のゲートを割
り当て、各プロセッサ間で通信を行いながら、論理回路
のシミュレーションを並列処理する並列論理シミュレー
ション制樹１方式に関し。

各プロセッサ間で同期をとることなく、それぞれ担当す
るゲートのシミュレーション時刻を進１うさせ、並列効
果を高めて、論理シミュレーションを効率よく実行でき
るようにすることを目的とし。

並列計算機上の各プロセッサに、少なくともり一−Ｉ・
のビンに対する論理値およびその論理値が継続する時刻
情幸ドを持つイヘントを送受信するメッセージ送受信処
理手段と、ケーＩ・の各ビン対応に。

どの時刻までのイヘントが届いているかを管理するビン
時刻管理手段と、各ゲーＩ・かとの時刻まてのイヘンＩ
・を出力したかを管理するゲート時刻管理手段と、受信
したイヘント内の時刻、各ビン対応に＋１３理される時
刻および各ゲート対応に管理される時刻に応して、ケー
トの出力値を確定できる時刻までの出力値を計算し、イ
ヘントを発生させるシミュレーション実行処理手段とを
備え、各プロセッサをＪｌ−同ｉＵｌに動作さゼるよう
に構成する。

〔産業上の利用分野〕

本発明は、並列計算機上で、各プロセッサに１個以」二
〇ケー１−を割り当て、各プロセッサ間で通信を行いな
がら、論理回路のシミュレーションを並列処理する並列
論理シミュレーション制御方式〔従来の技術〕 第７図は従来方式のイヘント１リフン法による処理の例
、第８財は従来方式の同期に関する改良例の説明図を示
す。

従来、論理シミル−ジョンを複数のプロセッサからなる
並列計算機上で実行する場合２いわゆるタイムホイール
を用いて、所定の一１１１位時間ごとに信号変化を処理
するイヘント１リブン法が用いられている。これは、シ
ミュレーション対象の回路を、単純にプロセッサの台数
分に分割し、各プロセ・ノザ」二で、第７図に示すよう
な処理を実行する方式である。

すなわち、前処理で、他のプしＪ十ノリ°から受信した
入力信号の変化情報を持つイヘントを、内部のタイムホ
イールにおりる該当時刻の部分に格納し５次のケート評
価により、リ−１・の出力値を更新していく。ゲーＩ〜
評価では、タイｊ、ホイールから現時刻のイヘン１−を
取り出し、順次、そのケートのファンアウト側の各ケー
Ｉ・を取り出しながら。

出力値を計算する。そして、出力値か現在の値と異なれ
ば、イヘンＩ・とじて格納し、そのゲート出力が、他プ
ロセツサに接続されていれば、イヘントを送信する。こ
の処理を、その時刻におけるずべてのイヘントについて
処理する。その時刻におＬＪる処理が終了したならば、
他のプロセッサとの同Ｊυ］をとり１次の時刻について
、同様にシミュレーションを進めていく。

信月の変化（イヘント）が複数のプロセッサ間にまたか
っている場合には、プロセッサ間の通信線を用いて通信
を行うが、このような従来の方式では、各プロセッサが
行うシミュレーションの時刻を同時に進行させる必要が
あるため、シミュレーションの各華位時刻ごとに、全プ
ロセッサで同期をとらなければならない。

各Ａ１位時間ごとに、各プロセッサ内で処理するイヘン
Ｉ・の量はまちまちであるので、同期によって処理を細
かく分断してしまうことは、並列効果を妨げる原因とな
る。

この点を改良するため８例えば第８図に示すように、現
在の時刻に関する同期を１次の時刻における前処理の間
までにとるようにし、同期をとるタイミングをできるだ
け遅くし２て、プじ】セソザ間の時刻ごとの負荷分散を
改善する方式が考えられている。しかし、やばりプ１コ
セソザ間の同期をとる必要があるので、並列計算機の能
力を十分に活かすことができないという問題がある。

〔発明か解決しようとする課題〕

以上のように、従来のイヘン１〜ドリブン法による論理
シミュレーションによれば、プ１」セノ・す間の同期が
必要になるために、負荷のバラツキによって遊び時間か
長くなり、さらに、ゲートごとに別々の遅延値を用いる
多重遅延シミュレーションを行う場合や、精度をよ（す
るために、単位時間の刻み幅を小さくする場合には、単
位時間ごとのイヘンＩ・のちらばりが激しくなって、負
荷の分散が一層悪くなるという問題がある。

本発明は上記問題点の解決を図り、各プロセッサ間で同
期をとることなく、それぞれ担当するゲ−トのシミュレ
ーション時刻を進行させ、並列効果を高めて、論理シミ
ュレーションを効率よく実行できるようにすることを目
的としている。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

第１図において、１０．ＩＯＡ、ＩＯＢは並列計算機を
構成するプロセッサ（ＰＥ）、１１は各プロセッサ間で
送受信されるイヘント、１２は他プロセ・ノザからのイ
ヘントを含むメツセージを受信するメッセージ受信処理
部、１３は他プロセソサヘメソセーシを送信するメツセ
ージ送信処理部。

１４は受信したイヘントの待ち行列であるイヘ７トキュ
ー、１５は各ピン対応に現在時刻を管理するピン時刻管
理部、１６はゲートの現在時刻を管理するゲート時刻管
理部、１７は担当するケートの論理シミュレーションを
実行するシミュレーション実行処理部、ＧＴはシミュレ
ーション対象の論理回路を構成するゲー］・を表ず。

各プロセッサは、シミュレーション対象となる回路を構
成する１個またＧＪ複数個のケー１−を受し」持ち、そ
れぞれその動作を、各プロセッサ間で送受信するイヘン
ト】１に基づきシミュレートする。

イヘント１１は、処理すべきプロセッサを識別するプロ
セッサ番号と、プロセソザ内ゲート番号と。

入力となるゲートのピン番号と、入力信号の論理値と、
その論理値がいつまで継続するかを示す時刻（ｅｖｅｎ
ｔｔｉｍｅ）情報を持つようになっている。

メッセージ受信処理部１２は、ファンインを扱・うプロ
セッサＩＯＡからのメッセージによるイ・・ント１１を
受げ取る。メッセージ送信処理部１３は、ファンアウト
を扱うプロセッサ１０１３へ、自プロセッサ１０が扱う
ゲートＧＴの出力値により生成されたイヘント１１を送
信する。

イヘン１−キュー１４は、直しに処理できない入カイヘ
ンＩ・を保持する待ち行列である。ピン時刻管理部１５
は、ゲートの各ピン対応に、どの時刻までのイヘントが
届いているかを、「ピンの現在の時刻（ｐｉｎｔｉｍｅ
（ｉ））　Ｊとして、保（４管理するものである。デー
１〜時刻管理部１Ｇは、ケー１−ＧＴがどの時刻までの
イヘンＩ・を出力したかを、「ゲーＩ・の現在の時刻（
ｇａｔｅｔｉｍｅ）　Ｊとして、保持管理するものであ
る。

シミュレーション実行処理部１７は、イヘントキュ−１
４の各イヘントについて、その中の時刻ｅｖｅｎｔｔｉ
ｍｅと、該当するピンの現在の時刻ｐｉｎｔｉｍｅ（ｉ
）と、ゲートの現在の時刻にａｔｅｔｉｍｅとに基づき
。

ゲートの出力値を確定できる時刻までの出力値を計算し
、その時刻が進む場合には、新たなイヘント１１を発生
させ２メソセ一ジ送信処理部１３を介して、他のプロセ
ッサＩＯＢ等へ送信する処理を行う。

各プロセッサは、受信したイヘントに基づき。

非同期に動作する。

〔作用〕

本発明では、各プロセッサが、タイムホイールを用いる
ことな（、基本的には回路の各ゲートをそれぞれ時間的
に独立させて担当する。そして。

各ゲートについて１人力値によって出力値を確定できる
時刻まで、シミュレーションを非同１υｊに進めていき
、出）ｊ値が確定する時刻が進んだ場合には、その時刻
情報と出力値とをメッセージとして。

ファンアラＩ・を担当するプロセッサへ送る。

〔実施例〕

第２図は本発明の適用システムの例、第３図は第２図に
示すシステム動作説明図、第４図は本発明の一実施例に
係るイヘントに対する処理説明図。

第５図は本発明の一実施例に係るシミュレーション実行
処理部の処理フロー、第６図は本発明の一実施例による
複数ゲートに対する処理説明図を示す。

本発明は９例えば第２図に示すようなマルチプロセッサ
・システムにより実現される。なお、もっと−船釣なマ
ルチプロセッサ°によっても、同様に実現可能である。

第２図（イ）において、２０はシミュレーションのため
の基礎データとなる論理回路データが格納された論理回
路データファイル、２１はＣＰ　ＩＪおよびメモリなど
からなるホストプロセッサ、２２はデイスプレィやプリ
ンタや外部記憶装置などのシミュレーション結果が出力
される出力装置。

２３は多数のプロセッサが格子状に結合された格子状マ
ルチプロセッサからなる並列計算機を表す。

論理回路データファイル２０に格納されているデータに
基づき、ホストプロセッサ２１が、並列計算機２３の各
プロセッサに送信する論理回路データは２例えば第２図
（ロ）図示のように、各プロセッサが受は持つ各ゲート
ごとに、そのゲートの種類情報と、立上りの遅延時間と
、立下りの遅延時間と、ファンアウト情報として、プロ
セ、す番号、プロセッサ内ゲート番号、ビン番号の情報
などを持つ。

ホスＩ・プロセッサ２１の処理は、第３図（イ）に示す
ようになっている。まず、論理回路データファイル２０
から回路データを読み込み２回路データを並列計算機２
３側へ送信する。各プロセッサへのゲートの割り当ては
、論理回路データファイル２０の作成時に予め行うよう
にしてもよく。

また、この回路データの送信時に行うようにしてもよい
。

次に、シミュレーション実行命令による実行指示を出し
、既知の外部信号情報やシミュレーション終了時刻情報
などを送る。そして、シミュレーション結果が送られて
きたならば、その結果を所定の出力装置に出力する。

並列計算機２３側では、各プロセッサは、第３Ｍ（ロ）
に示すように動作する。

イニシャルプログラムロード（ＩＰＬ）終了後。

ホストプロセッサ２１からのコマンドを待つ。そして、
コマンドに従って１回路データの受信処理。

シミュレーションの実行、シミュレーション結果の送信
処理を行う。

シミュレーションの実行にあたって、各プロセッサは、
外部からのイベントを受は取ると、イベントの発生した
ビンの現在の時刻ｐｉｎｔｉｍｅ（ｉ）と。

ゲートの現在の時刻ｇａｔｅｔｉｍｅと、イベントの時
刻ｅｖｅｎｔｔｉｍｅとの関係により、第４図に示すよ
うな場合分けに応した処理を行う。

（ａｌ　　第４図（イ）に示すように。

ｐｉｎｔｉｍｅ（＋）がｇａｔｅｔｉｍｅより小さく、
かつｅｖｅｎｔｔｉｍｅがｇａｔｅｔｉｍｅより大きい
場合Ｑ　シミュレーションを実行し、全入力が確定して
いる時刻までの出力値を計算する。新しい出力値が定ま
ったならば、イベントを発生させ。

ファンアウトを担当するプロセッサへ送信する。

例えば、ＡＮＤゲートの場合、複数の入力のうち、どれ
か１本が“０”であれば、他の入力にかかわらず出力は
パ０”となる。そこで、出力値の確定時刻を、全入力値
が確定している時刻よりも先に進めることができる場合
がある。

すなわち、第４図（ロ）に示すように、ＡＮＤＮＯゲー
トは、入力１に°“０”が入った場合３人力２．入力３
を待たずに、出力を“Ｏ°′に確定できる。ＯＲゲート
、ＮＡＮＤゲート、ＮＯＲゲート等についても、同様に
出力を先行して確定できる場合がある。このようなとき
に、シミュレーション時刻のｇａｔｅｔｉｍｅを先に進
めることか可能であり、この場合、入力２．入力３等に
対するｅｖｅｎｔｔｉｍｅが、　ｇａｔｅｔｉｍｅより
も一時的に小さくなる。

（ｂｌ　　第４図（ハ）に示すように。

ｅｖｅｎｔｔｉｍｅがｇａｔｅｔｉｍｅよりも小さい場
合に）　そのイベントが発生したピンのｐｉｎ　ｔｉｍ
ｅ　（ｉ）を更新するだけで５そのイヘ７１・は捨てる
。

（Ｃ）第４図（ニ）に示すように、上記以外の場合→　
ｅｖｅｎｔｔｉｍｅをｐｊｎｔ相ｅ（ｉ）とし、そのイ
ベントをイベントキューに入れる。

第１図に示すシミュレーション実行処理部１７の処理は
１例えば第５図に示すようになる。説明を簡単にするた
めに、まず１個のゲートだけを担当する場合について説
明する。以下の説明における■〜［相］は、第５図に示
す処理■〜［相］に対応する。

■　イベントキューにイヘン１−があるかないかをチエ
ツクし、イベントがあれば、それを取り出す。イベント
がない場合、他のプロセッサからのイベントを待つ。

■　ｐｉｎｔｉｍｅ（ｉ）≦ｇａｔｅｔｉｍｅ　　かつ
ｅｖｅｎｔｔｉｍｅ　＞ｇａｔｅｔｉｍｅ　　であるか
どうかをチ二ツクする。そうであれば処理■へ、違う場
合には、処理■へ制御を移す。

■　３ｖ６ｎｔｔｉｍｅをそのピンのｐｉｎｔｉｍｅ（
ｉ）に入れ。

各ピンのｐｉｎｔｉｍｅ（ｉ）および論理値に応じて、
出力値を確定できる時刻まで１時刻を進める。

■　新しい出力値を計算する。

■　出力の時刻が進むならば、その時刻までのイベント
を発生させ、ファンアウト側へ送信する。

ｇａｔｅｔｉｍｅをその時刻に更新する。その後、処理
［相］へ移る。

■　ｅｖｅｎｔｔｉｍｅがｇａｔｅｔｉｍｅより小さい
かどうかをチエツクする。ｇａｔｅｔｉｍｅが小さい場
合、処理■へ移る。

■　第４図（ハ）に示すケースであるので、イベントが
発生したピンのｐｉｎｔｉｍｅ（ｉ）を更新し、そのイ
ベントを捨て、処理［相］へ移る。

■　ｐｉｎｔｉｍｅ（ｉ）を更新する。

■　そのイベントを該当するピンのイベントキュ＝（待
ち行列）に入れる。

［相］　ｇａｔｅｔｉｍｅが、ホストプロセッサから指
定されたシミュレーション終了時刻になったかどうかを
判定する。終了時刻になった場合、シミュレーションの
実行を終了する。シミュレーション終了時刻になってい
ない場合、処理■へ制御を戻し１次のイベントについて
同様に処理を繰り返す。

１つのプロセッサで、複数のゲートを担当する場合には
９例えば第６図に示すように、各ゲートのピンごとにイ
ベントキュ−１４を用意すると共に、ゲートごとにもイ
ベントキュ−４０を用意し。

各ゲートについて、１イヘントずつイベントキュー４０
から取り出して、ピンごとのイベントキュー１４へ移し
ていき、１ゲートの場合と同様に。

処理を行うことができる。

すなわち、外部からのイベントがくると、それを、各ゲ
ー１−Ｇｌ〜Ｇ３ごとの待ち行列に入れる。

そして、第６図に示す■〜■の順番で、順に処理してい
く。待ち行列にイベントのないゲートは。

処理を飛ばす。このようにすることにより、各ゲートに
対する処理の負荷を平均化させるとかでき〔発明の効果
〕 以上説明したように２本発明によれば、プロセッサ間の
同期をとる必要がなく、各プロセッサがそれぞれ担当す
るゲートのシミュレーションを進めていくことができる
ので、プロセッサ数が多い場合、あるいはゲート数が少
ない場合でも、並列効果が大きい。また、タイムホイー
ルの単位時間ごとにシミュレーションを進めるのでなく
、イベントの時刻と、イベントが発生したピンの現在の
時刻と、ゲートの現在の時刻によって、シミュレーショ
ンを進行させるので、シミュレーション精度をよくして
も、並列効果への影響はない。従って、精度のよい論理
シミュレーションを高速に実行できるようになる。

【図面の簡単な説明】

第１図は本発明の原理説明図。 第２図は本発明の適用システムの例。 第３図は第２図に示すシステム動作説明図。 第４図は本発明の一実施例に係るイベントに対する処理
説明図。 第５図は本発明の一実施例に係るシミュレーション実行
処理部の処理フロー。 第６図は本発明の一実施例による複数ゲートに対する処
理説明図。 第７図は従来方式のイベントドリブン法による処理の例
。 第８図は従来方式の同期に関する改良例の説明図を示す
。 図中、１０はプロセッサ、１１はイベント、１２はメッ
セージ受信処理部、１３はメッセージ送信処理部、１４
ばイベントキュ−１１５はピン時刻管理部、１６はゲー
ト時刻管理部、１７はシミュレーション実行処理部を表
す。

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサが結合された並列計算機により、論理
   回路の動作をシミュレートする論理シミュレーション制
   御方式において、 前記各プロセッサ（１０）に、シミュレーション対象と
   なる回路を構成する１個または複数個のゲートを受け持
   たせ、 前記各プロセッサ（１０）は、 少なくともゲートのピンに対する論理値およびその論理
   値が継続する時刻情報を持つイベントを送受信するメッ
   セージ送受信処理手段（１２、１３）と、自プロセッサ
   が担当するゲートの各ピン対応に、どの時刻までのイベ
   ントが届いているかを管理するピン時刻管理手段（１５
   ）と、 各ゲートがどの時刻までのイベントを出力したかを管理
   するゲート時刻管理手段（１６）と、受信したイベント
   内の時刻、各ピン対応に管理される時刻および各ゲート
   対応に管理される時刻に応じて、ゲートの出力値を確定
   できる時刻までの出力値を計算し、イベントを発生させ
   るシミュレーション実行処理手段（１７）とを備え、前
   記各プロセッサを非同期に動作させるようにしたことを
   特徴とする並列論理シミュレーション制御方式。